KR20150059086A - 칩 내장 기판 및 그 제조 방법 - Google Patents

칩 내장 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20150059086A
KR20150059086A KR1020140119243A KR20140119243A KR20150059086A KR 20150059086 A KR20150059086 A KR 20150059086A KR 1020140119243 A KR1020140119243 A KR 1020140119243A KR 20140119243 A KR20140119243 A KR 20140119243A KR 20150059086 A KR20150059086 A KR 20150059086A
Authority
KR
South Korea
Prior art keywords
layer
build
chip
cavity
present
Prior art date
Application number
KR1020140119243A
Other languages
English (en)
Other versions
KR102052761B1 (ko
Inventor
문선희
권영도
이정호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US14/538,797 priority Critical patent/US9345142B2/en
Publication of KR20150059086A publication Critical patent/KR20150059086A/ko
Application granted granted Critical
Publication of KR102052761B1 publication Critical patent/KR102052761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Abstract

본 발명은 칩 내장 기판 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시 예에 따른 칩 내장 기판은 코어 기판, 코어 기판의 일면에 형성되며 캐비티가 형성된 제1 빌드업층, 캐비티에 배치된 칩 및 칩이 배치된 캐비티에 채워진 절연층을 포함하며, 칩의 일면이 제1 빌드업층의 최외층에 위치한 회로층 내에 위치하도록 형성된다.

Description

칩 내장 기판 및 그 제조 방법 {Chip Embedded Board And Method Of Manufacturing The Same}
본 발명은 칩 내장 기판 및 그 제조 방법에 관한 것이다.
최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화의 요구에 대응하기 위하여, 전자산업의 기술은 저항, 캐패시터(capacitor), IC(integrated circuit) 등의 역할을 기판에 부여하는 방향으로 발전하고 있다.
현재까지 대부분의 기판 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 캐패시터(Discrete Chip Capacitor)를 실장하고 있다. 그러나 최근에는 저항 또는 캐패시터 등의 칩 형태의 부품을 내장한 기판이 개발되고 있다.
이러한 칩 부품 내장형 기판 기술은 새로운 재료와 공정을 이용하여 기판의 내층에 저항 또는 캐패시터 등의 칩 부품을 삽입하는 것이다.
다시 말하면, 칩 내장형 기판은 기판 자체의 내층에 예를 들어, 칩 형태의 캐패시터가 매립된 형태이다. 기판 자체의 크기에 관계없이 칩이 기판의 일부분으로 통합되어 있다면, 이를 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 기판(Chip Embedded board) 또는 칩 내장형 인쇄회로기판(Chip Embedded Printed Circuit Board)이라고 한다.
일본 공개특허공보 제 2004-079739호
본 발명의 일 측면은 코어 기판보다 두꺼운 칩을 내장할 수 있는 칩 내장 기판 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 기판의 휨 및 깨짐을 방지하여 신뢰성을 향상시킬 수 있는 칩 내장 기판 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 코어 기판, 코어 기판의 일면에 형성되며, 캐비티가 형성된 제1 빌드업층, 캐비티에 배치된 칩 및 칩이 배치된 캐비티에 채워진 절연층을 포함하며, 칩의 일면이 제1 빌드업층의 최외층에 위치한 회로층 내에 위치하도록 형성된 칩 내장 기판이 제공된다.
캐비티는 제1 빌드업층과 코어 기판을 모두 관통하도록 형성된다.
캐비티는 제1 빌드업층을 관통하며 코어 기판에 홈의 구조로 형성된다.
캐비티는 제1 빌드업층에 홈의 구조로 형성된다.
캐비티는 제1 빌드업층을 관통하도록 형성된다.
코어 기판의 타면에 형성된 제2 빌드업층을 더 포함한다.
캐비티는 제1 빌드업층, 코어 기판 및 제2 빌드업층을 관통하도록 형성된다.
본 발명의 다른 실시 예에 따르면, 코어 기판의 일면에 캐비티가 형성된 제1 빌드업층을 형성하는 단계, 캐비티에 칩을 배치하는 단계 및 칩이 배치된 캐비티에 절연층을 형성하는 단계를 포함하는 칩 내장 기판의 제조 방법이 제공된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 2는 본 발명의 제2 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 3은 본 발명의 제3 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 4는 본 발명의 제4 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 5는 본 발명의 제5 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 6 내지 도 12는 본 발명의 제1 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 예시도이다.
도 13 내지 도 15는 본 발명의 제2 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 예시도이다.
도 16 내지 도 21은 본 발명의 제3 실시 예 내지 제5 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 예시도이다.
도 22 내지 도 26은 본 발명의 제3 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 다른 예시도이다.
도 27을 참조하면, 제 6 실시 예에 따른 칩 내장 기판이 제조된다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
칩 내장 기판
도 1은 본 발명의 제1 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 1을 참조하면, 제1 실시 예에 따른 칩 내장 기판(100)은 코어 기판(110), 제1 빌드업층(120), 제2 빌드업층(130),칩(150), 절연층(160), 제3 빌드업층(170) 및 보호층(180)을 포함한다.
본 발명의 실시 예에 따르면, 코어 기판(110)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지이다. 예를 들어, 코어 기판(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지로 형성된 것일 수 있다. 또는 코어 기판(110)은 프리프레그와 같이 에폭시 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지로 형성된 것일 수 있다. 또는 코어 기판(110)은 광경화성 수지로 형성된 것일 수 있다. 또한, 미도시 되었지만, 코어 기판(110)은 내부에 1층 이상의 회로층을 더 포함할 수도 있다.
또는, 코어 기판(110)은 세라믹 기판이거나, 절연막이 형성된 금속 기판일 수 있다. 또는, 코어 기판(110)은 동박적층판(Clad copper Laminate; CCL)을 이용하여 형성된 것일 수 있다.
본 발명의 실시 예에 따르면, 제1 빌드업층(120)은 코어 기판(110) 상부에 형성된다. 또한, 본 발명의 실시 예에 따르면, 제2 빌드업층(130)은 코어 기판(110)의 하부에 형성된다. 본 발명의 실시 예에 따른 제1 빌드업층(120)은 1층 이상의 제1 빌드업 회로층(122)과 제1 빌드업 절연층(121)을 포함한다. 또한, 제2 빌드업층(130)은 1층 이상의 제2 빌드업 회로층(132)과 제2 빌드업 절연층(131)을 포함한다. 여기서, 제1 빌드업 절연층(121)과 제2 빌드업 절연층(131)은 회로 기판 분야에서 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 또한, 제1 빌드업 회로층(122)과 제2 빌드업 회로층(132)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 빌드업 회로층(122)과 제2 빌드업 회로층(132)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 코어 기판(110), 제1 빌드업층(120)과 제2 빌드업층(130)을 관통하도록 캐비티(141)가 형성된다.
본 발명의 실시 예에 따르면 칩(150)은 캐비티(141)에 배치된다. 캐비티(141)에 배치된 칩(150)은 칩 내장 기판(100)과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품이다. 예를 들어, 칩(150)은 직접 회로 칩(IC)이 될 수 있다. 그러나 칩(150)의 종류가 이에 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 위치한다. 여기서, 제1 빌드업층(120)의 최외층에는 제1 빌드업 회로층(122)이 형성되어 있다. 따라서, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 위치한 제1 빌드업 회로층(122) 내에 위치하게 된다. 다시 말해서, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하게 된다.
또한, 본 발명의 실시 예에 따르면, 칩(150)의 하면도 제2 빌드업층(130)의 최외층과 대응되도록 위하는 것이 가능하다. 즉, 칩(150)의 하면은 제2 빌드업층(130)의 최외층에 형성된 제2 빌드업 절연층(131)의 하면, 제2 빌드업 회로층(132)의 하면 또는 그 사이에 위치하게 된다.
본 발명의 실시 예에서, 칩(150)이 배치되는 캐비티(141)가 제1 빌드업층(120), 코어 기판(110), 제2 빌드업층(130)을 관통하도록 형성되므로 코어 기판(110)보다 두꺼운 칩(150)이 기판에 내장되는 것이 가능하다.
도 1에서는 미도시 되었지만, 칩(150)에는 전기적 연결을 위한 전극(미도시)이 형성된다. 따라서, 칩(150)의 상면과 하면에 전극(미도시)이 형성된 경우, 칩(150)의 상면 또는 하면은 전극(미도시)의 상면 또는 하면이 될 수 있다. 이와 같은 내용은 도 2 내지 도 27에도 공통적으로 적용된다.
본 발명의 실시 예에 따르면, 절연층(160)은 제1 빌드업층(120)의 상부에 형성되며, 캐비티(141)에 채워지도록 형성된다. 이와 같이 형성된 절연층(160)은 캐비티(141)에 배치된 칩(150)을 매립하게 된다. 본 발명의 실시 예에 따르면, 절연층(160)은 감광성 절연재로 형성된다. 예를 들어, 절연층(160)은 감광성 필름(Photo Film) 또는 솔더 레지스트로 형성된다. 그러나 절연층(160)의 종류가 이에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 절연재면 어떠한 것도 가능하다.
본 발명의 실시 예에 따르면, 제3 빌드업층(170)은 절연층(160)의 상부에 형성된다. 본 발명의 실시 예에 따른 제3 빌드업층(170)은 1층 이상의 제3 회로층(172)과 제3 절연층(171)을 포함한다. 여기서, 제3 절연층(171)은 회로 기판 분야에서 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 또한, 제3 회로층(172)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제3 회로층(172)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 제3 빌드업층(170)의 회로층 중에서 일부는 절연층(160)을 관통하여 칩(150)과 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 보호층(180)은 제2 빌드업층(130) 하부와 제3 빌드업층(170)의 상부에 형성된다.
본 발명의 실시 예에 따른 보호층(180)은 제1 빌드업층(120)과 제3 빌드업층(170)을 외부로부터 보호하기 위해서 형성된다. 이때, 보호층(180)은 제2 빌드업층(130)과 제3 빌드업층(170) 중에서 외부 부품과 전기적으로 연결되는 부분은 외부로 노출되도록 패터닝 된다. 예를 들어, 보호층(180)은 솔더 레지스트로 형성된다.
본 발명의 실시 예에 따르면, 칩(150)이 실장되는 캐비티(141)가 코어 기판(110)을 통과하여 코어 기판(110)의 상하부에 형성된 빌드업층까지 형성된다. 따라서, 코어 기판(110)보다 두꺼운 칩(150) 실장이 가능하다. 또한, 코어 기판(110)에 두꺼운 칩(150) 실장이 가능하므로, 공정에 의한 스트레스(Stress)가 분산되어 칩 내장 기판(100)이 휘거나 깨지는 것을 방지할 수 있다.
본 발명의 실시 예에서, 제1 빌드업층(120)의 상부에만 제3 빌드업층(170)이 형성되는 것을 예시로 설명하였다. 그러나 본 발명의 실시 예에 따른 칩 내장 기판(100)이 이와 같은 구조로 한정되는 것은 아니다. 제1 빌드업층(120)과 제2 빌드업층(130)의 상부에는 다양한 층수의 빌드업층이 더 형성되거나 생략되는 것도 가능하다. 또한, 제2 빌드업층(130) 또는 제3 빌드업층(170)이 생략되는 것도 가능하다.
도 2 내지 도 5는 제2 실시 예 내지 제 5 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
도 2 내지 도 5를 참조하면, 제2 실시 예 내지 제5 실시 예에 따른 칩 내장 기판(200, 300, 400, 500)은 코어 기판(110), 제1 빌드업층(120), 제2 빌드업층(130), 칩(150), 절연층(160), 제3 빌드업층(170) 및 보호층(180)을 포함한다.
제2 실시 예 내지 제5 실시 예에 따른 칩 내장 기판(200, 300, 400, 500)의 코어 기판(110), 제1 빌드업층(120), 제2 빌드업층(130), 절연층(160), 제2 빌드업층(130) 및 보호층(180)은 제1 실시 예에 따른 칩 내장 기판(200, 300, 400, 500)과 동일한 구성이다. 따라서, 중복되는 설명은 생략하도록 하고 이 구성부들에 대한 자세한 설명은 도 1에 대한 설명을 참고하도록 한다.
도 2는 본 발명의 제2 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 캐비티(142)는 제1 빌드업층(120)을 관통하도록 형성된다. 또한, 제1 빌드업층(120)을 관통한 캐비티(142)는 코어 기판(110)에 홈의 구조로 형성된다.
이와 같은 경우에도 제1 실시 예와 마찬가지로, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 위치한다. 여기서, 제1 빌드업층(120)의 최외층에는 제1 빌드업 회로층(122)이 형성되어 있다. 따라서, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 위치한 제1 빌드업 회로층(122) 내에 위치하게 된다. 다시 말해서, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하게 된다.
도 3은 본 발명의 제3 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 캐비티(141)는 제1 빌드업층(120)만을 관통하도록 형성된다. 이때, 코어 기판(110)의 상면에 형성되는 제1 빌드업층(120)의 회로층은 캐비티(141)가 형성되지 않는 영역에 형성된다. 이와 같이 형성된 캐비티(141)에 의해서 코어 기판(110)의 상면이 노출된다.
제3 실시 예에 따른 칩 내장 기판(300)은 제1 실시 예와 마찬가지로, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 위치한다. 즉, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하게 된다.
또한, 본 발명의 실시 예에 따르면, 칩(150)과 코어 기판(110) 사이에 접착층(190)이 형성된다. 도 3에 도시된 바에 따르면, 접착층(190)은 칩(150)의 측면의 일부에도 형성된다. 이와 같이 형성된 접착층(190)에 의해서 칩(150)이 캐비티(141)에 고정된다.
본 발명의 실시 예에 따르면, 접착층(190)은 회로 기판 분야에서 접착재로 사용되는 어떠한 재질도 될 수 있다.
도 4는 본 발명의 제4 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 본 발명의 실시 예에 따르면, 캐비티(141)는 제1 빌드업층(120)만을 관통하도록 형성된다. 이때, 코어 기판(110)의 상면에 형성된 제1 빌드업 회로층(122)이 캐비티(141)에 의해서 외부로 노출된다.
제4 실시 예에 따른 칩 내장 기판(400)은 제1 실시 예와 마찬가지로, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 위치한다. 즉, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하게 된다.
또한, 본 발명의 실시 예에 따르면, 칩(150)과 코어 기판(110) 상면에 형성된 제1 빌드업 회로층(122) 사이에 접착층(190)이 형성된다. 도 4에 도시된 바에 따르면, 접착층(190)은 칩(150)의 측면의 일부에도 형성된다. 이와 같이 형성된 접착층(190)에 의해서 칩(150)이 캐비티(141)에 고정된다.
본 발명의 실시 예에 따르면, 접착층(190)은 회로 기판 분야에서 접착재로 사용되는 어떠한 재질도 될 수 있다. 예를 들어, 접착층(190)은 전도성 접착재로 형성되어 칩(150)의 하부에 전극이 형성되었을 때, 회로층과 칩(150) 간의 전기적 연결을 가능하게 할 수 있다. 이는 실시 예 중 하나로 접착층(190)은 비전도성 접착재로 형성되는 것도 가능하다.
도 5는 본 발명의 제5 실시 예에 따른 칩 내장 기판을 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 본 발명의 실시 예에 따르면, 캐비티(141)는 제1 빌드업층(120)의 일부에 형성되어 홈의 구조로 형성된다. 이때, 제1 빌드업층(120)의 제1 빌드업 회로층(122)이 캐비티(141)에 의해서 외부로 노출된다.
제5 실시 예에 따른 칩 내장 기판(500)은 제1 실시 예와 마찬가지로, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 위치한다. 즉, 칩(150)의 상면은 제1 빌드업층(120)의 최외층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하게 된다.
또한, 본 발명의 실시 예에 따르면, 칩(150)과 제1 빌드업 회로층(122) 사이에 접착층(190)이 형성된다. 도 5에 도시된 바에 따르면, 접착층(190)은 칩(150)의 측면의 일부에도 형성된다. 이와 같이 형성된 접착층(190)에 의해서 칩(150)이 캐비티(141)에 고정된다.
본 발명의 실시 예에 따르면, 접착층(190)은 회로 기판 분야에서 접착재로 사용되는 어떠한 재질도 될 수 있다. 예를 들어, 접착층(190)은 전도성 접착재로 형성되어 칩(150)의 하부에 전극이 형성되었을 때, 회로층과 칩(150) 간의 전기적 연결을 가능하게 할 수 있다. 이는 실시 예 중 하나로 접착층(190)은 비전도성 접착재로 형성되는 것도 가능하다.
칩 내장기판의 제조 방법
본 발명의 실시 예에 따른 칩 내장 기판의 제조 방법에서, 설명과 이해의 편의를 위해 상부, 하부, 상면, 하면과 같은 방향은 설명되는 해당 도면을 기준으로 한다.
도 6 내지 도 12는 본 발명의 제1 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 예시도이다.
도 6을 참조하면, 코어 기판(110)에 제1 빌드업층(120)과 제2 빌드업층(130)이 형성된다.
본 발명의 실시 예에 따르면, 코어 기판(110)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지이다. 예를 들어, 코어 기판(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지로 형성된 것일 수 있다. 또는 코어 기판(110)은 프리프레그와 같이 에폭시 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지로 형성된 것일 수 있다. 또는 코어 기판(110)은 광경화성 수지로 형성된 것일 수 있다. 또한, 미도시 되었지만, 코어 기판(110)은 내부에 1층 이상의 회로층을 더 포함할 수도 있다.
또는, 코어 기판(110)은 세라믹 기판이거나, 절연막이 형성된 금속 기판일 수 있다. 또는, 코어 기판(110)은 동박적층판(Clad copper Laminate; CCL)을 이용하여 형성된 것일 수 있다.
본 발명의 실시 예에 따르면, 제1 빌드업층(120)은 코어 기판(110) 상부에 형성된다. 또한, 본 발명의 실시 예에 따르면, 제2 빌드업층(130)은 코어 기판(110)의 하부에 형성된다. 본 발명의 실시 예에 따른 제1 빌드업층(120)은 1층 이상의 제1 빌드업 회로층(122)과 제1 빌드업 절연층(121)을 포함한다. 또한, 제2 빌드업층(130)은 1층 이상의 제2 빌드업 회로층(132)과 제2 빌드업 절연층(131)을 포함한다. 여기서, 제1 빌드업 절연층(121)과 제2 빌드업 절연층(131)은 회로 기판 분야에서 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 제1 빌드업 절연층(121)과 제2 빌드업 절연층(131)은 코어 기판(110) 상부에 필름 형태로 적층되거나 액상 형태로 도포되는 방법으로 형성된다.
또한, 제1 빌드업 회로층(122)과 제2 빌드업 회로층(132)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 빌드업 회로층(122)과 제2 빌드업 회로층(132)은 구리로 형성된다. 제1 빌드업 회로층(122)과 제2 빌드업 회로층(132)은 회로 기판 분야에서 회로 패턴을 형성하는 어느 방법으로도 형성 가능하다. 예를 들어, 제1 빌드업 회로층(122)과 제2 빌드업 회로층(132)은 텐팅(Tenting) 공법, SAP(Semi Additive Process) 공법 또는 MSAP(Modify Semi Additive Process) 공법으로 형성된다.
도 7을 참조하면, 캐비티(141)가 가공된다.
본 발명의 실시 예에 따르면, 캐비티(141)는 코어 기판(110), 제1 빌드업층(120) 및 제2 빌드업층(130)을 관통하도록 형성된다.
본 발명의 실시 예에 따르면, 캐비티(141)는 CNC 드릴, 드릴 비트(Drill Bit), 레이저 드릴을 이용하여 형성된다. 또한, 캐비티(141)를 형성하는 방법은 상술한 드릴에 한정되지 않고, 회로 기판 분야에서 캐비티를 형성하는 어떠한 방법으로도 형성되는 것이 가능하다.
도 8을 참조하면, 칩(150)이 배치된다.
본 발명의 실시 예에 따르면, 제2 빌드업층(130) 하부에 캐리어 테잎(610)이 형성된다. 본 발명의 실시 예에 따르면, 캐리어 테잎(610)은 적어도 일면에 접착성을 갖는다. 캐리어 테잎(610)을 형성한 후, 칩(150)을 캐비티(141)에 배치한다. 이때, 캐리어 테잎(610)은 캐비티(141)의 하부를 막으며, 접착성에 의해 칩(150)이 캐비티(141)에 고정되도록 한다.
본 발명의 실시 예에 따르면, 캐비티(141)에 칩(150)이 배치될 때,칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 배치된다. 본 발명의 실시 예에서 제1 빌드업층(120)의 최외층은 제1 빌드업 회로층(122)이다. 따라서, 칩(150)은 상면이 제1 빌드업층(120)의 최상층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하도록 배치된다.
도 9를 참조하면, 절연층(160)이 형성된다.
본 발명의 실시 예에 따르면, 절연층(160)은 제1 빌드업층(120)의 상부에 형성되며, 칩(150)이 배치된 캐비티(141)를 채우도록 형성된다. 이때, 칩(150)은 절연층(160)에 매립된다.
본 발명의 실시 예에 따르면, 절연층(160)은 필름 타입으로 제1 빌드업층(120)의 상부에 적층되고 가압되는 방식으로 형성된다. 이때, 절연층(160)이 가열되어 캐비티(141) 내부를 채우게 된다. 또는 절연층(160)은 액상 타입으로 제1 빌드업층(120)의 상부와 캐비티(141) 내부에 도포되는 방식으로 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 절연층(160)은 감광성 재질의 절연재로 형성된다. 예를 들어, 절연층(160)은 감광성 필름(Photo Film) 또는 솔더 레지스트로 형성된다. 그러나 절연층(160)의 종류가 이에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 절연재라면 어떠한 것도 가능하다.
본 발명의 실시 예에 따르면, 제1 빌드업층(120) 상부에 형성된 절연층(160)이 패터닝 된다. 절연층(160)은 칩(150)의 전극이 외부로 노출되도록 패터닝 된다. 또한, 추후 형성될 제3 빌드업층(170)과 전기적으로 연결되는 제1 빌드업 회로층(122)이 외부로 노출되도록 패터닝 된다. 예를 들어, 절연층(160)은 노광 및 현상 공정을 통해서 패터닝 된다.
이와 같이, 절연층(160)이 감광성 절연재로 형성되어 노광 및 현상 공정으로 패터닝을 함으로써, 미세 피치(Pitch) 구현이 가능하다.
도 10을 참조하면, 캐리어 테잎(도 9의 610)이 제거된다.
본 발명의 실시 예에서, 절연층(160)이 패터닝 된 후 캐리어 테잎(도 9의 610)이 제거되었지만, 반드시 이 순서대로 진행되어야 하는 것은 아니다. 절연층(160)은 캐리어 테잎(도 9의 610)이 제거된 이후 어느 때에도 패터닝되는 것이 가능하다.
도 11을 참조하면, 제3 빌드업층(170)이 형성된다.
본 발명의 실시 예에 따르면, 제3 빌드업층(170)은 절연층(160)의 상부에 형성된다. 본 발명의 실시 예에 따르면, 제3 빌드업층(170)은 1층 이상의 제3 회로층(172)과 제3 절연층(171)을 포함한다. 여기서, 제3 절연층(171)은 회로 기판 분야에서 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 제3 절연층(171)은 제1 빌드업층(120) 상부에 필름 형태로 적층되거나 액상 형태로 도포되는 방법으로 형성된다. 또한, 제3 회로층(172)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제3 회로층(172)은 구리로 형성된다. 제3 회로층(172)은 회로 기판 분야에서 회로 패턴을 형성하는 어느 방법으로도 형성 가능하다. 예를 들어, 제3 회로층(172)은 텐팅(Tenting) 공법, SAP(Semi Additive Process) 공법 또는 MSAP(Modify Semi Additive Process) 공법으로 형성된다.
도 12를 참조하면, 보호층(180)이 형성된다.
본 발명의 실시 예에 따르면, 보호층(180)은 제2 빌드업층(130)의 하부와 제3 빌드업층(170)의 상부에 형성된다.
본 발명의 실시 예에 따른 보호층(180)은제1 빌드업층(120)과제3 빌드업층(170)을 외부로부터 보호하기 위해서 형성된다. 보호층(180)은 필름 형태로 제2 빌드업층(130)과 제3 빌드업층(170)에 적층되고 가압되는 방식으로 형성된다. 또는 보호층(180)은 액상 형태로 제2 빌드업층(130)과 제3 빌드업층(170)에 도포되는 방식으로 형성된다. 예를 들어, 보호층(180)은 솔더 레지스트로 형성된다.
본 발명의 실시 예에 따르면, 보호층(180)을 제2 빌드업층(130)의 하부와 제3 빌드업층(170) 상부에 형성한 후, 패터닝 된다. 즉, 보호층(180)은 제2 빌드업층(130)과 제3 빌드업층(170) 중에서 외부 부품과 전기적으로 연결되는 부분은 외부로 노출되도록 패터닝 된다.
이와 같은 과정을 통해서 도 1의 제1 실시 예에 따른 칩 내장 기판(100)이 형성된다.
본 발명의 실시 예에서, 제1 빌드업층(120)의 상부에만 제3 빌드업층(170)이 형성되는 것을 예시로 설명하였으나 이와 같은 구조로 한정되는 것은 아니다. 제1 빌드업층(120)과 제2 빌드업층(130)의 상부에는 다양한 층수의 빌드업층이 더 형성되거나 생략되는 것도 가능하다. 또한, 제2 빌드업층(130) 역시 생략되는 것도 가능하다.
도 13 내지 도 15는 본 발명의 제2 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 예시도이다.
도 13을 참조하면, 제1 빌드업층(120)과 코어 기판(110)에 캐비티(142)가 형성된다.
본 발명의 실시 예에 따른 코어 기판(110)에 제1 빌드업층(120)과 제2 빌드업층(130)을 형성하는 방법은 도 6 및 도 7을 참조하도록 한다.
본 발명의 실시 예에 따르면 캐비티(142)는 제1 빌드업층(120)을 관통하도록 형성된다. 또한, 캐비티(142)는 코어 기판(110)에 홈의 구조로 형성된다.
본 발명의 실시 예에 따르면, 캐비티(142)는 CNC 드릴, 드릴 비트(Drill Bit), 레이저 드릴을 이용하여 형성된다. 또한, 캐비티(142)를 형성하는 방법은 상술한 드릴에 한정되지 않고, 회로 기판 분야에서 캐비티를 형성하는 어떠한 방법으로도 형성되는 것이 가능하다.
도 14를 참조하면, 칩(150)이 배치된다.
본 발명의 실시 예에 따르면, 칩(150)은 캐비티(142)에 배치된다. 본 발명의 실시 예에 따르면, 캐비티(142)에 칩(150)이 배치되었을 때, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응된다. 본 발명의 실시 예에서 제1 빌드업층(120)의 최외층은 제1 빌드업 회로층(122)이다. 따라서, 칩(150)의 상면은 제1 빌드업층(120)의 최상층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하게 된다.
도 15를 참조하면, 절연층(160), 제3 빌드업층(170) 및 보호층(180)이 형성된다.
본 발명의 실시 예에 따른 절연층(160), 제3 빌드업층(170) 및 보호층(180)을 형성하는 방법은 도 9 내지 도 12를 참조하도록 한다.
본 발명의 실시 예에 따른 도 13 내지 도 15를 통해서 도 2의 제2 실시 예에 따른 칩 내장 기판(200)이 형성된다.
도 16 내지 도 21은 본 발명의 제3 실시 예 내지 제5 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 예시도이다.
도 16 내지 도 18을 참조하면, 제1 빌드업층(120)에 캐비티(143, 144, 145)가 형성된다.
본 발명의 실시 예에 따른 코어 기판(110)에 제1 빌드업층(120)과 제2 빌드업층(130)을 형성하는 방법은 도 6 및 도 7을 참조하도록 한다.
도 16 및 도 17을 참조하면, 본 발명의 실시 예에 따른 캐비티(143, 144)는 제1 빌드업층(120)만 관통하도록 형성된다.
도 16의 경우 캐비티(143)가 형성되는 영역에 제1 빌드업 회로층(122)이 형성되지 않는다. 따라서, 관통 형태의 캐비티(143)를 형성하면, 코어 기판(110)의 상면이 외부로 노출된다.
도 17의 경우 캐비티(144)가 형성되는 영역의 하부에 위치한 코어 기판(110)에 제1 빌드업 회로층(122)이 형성되어 있다. 따라서 관통 형태의 캐비티(144)를 형성하는 코어 기판(110) 상면에 형성된 제1 빌드업 회로층(122)이 외부로 노출된다.
도 18을 참조하면, 본 발명의 실시 예에 따른 캐비티(145)는 제1 빌드업층(120)에 홈의 구조로 형성된다. 따라서, 홈 구조의 캐비티(145)에 의해서 제1 빌드업층(120)의 제1 빌드업 절연층(121)과 제1 빌드업 회로층(122)이 외부로 노출되도록 형성된다.
본 발명의 실시 예에 따르면, 캐비티(143, 144, 145)는 CNC 드릴, 드릴 비트(Drill Bit), 레이저 드릴을 이용하여 형성된다. 또는 제1 빌드업 절연층(121)이 감광성 재질로 형성되었다면 노광 및 현상을 수행하여 캐비티(143, 144, 145)를 형성하는 것도 가능하다.
본 발명의 실시 예에서는 코어 기판(110)에 제1 빌드업층(120)을 형성한 후 캐비티(143, 144, 145)를 형성하는 것을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 칩 내장 기판의 제조 방법은 코어 기판(110)에 캐비티(143, 144, 145)가 미리 가공된 제1 빌드업층(120)을 형성하는 방법이 적용되는 것도 가능하다.
도 19 내지 도 21을 참조하면, 칩(150)이 배치된다.
본 발명의 실시 예에 따르면, 우선 캐비티(143, 144, 145)에 접착층(190)이 형성된다. 본 발명의 실시 예에 따르면, 접착층(190)은 회로 기판 분야에서 접착재로 사용되는 어떠한 재질도 될 수 있다. 도 20 및 도 21에서는 접착층(190)을 통해서 칩(150)과 캐비티(143, 144, 145)에 위치한 제1 빌드업 회로층(122)을 전기적으로 연결하는 것이 가능하다. 이때, 접착층(190)은 솔더 레지스트와 같은 회로 기판 분야에서 사용되는 전도성 접착재로 형성된다.
본 발명의 실시 예에 따르면, 접착층(190)은 캐비티(143, 144, 145)의 바닥 부분에 형성되거나, 바닥과 측면 부분에 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 칩(150)은 접착층(190) 상부 적층되어 캐비티(143, 144, 145) 내에 배치된다. 따라서, 칩(150)의 하면 또는 측면은 접착층(190)과 접착된다.
또한, 본 발명의 실시 예에 따르면, 캐비티(143, 144, 145)에 칩(150)이 배치될 때, 칩(150)의 상면은 제1 빌드업층(120)의 최외층과 대응되도록 배치된다. 따라서, 칩(150)은 상면이 제1 빌드업층(120)의 최상층에 형성된 제1 빌드업 절연층(121)의 상면, 제1 빌드업 회로층(122)의 상면 또는 그 사이에 위치하도록 배치된다.
본 발명의 실시 예에서, 칩(150)의 상면의 위치는 접착층(190)의 두께를 변경하여 조절하는 것도 가능하다.
본 발명의 실시 예에 따르면, 칩(150)이 캐비티(143, 144, 145) 내에 배치된 이후, 절연층(160), 제3 빌드업층(170) 및 보호층(180)을 형성하는 방법은 도 9 내지 도 12를 참조하도록 한다. 이와 같은 방법을 통해서 도 3 내지 도 5의 제3 실시 예 내지 제5 실시 예에 따른 칩 내장 기판(300, 400, 500)이 제조된다.
도 22 내지 도 26은 본 발명의 제3 실시 예에 따른 칩 내장 기판의 제조 방법을 나타낸 다른 예시도이다.
도 22를 참조하면, 코어 기판(110)에 캐비티 금속층(620)이 형성된다.
본 발명의 실시 예에 따르면, 코어 기판(110)의 하부에는 보호층(180)이 형성된다. 이때, 보호층(180)은 외부 부품과 연결되는 제2 빌드업 회로층(132)을 외부로 노출되도록 패터닝된 상태이다.
본 발명의 실시 예에 따르면, 코어 기판(110)의 상부에 전해 도금 방법으로 캐비티 금속층(620)이 형성된다. 본 발명의 실시 예에 따른 캐비티 금속층(620)은 추후 형성될 제1 빌드업층(120)을 관통하는 두께를 갖도록 형성된다. 또는 캐비티 금속층(620)을 형성하는 방법이 전해 도금으로 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 캐비티 금속층(620)은 코어 기판(110)에 금속 포일(Foil)을 접합하여 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 캐비티 금속층(620)은 추후 칩(미도시)이 배치되는 캐비티(미도시)가 형성되는 위치에 형성된다.
본 발명의 실시 예에 따르면, 캐비티 금속층(620)을 형성할 때, 캐비티 금속층(620)의 적어도 일측에 금속 포스트(123)가 형성된다. 본 발명의 실시 예에 따른 금속 포스트(123)는 캐비티 금속층(620)과 동일한 공정으로 형성되는 것이 가능하다. 본 발명의 실시 예에 따르면, 금속 포스트(123)는 코어 기판(110)에 미리 형성된 제1 빌드업 회로층(122) 상부 또는 코어 기판(110) 상부에 형성된다. 여기서, 금속 포스트(123)는 추후 제1 빌드업층(미도시)의 제1 빌드업 회로층(미도시)들을 서로 전기적으로 연결하는 비아의 역할을 수행하게 된다.
도 23을 참조하면, 제1 빌드업 절연층(121)이 형성된다.
본 발명의 실시 예에 따르면, 제1 빌드업 절연층(121)은 코어 기판(110)의 상부에 형성되어, 금속 포스트(123)와 캐비티 금속층(620)을 매립하도록 형성된다.
도 24를 참조하면, 제1 빌드업 절연층(121)을 평탄화된다.
본 발명의 실시 예에 따르면, 제1 빌드업 절연층(121)의 상부를 연마하여 상면이 평탄화가 되도록 한다. 이때, 제1 빌드업 절연층(121)은 금속 포스트(123)와 캐비티 금속층(620)의 상면이 외부로 노출시킨다. 본 발명의 실시 예에 따른 제1 빌드업 절연층(121)을 연마하는 방법은 회로 기판 분야에서 절연층을 연마하는 어떠한 방법도 될 수 있다.
본 발명의 실시 예에 따르면, 제1 빌드업 절연층(121)이 캐비티 금속층(620)을 매립하도록 형성된 후 연마를 수행하지만, 이와 같은 방법 및 순서로 본 발명이 한정되는 것은 아니다. 예를 들어, 제1 빌드업 절연층(121)이 코어 기판(110)에 형성될 때, 캐비티 금속층(620)과 금속 포스트(123)의 상면이 노출되도록 형성되는 것도 가능하다. 이와 같이, 캐비티 금속층(620)의 상면을 외부로 노출시키는 제1 빌드업 절연층(121)의 형성 방법은 공지된 어떠한 방법도 가능하다.
도 25를 참조하면, 에칭 레지스트(630)가 형성된다.
본 발명의 실시 예에 따르면, 금속 포스트(123)의 상부에 에칭 레지스트(630)가 형성된다. 이때, 에칭 레지스트(630)는 캐비티 금속층(620)의 상면이 외부로 노출되도록 형성된다.
도 26을 참조하면, 캐비티(146)가 형성된다.
본 발명의 실시 예에 따르면, 에칭 공정을 통해서 외부로 노출된 캐비티 금속층(620)을 제거한다. 이때, 금속 포스트(123)는 에칭 레지스트(도 25의 630)에 의해서 에칭 공정으로부터 보호된다.
본 발명의 실시 예에 따르면, 캐비티 금속층(620)을 제거하는 방법은 회로 기판 분야에서 금속을 제거하는 어떠한 방법도 가능하다.
본 발명의 실시 예에 따르면, 캐비티 금속층(620)을 제거한 후 에칭 레지스트(도 25의 630)도 제거된다.
도 27을 참조하면, 제 6 실시 예에 따른 칩 내장 기판이 제조된다.
본 발명의 실시 예에 따르면, 캐비티(146)에 칩(150)을 배치한다. 그 이후, 절연층(160) 및 제3 빌드업층(170)을 형성한다.
여기서, 칩(150), 절연층(160) 및 제3 빌드업층(170)을 형성하는 방법은 도 19 내지 도 21을 참조하도록 한다.
이와 같은 방법을 통해서 제6 실시 예에 따른 칩 내장 기판(600)이 제조된다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 300, 400, 500, 600: 칩 내장 기판
110: 코어 기판
120: 제1 빌드업층
121: 제1 빌드업 절연층
122: 제1 빌드업 회로층
123: 금속 포스트
130: 제2 빌드업층
131: 제2 빌드업 절연층
132: 제2 빌드업 회로층
141, 142, 143, 144,145, 146: 캐비티
150: 칩
160: 절연층
170: 제3 빌드업층
171: 제3 절연층
172: 제3 회로층
180: 보호층
190: 접착층
610: 캐리어 테잎
620: 캐비티 금속층
630: 에칭 레지스트

Claims (23)

  1. 코어 기판;
    상기 코어 기판의 일면에 형성되며, 캐비티가 형성된 제1 빌드업층;
    상기 캐비티에 배치된 칩; 및
    상기 칩이 배치된 캐비티에 채워진 절연층;
    을 포함하며,
    상기 칩의 일면이 상기 제1 빌드업층의 최외층에 위치한 회로층 내에 위치하도록 형성된 칩 내장 기판.
  2. 청구항 1에 있어서,
    상기 캐비티는 상기 제1 빌드업층과 코어 기판을 모두 관통하도록 형성된 칩 내장 기판.
  3. 청구항 1에 있어서,
    상기 캐비티는 상기 제1 빌드업층을 관통하며 상기 코어 기판에 홈의 구조로 형성되는 칩 내장 기판.
  4. 청구항 1에 있어서,
    상기 캐비티는 상기 제1 빌드업층에 홈의 구조로 형성되는 칩 내장 기판.
  5. 청구항 1에 있어서,
    상기 캐비티는 상기 제1 빌드업층을 관통하도록 형성된 칩 내장 기판.
  6. 청구항 1에 있어서,
    상기 코어 기판의 타면에 형성된 제2 빌드업층을 더 포함하는 칩 내장 기판.
  7. 청구항 6에 있어서,
    상기 캐비티는 상기 제1 빌드업층, 코어 기판 및 제2 빌드업층을 관통하도록 형성된 칩 내장 기판.
  8. 청구항 1에 있어서,
    상기 캐비티에 채워진 절연층은 감광성 절연재로 형성되는 칩 내장 기판.
  9. 청구항 1에 있어서,
    상기 칩의 타면과 상기 캐비티 사이에 형성된 접착층을 더 포함하는 칩 내장 기판.
  10. 청구항 9에 있어서,
    상기 접착층은 상기 칩의 측면의 일부와 상기 캐비티 사이에 더 형성된 칩 내장 기판.
  11. 코어 기판의 일면에 캐비티가 형성된 제1 빌드업층을 형성하는 단계;
    상기 캐비티에 칩을 배치하는 단계; 및
    상기 칩이 배치된 캐비티에 절연층을 형성하는 단계;
    를 포함하는 칩 내장 기판의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 캐비티는 상기 제1 빌드업층에 홈의 구조를 갖도록 형성되는 칩 내장 기판의 제조 방법.
  13. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 캐비티는 상기 제1 빌드업층을 관통하도록 형성된 칩 내장 기판의 제조 방법.
  14. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 캐비티는 상기 제1 빌드업층을 관통하며 상기 코어 기판에 홈의 구조로 형성되는 칩 내장 기판의 제조 방법.
  15. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 캐비티는 상기 제1 빌드업층과 코어 기판을 모두 관통하도록 형성된 칩 내장 기판의 제조 방법.
  16. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 코어 기판의 타면에 제2 빌드업층을 형성하는 단계를 더 포함하는 칩 내장 기판의 제조 방법.
  17. 청구항 16에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 캐비티는 상기 제1 빌드업층, 코어 기판 및 제2 빌드업층을 관통하도록 형성된 칩 내장 기판의 제조 방법.
  18. 청구항 11에 있어서,
    상기 칩을 배치하는 단계에서,
    상기 칩은 일면은 상기 제1 빌드업층의 최외층부 내에 위치되는 칩 내장 기판의 제조 방법.
  19. 청구항 12에 있어서,
    상기 제1 빌드업층을 형성하는 단계에서,
    상기 제1 빌드업층의 최외층부는 상기 제1 빌드업층의 최외층에 해당하는 절연층과 회로층을 포함하는 칩 내장 기판의 제조 방법.
  20. 청구항 11에 있어서,
    상기 절연층을 형성하는 단계에서,
    상기 절연층은 감광성 절연재로 형성되는 칩 내장 기판의 제조 방법.
  21. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계 이후에,
    상기 캐비티에 접착층을 형성하는 단계를 더 포함하는 칩 내장 기판의 제조 방법.
  22. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계는,
    상기 코어 기판의 일면에 제1 빌드업층을 형성하는 단계; 및
    상기 제1 빌드업층 또는 상기 제1 빌드업층과 코어 기판에 캐비티를 형성하는 단계;
    를 포함하는 칩 내장 기판의 제조 방법.
  23. 청구항 11에 있어서,
    상기 제1 빌드업층을 형성하는 단계는,
    상기 코어 기판의 일면에 상기 캐비티 금속층을 형성하는 단계;
    상기 코어 기판의 일면에 상기 제1 빌드업층을 형성하는 단계; 및
    상기 캐비티 금속층을 제거하는 단계;
    를 포함하는 칩 내장 기판의 제조 방법.
KR1020140119243A 2013-11-21 2014-09-05 칩 내장 기판 및 그 제조 방법 KR102052761B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/538,797 US9345142B2 (en) 2013-11-21 2014-11-11 Chip embedded board and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20130142235 2013-11-21
KR1020130142235 2013-11-21

Publications (2)

Publication Number Publication Date
KR20150059086A true KR20150059086A (ko) 2015-05-29
KR102052761B1 KR102052761B1 (ko) 2019-12-09

Family

ID=53393150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140119243A KR102052761B1 (ko) 2013-11-21 2014-09-05 칩 내장 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102052761B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220006246A (ko) 2020-07-08 2022-01-17 삼성전기주식회사 고주파 패키지
KR102628149B1 (ko) * 2020-11-27 2024-01-24 주식회사 심텍 브릿지 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079739A (ja) 2002-08-16 2004-03-11 Sony Corp 受光素子およびその製造方法
US20050087850A1 (en) * 2003-08-28 2005-04-28 Kyocera Corporation Wiring board and semiconductor device
US20060128069A1 (en) * 2004-12-10 2006-06-15 Phoenix Precision Technology Corporation Package structure with embedded chip and method for fabricating the same
KR20060095813A (ko) * 2005-02-28 2006-09-04 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
US20080102410A1 (en) * 2006-10-27 2008-05-01 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing printed circuit board
KR20090074837A (ko) * 2007-06-29 2009-07-08 대덕전자 주식회사 능동 소자 내장을 위한 레이저 캐비티 형성 방법 및 이를적용한 인쇄 회로 기판
KR20130080294A (ko) * 2012-01-04 2013-07-12 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그의 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079739A (ja) 2002-08-16 2004-03-11 Sony Corp 受光素子およびその製造方法
US20050087850A1 (en) * 2003-08-28 2005-04-28 Kyocera Corporation Wiring board and semiconductor device
US20060128069A1 (en) * 2004-12-10 2006-06-15 Phoenix Precision Technology Corporation Package structure with embedded chip and method for fabricating the same
KR20060095813A (ko) * 2005-02-28 2006-09-04 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
US20080102410A1 (en) * 2006-10-27 2008-05-01 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing printed circuit board
KR20090074837A (ko) * 2007-06-29 2009-07-08 대덕전자 주식회사 능동 소자 내장을 위한 레이저 캐비티 형성 방법 및 이를적용한 인쇄 회로 기판
KR20130080294A (ko) * 2012-01-04 2013-07-12 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그의 제조방법

Also Published As

Publication number Publication date
KR102052761B1 (ko) 2019-12-09

Similar Documents

Publication Publication Date Title
TWI645519B (zh) 元件內埋式封裝載板及其製作方法
US9345142B2 (en) Chip embedded board and method of manufacturing the same
US8745860B2 (en) Method for manufacturing printed wiring board
US8891245B2 (en) Printed wiring board
JP5989814B2 (ja) 埋め込み基板、印刷回路基板及びその製造方法
US20090101400A1 (en) Method for manufacturing component-embedded substrate and component-embedded substrate
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
US9288910B2 (en) Substrate with built-in electronic component and method for manufacturing substrate with built-in electronic component
KR102194721B1 (ko) 인쇄회로기판 및 그 제조 방법
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
US8186042B2 (en) Manufacturing method of a printed board assembly
US9351410B2 (en) Electronic component built-in multi-layer wiring board and method of manufacturing the same
KR102194722B1 (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR102231101B1 (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
TW201429326A (zh) 具有內埋元件的電路板、其製作方法及封裝結構
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
KR101167453B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR100972431B1 (ko) 임베디드 인쇄회로기판 및 그 제조방법
KR102052761B1 (ko) 칩 내장 기판 및 그 제조 방법
KR102281460B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102281458B1 (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)