CN115831952A - 一种基于信号处理SiP的DDR3堆叠结构 - Google Patents

一种基于信号处理SiP的DDR3堆叠结构 Download PDF

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CN115831952A CN202211497387.7A CN202211497387A CN115831952A CN 115831952 A CN115831952 A CN 115831952A CN 202211497387 A CN202211497387 A CN 202211497387A CN 115831952 A CN115831952 A CN 115831952A
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朱琳
张楠
徐艺轩
付月
朱天成
章飚
曾永红
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Abstract

本发明涉及一种基于信号处理SiP的DDR3堆叠结构，属于集成电路封装领域。本发明为解决半导体制造中多个DDR3集成的问题，DDR3堆叠结构采取两两堆叠后进行集成，并在最上层堆叠IPD完成三层堆叠集成。其中DDR3的连接方式为菊花链fly‑by拓扑结构，所有的电源线都独立打线到基板上。本发明小型化效果明显。

Description

一种基于信号处理SiP的DDR3堆叠结构
技术领域
本发明属于集成电路封装领域，具体涉及一种基于信号处理SiP的DDR3堆叠结构。
背景技术
在图像或信号处理过程中，处理器需要从片外高速存储器中读取数据来进行运算。配合高速及大数据量的图像处理等相关算法，处理器的片外高速存储器也需要更高的工作频率、更高的接口带宽以及更大的存储容量。现阶段，大部分图像处理器都使用DDR3作为高速存储器来缓存待处理数据或处理结果，其数据量是比较大的，比如某些卫星图像、视频数据，其数据量都能达到几个G。另一方面，随着处理器核数的增加，并行处理过程中需要给每一个核都分配相应的DDR3空间，以提高并行效率。综上，从图像处理算法应用角度，需要配置容量超过1GB的DDR来满足图像处理的并行性及处理效率。
根据调研，目前为保证运算量，需要最少1GB容量，按照双信号处理SiP的使用需求需要2GB容量，就目前产品中使用的DDR3需要8颗KGD集成进去以解决容量需求问题。如果依然按照平铺的方式集成此数量的DDR3 KGD，对于该架构的引出损失非常大，并且产品设计时的布线也存在较高难度。因此，必须考虑以目前解决大容量DDR3的先进堆叠工艺先进行前端集成，以集成后的产品封装到双信号处理SiP产品中。
双信号处理SiP以满足雷达信号处理、电子对抗、图像数据处理等需求为目标，利用系统封装集成技术，实现双DSP裸芯片与存储器芯片的高密度封装集成。该SiP的研制既可以满足系统级产品在高性能信号处理领域核心芯片的需求，又可实现带动微系统集成技术在高阶基板设计与仿真、系统封装集成散热等技术领域的发展。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是如何提供一种基于信号处理SiP的DDR3堆叠结构，以解决半导体制造中多个DDR3集成的问题。
(二)技术方案
为了解决上述技术问题，本发明提出一种基于信号处理SiP的DDR3堆叠结构，该DDR3堆叠结构包括第一DDR3堆叠结构(200)和第二DDR3堆叠结构(300)；
该第一DDR3堆叠结构(200)包括：第一堆叠结构(210)，第二堆叠结构(220)，第一基板(230)，第一堆叠结构(210)上的第一金线(211)，第二金线(212)，第三金线(213)以及第二堆叠结构(220)上的第四金线(221)，第五金线(222)；
第一堆叠结构(210)中：IPD(214)具有上表面(217)，第一DDR3(215)具有上表面(218)，第二DDR3(216)具有上表面(219)，第一基板(230)具有上表面(231)；IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第二金线(212)与第二DDR3(216)的上表面(219)进行电连接；第二DDR3(216)的上表面(219)通过第三金线(213)与第一基板(230)的上表面(231)进行电连接；IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第一金线(211)与第一基板(230)的上表面(231)进行电连接；
第二堆叠结构(220)中：IPD(223)具有上表面(226)，第一DDR3(224)具有上表面(227)，第二DDR3(225)具有上表面(228)；IPD(223)的上表面(226)，第一DDR3(224)的上表面(227)通过第四金线(221)与第二DDR3(225)的上表面(228)进行电连接。第二DDR3(225)的上表面(228)通过第五金线(222)与第一基板(230)的上表面(231)进行电连接；
第二DDR3堆叠结构(300)包括：第三堆叠结构(310)，第四堆叠结构(320)，第二基板(330)，第三堆叠结构(310)上的第六金线(311)，第七金线(312)和第四堆叠结构(320)上的第八金线(321)，第九金线(322)；
第三堆叠结构(310)中：IPD(313)具有上表面(316)，第一DDR3(314)具有上表面(317)，第二DDR3(315)具有上表面(318)；第二基板(330)具有上表面(331)；IPD(313)的上表面(316)和第一DDR3(314)的上表面(317)通过第六金线(311)与第二基板(330)的上表面(331)进行电连接；第二DDR3(315)的上表面(318)通过第七金线(312)与第二基板(330)的上表面(331)进行电连接；
第四堆叠结构(320)中IPD(323)具有上表面(326)，第一DDR3(324)具有上表面(327)，第二DDR3(325)具有上表面(328)；IPD(323)的上表面(326)，DDR3的上表面(327)通过第八金线(321)与第二基板(330)的上表面(331)进行电连接；DDR3325的上表面(328)通过第九金线(322)与第二基板(330)的上表面(331)进行电连接；
第一堆叠结构(210)、第二堆叠结构(220)和第三堆叠结构(310)，第四堆叠结构(320)之间的电连接通过第一基板(230)，第二基板(330)进行。
进一步地，所述DDR3堆叠结构使用的DDR3需要8颗已知合格芯片KGD集成。
进一步地，第一堆叠结构(210)、第二堆叠结构(220)、第三堆叠结构(310)、第四堆叠结构(320)各自的结构中DDR3芯片两两堆叠集成，所述DDR3的连接方式为菊花链fly-by拓扑结构。
进一步地，第一堆叠结构(210)和第一基板(230)的上表面(231)之间通过第一BGA焊球(232)进行电连接，第二堆叠结构(220)和第一基板(230)的上表面(231)之间通过第二BGA焊球(233)进行电连接。
进一步地，第一堆叠结构(210)和第二堆叠结构(220)之间的电连接通过第一基板(230)进行。
进一步地，第三堆叠结构(310)和第二基板(330)的上表面(331)之间通过第三BGA焊球(332)进行电连接，第四堆叠结构(320)和第二基板(330)的上表面(331)之间通过第四BGA焊球(333)进行电连接。
进一步地，第三堆叠结构(310)和第四堆叠结构(320)之间的电连接通过第二基板(330)进行。
进一步地，第一堆叠结构(210)、第二堆叠结构(220)、第三堆叠结构(310)、第四堆叠结构(320)各自的结构中，由上到下包括：集成产品开发IPD,第一DDR3，第一DAF膜，第二DDR3，第二DAF膜，基板和BGA焊球；IPD通过光刻工艺形成,位于第一DDR3上，与第一DDR3形成电连接，第一DDR3和第二DDR3之间通过第一DAF膜进行粘合，第二DDR3和基板之间通过第二DAF膜进行粘合，基板下方形成BGA焊球，与外部器件形成电连接。
进一步地，IPD是集成无源器件，IPD利用光刻技术刻蚀出不同的图形，形成不同的器件，从而实现各种无源器件，电阻、电容、电感、滤波器、耦合器的高密度集成。
进一步地，第一DAF膜和第二DAF膜属于快速固化膜贴膜。
(三)有益效果
本发明提出一种基于信号处理SiP的DDR3堆叠结构，该发明提出了一种基于信号处理SiP的DDR3堆叠结构，使用了规划中的8颗DDR3堆叠SiP，相对8片DDR3在PCB上平铺的布局，节省了大量的空间，使得该微电子封装结构的尺寸显著减少，并且IPD技术使得IC芯片和无源器件的位置非常接近。该发明信号质量高，可靠性较好。
附图说明
图1为本发明的一种基于信号处理SiP的DDR3两两堆叠连接关系示意图；
图2为本发明一种基于信号处理SiP的4颗DDR3堆叠连接关系示意图；
图3为本发明一种基于信号处理SiP的4颗DDR3堆叠连接关系示意图；
图4为本发明一种基于信号处理SiP的8颗DDR3堆叠连接关系简化示意图。
具体实施方式
为使本发明的目的、内容和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明涉及一种基于信号处理SiP的DDR3堆叠结构，以解决半导体制造中多个DDR3集成的问题，属于集成电路封装领域。该DDR3堆叠结构采取两两堆叠后进行集成，并在最上层堆叠IPD完成三层堆叠集成。其中DDR3的连接方式为菊花链fly-by拓扑结构，所有的电源线都独立打线到基板上。本发明小型化效果明显。
为了解决上述技术问题，本发明提出一种基于信号处理SiP的DDR3堆叠结构，包括：
一种DDR3芯片，所述DDR3芯片两两堆叠集成，所述DDR3的连接方式为菊花链fly-by拓扑结构；
一种IPD,所述IPD通过光刻等工艺形成，堆叠在所述DDR3上并形成电连接。
一种基板，所述DDR3芯片和所述IPD堆叠在基板上并形成电连接。
一种DAF膜，所述DAF膜对所述DDR3芯片起到粘合的作用。
一种金线，所述金线形成所述IPD,所述DDR3芯片，所述基板之间的电连接。
一种BGA焊球，所述BGA焊球形成所述DDR3堆叠结构和所述基板之间的电连接。
实施例1：
本发明介绍了一种基于信号处理SiP的DDR3堆叠结构，堆叠采取两两堆叠后进行集成，并在最上层堆叠IPD完成三层堆叠集成。为保证运算量，需要最少1GB容量，按照双信号处理SiP的使用需求需要2GB容量，就目前产品中使用的DDR3需要8颗KGD(Known GoodDie,已知合格芯片)集成进去以解决容量需求问题。对8颗DDR3进行两两堆叠，根据工艺可行性具有以下打线方案。
如图1所示，所述一种基于信号处理SiP的DDR3的两两堆叠结构(100)。结构(100)包括：IPD(Integrated Product Development,集成产品开发)(110),第一DDR3(120)，第一DAF(Die Attach Fi lm,晶片黏结薄膜)膜(150)，第二DDR3(130)，第二DAF膜(160)，基板(140)和BGA焊球(170)。
IPD(110)是集成无源器件，板级系统(PCB级系统，也就是电路板)中存在大量用途的电阻、电容器，对这些无源器件进行集成是解决系统小型化的关键。IPD利用光刻技术刻蚀出不同的图形，形成不同的器件，从而实现各种无源器件，电阻、电容、电感、滤波器、耦合器的高密度集成。IPD(110)通过光刻等工艺形成,位于第一DDR3(120)上，与第一DDR3(120)形成电连接。
第一DDR3(120)和第二DDR3(130)之间通过第一DAF膜(150)进行粘合，第二DDR3(130)和基板(140)之间通过第二DAF膜(160)进行粘合，基板(140)下方形成BGA焊球(170)，与外部器件形成电连接。
第一DAF膜(150)和第二DAF膜(160)属于快速固化膜贴膜，DAF膜属于分子设计，具有低吸湿性和高温稳定性，能够在特定的温度下无压力快速固化。
本发明的基于信号处理SiP的DDR3堆叠结构包括第一DDR3堆叠结构(200)和第二DDR3堆叠结构(300)。
如图2所示，所述一种基于信号处理SiP的4颗DDR3堆叠的第一DDR3堆叠结构(200)。该第一DDR3堆叠结构(200)包括：第一堆叠结构(210)，第二堆叠结构(220)，第一基板(230)，第一堆叠结构(210)上的第一金线(211)，第二金线(212)，第三金线(213)，第二堆叠结构(220)上的第四金线(221)，第五金线(222)。第一堆叠结构(210)，第二堆叠结构(220)与两两堆叠结构(100)属于同一种堆叠类型。
第一堆叠结构(210)中IPD(214)具有上表面(217)，第一DDR3(215)具有上表面(218)，第二DDR3(216)具有上表面(219)。第一基板(230)具有上表面(231)。IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第二金线(212)与第二DDR3(216)的上表面(219)进行电连接。第二DDR3(216)的上表面(219)通过第三金线(213)与第一基板(230)的上表面(231)进行电连接。IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第一金线(211)与第一基板(230)的上表面(231)进行电连接。
第二堆叠结构(220)中IPD(223)具有上表面(226)，第一DDR3(224)具有上表面(227)，第二DDR3(225)具有上表面(228)。IPD(223)的上表面(226)，第一DDR3(224)的上表面(227)通过第四金线(221)与第二DDR3(225)的上表面(228)进行电连接。第二DDR3(225)的上表面(228)通过第五金线(222)与第一基板(230)的上表面(231)进行电连接。
第一堆叠结构(210)和第一基板(230)的上表面(231)之间通过第一BGA焊球(232)进行电连接，第二堆叠结构(220)和第一基板(230)的上表面(231)之间通过第二BGA焊球(233)进行电连接。第一堆叠结构(210)和第二堆叠结构(220)之间的电连接通过第一基板(230)进行。
如图3所示，所述一种基于信号处理SiP的4颗DDR3堆叠的第二DDR3堆叠结构(300)。第二DDR3堆叠结构(300)包括：第三堆叠结构(310)，第四堆叠结构(320)，第二基板(330)，第三堆叠结构(310)上的第六金线(311)，第七金线(312)，第四堆叠结构(320)上的第八金线(321)，第九金线(322)。第三堆叠结构(310)和第四堆叠结构(320)与实施例100属于同一种堆叠类型。第二基板(330)和第一基板(230)属于同一个基板。
第三堆叠结构(310)中IPD(313)具有上表面(316)，第一DDR3(314)具有上表面(317)，第二DDR3(315)具有上表面(318)。第二基板(330)具有上表面(331)。IPD(313)的上表面(316)和第一DDR3(314)的上表面(317)通过第六金线(311)与第二基板(330)的上表面(331)进行电连接。第二DDR3(315)的上表面(318)通过第七金线(312)与第二基板(330)的上表面(331)进行电连接。
第四堆叠结构(320)中IPD(323)具有上表面(326)，第一DDR3(324)具有上表面(327)，第二DDR3(325)具有上表面(328)。IPD(323)的上表面(326)，DDR3的上表面(327)通过第八金线(321)与第二基板(330)的上表面(331)进行电连接。DDR3325的上表面(328)通过第九金线(322)与第二基板(330)的上表面(331)进行电连接。
第三堆叠结构(310)和第二基板(330)的上表面(331)之间通过第三BGA焊球(332)进行电连接，第四堆叠结构(320)和第二基板(330)的上表面(331)之间通过第四BGA焊球(333)进行电连接。第三堆叠结构(310)和第四堆叠结构(320)之间的电连接通过第二基板(330)进行。
第一堆叠结构(210)、第二堆叠结构(220)和第三堆叠结构(310)，第四堆叠结构(320)之间的电连接通过第一基板(230)，第二基板(330)进行。
如图4所示，一种基于信号处理SiP的8颗DDR3堆叠连接关系简化示意图。该发明中间打线靠近右侧DDR3堆叠结构的位置，两对DDR3堆叠结构的地址线互联较近，走线相对容易，最后集成尺寸预估为14×10mm2，堆叠后的产品最终厚度857um。
实施例2：
一种基于信号处理SiP的DDR3堆叠结构，包括：
一种集成多个DDR3芯片的电子封装堆叠结构；
一种DDR3芯片，所述DDR3芯片两两堆叠集成；
一种IPD,所述IPD堆叠在所述DDR3上并形成电连接；
一种基板，所述DDR3芯片和所述IPD堆叠在基板上，并形成电连接；
一种DAF膜，所述DAF膜对所述DDR3芯片起到粘合的作用；
一种金线，所述金线形成所述IPD,所述DDR3芯片，所述基板之间的电连接；
一种BGA焊球，所述BGA焊球形成所述DDR3堆叠结构和所述基板之间的电连接。
进一步地，所述集成电路中的多个所述DDR3是垂直叠加的。
进一步地，所述集成电路中的多个DDR3为菊花链fly-by拓扑结构，所有的电源线都独立打线到基板上。
进一步地，所述基板为半导体材料，并在所述堆叠结构之间形成电连接。
进一步地，所述DAF膜属于快速固化膜贴膜，DAF膜属于分子设计，具有低吸湿性和高温稳定性，能够在特定的温度下无压力快速固化。
进一步地，所述金线形成所述器件上表面之间电连接。
本发明为大容量SiP，集成8颗DDR3芯片。
该发明提出了一种基于信号处理SiP的DDR3堆叠结构，使用了规划中的8颗DDR3堆叠SiP，相对8片DDR3在PCB上平铺的布局，节省了大量的空间，使得该微电子封装结构的尺寸显著减少，并且IPD技术使得IC芯片和无源器件的位置非常接近。该发明信号质量高，可靠性较好。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种基于信号处理SiP的DDR3堆叠结构，其特征在于，该DDR3堆叠结构包括第一DDR3堆叠结构(200)和第二DDR3堆叠结构(300)；
该第一DDR3堆叠结构(200)包括：第一堆叠结构(210)，第二堆叠结构(220)，第一基板(230)，第一堆叠结构(210)上的第一金线(211)，第二金线(212)，第三金线(213)以及第二堆叠结构(220)上的第四金线(221)，第五金线(222)；
第一堆叠结构(210)中：IPD(214)具有上表面(217)，第一DDR3(215)具有上表面(218)，第二DDR3(216)具有上表面(219)，第一基板(230)具有上表面(231)；IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第二金线(212)与第二DDR3(216)的上表面(219)进行电连接；第二DDR3(216)的上表面(219)通过第三金线(213)与第一基板(230)的上表面(231)进行电连接；IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第一金线(211)与第一基板(230)的上表面(231)进行电连接；
第二堆叠结构(220)中：IPD(223)具有上表面(226)，第一DDR3(224)具有上表面(227)，第二DDR3(225)具有上表面(228)；IPD(223)的上表面(226)，第一DDR3(224)的上表面(227)通过第四金线(221)与第二DDR3(225)的上表面(228)进行电连接；第二DDR3(225)的上表面(228)通过第五金线(222)与第一基板(230)的上表面(231)进行电连接；
第二DDR3堆叠结构(300)包括：第三堆叠结构(310)，第四堆叠结构(320)，第二基板(330)，第三堆叠结构(310)上的第六金线(311)，第七金线(312)和第四堆叠结构(320)上的第八金线(321)，第九金线(322)；
第三堆叠结构(310)中：IPD(313)具有上表面(316)，第一DDR3(314)具有上表面(317)，第二DDR3(315)具有上表面(318)；第二基板(330)具有上表面(331)；IPD(313)的上表面(316)和第一DDR3(314)的上表面(317)通过第六金线(311)与第二基板(330)的上表面(331)进行电连接；第二DDR3(315)的上表面(318)通过第七金线(312)与第二基板(330)的上表面(331)进行电连接；
第四堆叠结构(320)中IPD(323)具有上表面(326)，第一DDR3(324)具有上表面(327)，第二DDR3(325)具有上表面(328)；IPD(323)的上表面(326)，DDR3的上表面(327)通过第八金线(321)与第二基板(330)的上表面(331)进行电连接；DDR3325的上表面(328)通过第九金线(322)与第二基板(330)的上表面(331)进行电连接；
第一堆叠结构(210)、第二堆叠结构(220)和第三堆叠结构(310)，第四堆叠结构(320)之间的电连接通过第一基板(230)，第二基板(330)进行。
2.如权利要求1所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，所述DDR3堆叠结构使用的DDR3需要8颗已知合格芯片KGD集成。
3.如权利要求1所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第一堆叠结构(210)、第二堆叠结构(220)、第三堆叠结构(310)、第四堆叠结构(320)各自的结构中DDR3芯片两两堆叠集成，所述DDR3的连接方式为菊花链fly-by拓扑结构。
4.如权利要求1所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第一堆叠结构(210)和第一基板(230)的上表面(231)之间通过第一BGA焊球(232)进行电连接，第二堆叠结构(220)和第一基板(230)的上表面(231)之间通过第二BGA焊球(233)进行电连接。
5.如权利要求4所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第一堆叠结构(210)和第二堆叠结构(220)之间的电连接通过第一基板(230)进行。
6.如权利要求1所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第三堆叠结构(310)和第二基板(330)的上表面(331)之间通过第三BGA焊球(332)进行电连接，第四堆叠结构(320)和第二基板(330)的上表面(331)之间通过第四BGA焊球(333)进行电连接。
7.如权利要求6所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第三堆叠结构(310)和第四堆叠结构(320)之间的电连接通过第二基板(330)进行。
8.如权利要求1-7任一项所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第一堆叠结构(210)、第二堆叠结构(220)、第三堆叠结构(310)、第四堆叠结构(320)各自的结构中，由上到下包括：集成产品开发IPD,第一DDR3，第一DAF膜，第二DDR3，第二DAF膜，基板和BGA焊球；IPD通过光刻工艺形成,位于第一DDR3上，与第一DDR3形成电连接，第一DDR3和第二DDR3之间通过第一DAF膜进行粘合，第二DDR3和基板之间通过第二DAF膜进行粘合，基板下方形成BGA焊球，与外部器件形成电连接。
9.如权利要求8所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，IPD是集成无源器件，IPD利用光刻技术刻蚀出不同的图形，形成不同的器件，从而实现各种无源器件，电阻、电容、电感、滤波器、耦合器的高密度集成。
10.如权利要求8所述的基于信号处理SiP的DDR3堆叠结构，其特征在于，第一DAF膜和第二DAF膜属于快速固化膜贴膜。
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