JP2009054262A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な擬似ＳＲＡＭにおいて、入力回路のレイアウトを最適化できるようにする。
【解決手段】たとえば、複数のアドレスピン用の入力回路（Ａ０’〜Ａ２３’）１５を、その他の制御回路が配置されているチップ１１の他端側（下側）に、それぞれ、複数のＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）１６に隣接させて配置する。また、複数のアドレスピン用の入力回路１５と、チップ１１の一端側（上側）に配置された複数のアドレスパッド１３との間を、メタル配線ＬＡ０〜ＬＡ２３を介して相互に接続してなる構成とされている。
【選択図】 図１

Description

本発明は半導体記憶装置に関するもので、たとえば、データ入力パッドからのアドレス情報の入力が可能な、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のレイアウトに関する。

近年、同期動作・非同期動作を補償する半導体記憶装置として、擬似ＳＲＡＭが提案されている（たとえば、特許文献１参照）。

擬似ＳＲＡＭの場合、マルチ・チップ・パッケージ（ＭＣＰ）に封入される際のシステム設計の簡略化から、Ａ／ＤＱ Ｄｅ−Ｍｕｘ機能およびＡ／ＤＱ Ｍｕｘ機能を一つのチップに搭載することが考えられている。Ａ／ＤＱ Ｄｅ−Ｍｕｘ機能とは、任意のメモリセルを選択するためのアドレスピンには所望のアドレス情報のみを入力し、メモリセルに記憶させるための任意の書き込み情報（データ）を入力する入力ピン（以下、ＤＱピンという）には所望のデータを入力する、通常の動作仕様である。これに対し、Ａ／ＤＱ Ｍｕｘ機能とは、アドレス情報をアドレスピンからではなく、ＤＱピンからの入力を可能にする動作仕様である。

このような二つの機能を一つのチップに搭載する場合、回路設計の簡略化から、アドレスピン用の入力回路と同様な入力回路を、Ａ／ＤＱ Ｍｕｘ動作用にＤＱピンにも用意する。そして、各々の入力回路の出力信号を、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とを切り替えるための切り替え信号（ＡＤＱＭＵＸ）によって選択する構成が一般的である。

しかしながら、上記の構成とした場合、アドレスピン用の入力回路の出力ドライバを、ＤＱピン用の入力回路の出力ドライバよりも大きくしなければならず、これがチップサイズに影響したり、消費電流を大きくしたりするという問題があった。

すなわち、アドレスピン用の入力回路は、たとえばチップの一端側の、アドレスピンにつながるアドレスパッドの近傍に配置される。一方、ＤＱピン用の入力回路は、たとえばチップの他端側の、ＤＱピンにつながるＤＱパッドの近傍に配置される。通常、ＤＱパッドが配置されるチップの他端側には、チップの制御性から、その他の制御回路（周辺回路）が配置されている。このため、アドレスピン用の入力回路の出力信号は、一旦、チップの他端側へ配線により転送された後に、ＤＱピン用の入力回路の出力信号とともに、Ａ／ＤＱ制御回路に入力される。アドレスピン用の入力回路の出力信号またはＤＱピン用の入力回路の出力信号は、切り替え信号ＡＤＱＭＵＸによってＡ／ＤＱ制御回路のモードが制御されることにより、いずれか一方が選択されて次段の回路に送られる。

このように、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作およびＡ／ＤＱ Ｍｕｘ動作が可能な擬似ＳＲＡＭの場合、アドレスピン用の入力回路はチップの一端側に、ＤＱピン用の入力回路はチップの他端側に、それぞれ個別に分散して配置される。その他の制御回路は、個別には配置せず、共有化されてチップの他端側に集中的に配置されてなる構成となっている。このため、アドレスピン用の入力回路が、その他の制御回路から離れた位置に配置されることにより、従来は、アドレスピン用の入力回路の出力信号を遠くまで転送させる必要があった。出力信号を転送させるための配線は配線抵抗の小さなメタル配線によって形成されるが、配線長が長くなるため、配線容量も大きくなる。したがって、アドレスピン用の入力回路の出力ドライバとしては、ＤＱピン用の入力回路の出力ドライバよりも大きなサイズが必要となる。それゆえ、チップサイズへの影響および消費電流の増大が懸念されている。
特開平１０−２４２４３３号公報

本発明は、上記の問題点を解決すべくなされたもので、大きなサイズの出力ドライバが不要となり、回路設計を簡略化できるとともに、チップサイズの縮小化および消費電流の低下が可能な半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、チップ上に配置された、データを記憶するための複数のメモリセルを有するメモリセル部と、前記チップの一方の辺に沿って配置され、任意のメモリセルを選択するためのアドレス情報が入力される複数の第１の入力パッドと、前記チップの、前記一方の辺に対向する他方の辺に沿って配置された、前記アドレス情報または前記複数のメモリセルに書き込むためのデータが入力される複数の第２の入力パッドと、前記複数の第２の入力パッドの近傍に配置され、前記複数の第２の入力パッドより入力される前記データまたは前記アドレス情報を取り込むための複数の第１の入力回路と、前記複数の第１の入力回路に近接して配置され、前記複数の第１の入力パッドより入力される前記アドレス情報を取り込むための複数の第２の入力回路と、前記複数の第１の入力回路および前記複数の第２の入力回路の近傍に設けられ、動作モードに応じて、前記複数の第１の入力回路により取り込まれた前記アドレス情報、または、前記複数の第２の入力回路により取り込まれた前記アドレス情報のいずれかを選択する選択回路とを具備したことを特徴とする半導体記憶装置が提供される。

上記の構成により、大きなサイズの出力ドライバが不要となり、回路設計を簡略化できるとともに、チップサイズの縮小化および消費電流の低下が可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体記憶装置の構成例を示すものである。ここでは、ＭＣＰに搭載される、Ａ／ＤＱ Ｄｅ−Ｍｕｘ機能およびＡ／ＤＱ Ｍｕｘ機能を備えてなる擬似ＳＲＡＭを例に説明する。

本実施形態の場合、たとえば図１に示すように、チップ１１のほぼ中央部に、複数（この例の場合、４つ）のメモリセルアレイ（ＭＣＡ）１２ａ〜１２ｄが設けられている。ＭＣＡ１２ａ〜１２ｄは、ロウ（行）方向およびカラム（列）方向に、それぞれ、マトリクス状に配置された複数のメモリセル（図示していない）を有している。すなわち、複数のビット線（ＢＬ，／ＢＬ）と、それに交差するように設けられた複数のワード線（ＷＬ）とを有し、これらビット線とワード線との各交点にメモリセルが配置されている。擬似ＳＲＡＭの場合、メモリセルのそれぞれは、リフレッシュ動作が必要な、たとえばＤＲＡＭと同様の１Ｔ−１Ｃ（１トランジスタ−１キャパシタ）型構造を有し、それぞれ１ビットのデータ（ＤＱ）を記憶するようになっている。

ＭＣＡ１２ａ〜１２ｄを除く、上記チップ１１の一端側（チップ上側）には、一方の辺に沿って、第１の入力パッドである複数（この例の場合、２４個）のアドレスパッド１３が一列に配置されている。複数のアドレスパッド１３は、たとえばＭＣＰのアドレスピンＡ０〜Ａ２３に対応するようにして配置されている。

上記チップ１１の他端側（チップ下側）には、他方の辺に沿って、第２の入力パッドである複数（この例の場合、３２個）のデータ入力（ＤＱ）パッド１４が一列に配置されている。複数のＤＱパッド１４は、たとえばＭＣＰのＤＱピンＤＱ０〜ＤＱ３１に対応するようにして配置されている（ただし、ＤＱピンＤＱ２４〜ＤＱ３１はダミー）。

通常、上記チップ１１の他端側には、チップの制御性から、その他の制御回路（図示していない）が集中的に配置されている。

また、上記チップ１１の他端側には、Ａ／ＤＱ Ｍｕｘ動作を実現するために、第２の入力回路である複数のアドレスピン用の入力回路（Ａ０’〜Ａ２３’）１５と、第１の入力回路である複数のＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）１６と、少なくとも１つのＡ／ＤＱ制御回路（選択回路）１７とが配置されている。すなわち、複数のＤＱピン用の入力回路１６は、複数のＤＱパッド１４の近傍にそれぞれ配置されて、相互がメタル配線ＬＤＱ０〜ＬＤＱ２３（便宜上、ＬＤＱ０，１６，２３のみ図示）を介して接続されている。一方、複数のアドレスピン用の入力回路１５は、それぞれ、複数のＤＱピン用の入力回路１６に隣接して配置されている。複数のアドレスピン用の入力回路１５と複数のアドレスパッド１３との間は、メタル配線ＬＡ０〜ＬＡ２３（便宜上、ＬＡ０，１６，２３のみ図示）を介して相互に接続されている。このため、各アドレスパッド１３の入力信号（アドレス情報Ａｄｄｒｅｓｓ）はそのままチップ１１内を縦方向に転送されて、複数のアドレスピン用の入力回路１５に供給されることになる。

なお、メタル配線ＬＤＱ０〜ＬＤＱ２３，ＬＡ０〜ＬＡ２３は、チップ１１の縦方向に配設された上層配線（図中に実線で示す、たとえば３Ａｌ）と横方向に配設された下層配線（図中に破線で示す、たとえば２Ａｌ）とからなる、層の異なるメタル配線を用いて形成されている。これにより、アドレス情報Ａｄｄｒｅｓｓは、上層のメタル配線ＬＡ０〜ＬＡ２３によってＭＣＡ１２ａ〜１２ｄ上を転送される。

アドレスパッド１３の入力信号である、アドレス情報Ａｄｄｒｅｓｓはチップ外部信号である。それゆえ、大型の出力ドライバを用いずとも、遠方への転送が可能である。よって、従来のアドレスピン用の入力回路に用意されていた大型の出力ドライバが不要となる。つまり、アドレスピン用の入力回路１５を、ＤＱピン用の入力回路１６と同じ構成とすることが可能となる。その結果、大型の出力ドライバが不要になる分、チップサイズの小型化とともに、消費電流の削減を実現できる。

しかも、アドレスピン用の入力回路１５およびＤＱピン用の入力回路１６を同じ構成とすることにより、配置するアドレスピン用の入力回路１５およびＤＱピン用の入力回路１６の向き（Ｐ向き／Ｑ向き）を揃えることが容易に可能となる。この場合、製造時のリソグラフィ工程などによる特性のバラツキを簡単に改善できるようになる。

複数のアドレスピン用の入力回路１５および複数のＤＱピン用の入力回路１６には、それぞれ、動作切り替え制御回路（図示していない）からの、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とを切り替えるための切り替え信号ＡＤＱＭＵＸが供給されるようになっている。

ここで、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とは、任意のメモリセルを選択するためにアドレスピンＡ０〜Ａ２３に所望のアドレス情報Ａｄｄｒｅｓｓを入力し、ＤＱピンＤＱ０〜ＤＱ３１に所望のデータＤＱを入力する、通常の動作である。Ａ／ＤＱ Ｍｕｘ動作とは、アドレス情報Ａｄｄｒｅｓｓの、ＤＱピンＤＱ０〜ＤＱ３１からの入力を可能にする動作である。また、その他の制御回路としては、たとえば同期・非同期動作のための、ＭＣＡ１２ａ〜１２ｄの制御回路、ＴＰＴＭ制御回路、ＷＬＴＭ制御回路、ＷＡＩＴ制御回路、合成回路、ＡＴＤ回路、ＣＬＫ制御回路、リフレッシュ制御回路、および、コンフィグレーション回路とともに、動作切り替え制御回路などが設けられている（いずれも図示していない）。

本実施形態において、複数のアドレスピン用の入力回路１５および複数のＤＱピン用の入力回路１６は、それぞれ、アドレスピンＡ０〜Ａ２３に対応するように、図示のような順番で配置されている。つまり、複数のアドレスピン用の入力回路１５の配置の順番および複数のＤＱピン用の入力回路１６の配置の順番は、複数のアドレスパッド１３の配置の順番に一致されている。そして、複数のアドレスピン用の入力回路１５および複数のＤＱピン用の入力回路１６は、それぞれ、共有するＡ／ＤＱ制御回路（たとえば、ＮＡＮＤ回路）１７の各入力端に接続されている（図中には、以下での説明を容易にするために、２つのＡ／ＤＱ制御回路１７を例示している）。Ａ／ＤＱ制御回路１７の出力端は、図示していない次段の制御回路に接続されている。

ここで、複数のアドレスピン用の入力回路１５と複数のＤＱピン用の入力回路１６とを、順番を揃えて配置するようにした場合の効果について説明する。なお、ここでは、理解を容易にするために、アドレスピンＡ０，Ａ１６およびＤＱピンＤＱ０，ＤＱ１６に着目して説明する。

図２は、複数のアドレスピン用の入力回路１５をアドレスピンＡ０〜Ａ２３と同じ順番となるように配置し、複数のＤＱピン用の入力回路１６をＤＱピンＤＱ０〜ＤＱ３１と同じ順番となるように配置するようにした場合の例である。このような配置とした場合、アドレスピンＡ０およびＤＱピンＤＱ０に対応する入力回路１５（Ａ０’），１６（ＤＱ０’）は互いに隣り合うため、Ａ／ＤＱ制御回路１７への入力信号（ノード）ｎａ０，ｎｄ０に同じような配線遅延をもたせることが可能となる。

ところが、アドレスピンＡ１６およびＤＱピンＤＱ１６に対応する入力回路１５（Ａ１６’），１６（ＤＱ１６’）は隣り合わず、Ａ／ＤＱ制御回路１７までの距離（配線長）が異なるため、Ａ／ＤＱ制御回路１７への入力信号（ノード）ｎａ１６，ｎｄ１６に同じような配線遅延をもたせることができない（ｎａ１６≪ｎｄ１６）。このような配線時定数の違いは、ノードｎａ１６，ｎｄ１６を駆動する回路（Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ）のトランジスタの寸法を異ならせる結果となり、入力回路１５（Ａ１６’），１６（ＤＱ１６’）として、同じ構成の回路を使用することを困難にする。

この問題は他の入力回路１５，１６でも同様に起こる。つまり、隣り合う入力回路１５，１６で同じ回路を使用できない場合、大型の出力ドライバは不要になるものの、Ａ／ＤＱ制御回路１７の出力タイミングにスキューを発生させることになる。よって、たとえば図１に示したように、複数のアドレスピン用の入力回路１５および複数のＤＱピン用の入力回路１６の配置の順番を揃えるようにした場合においては、すべての入力回路１５，１６で同じ回路を使用でき、スキューの抑制とともに、構成（設計）の大幅な簡素化が可能となる。

図３は、上記した入力回路１５（Ａ０’〜Ａ２３’），１６（ＤＱ０’〜ＤＱ２３’）の構成例を示すものである。ここでは、隣り合う１組の入力回路１５，１６を取り出して示している。

本実施形態の場合、入力回路１５，１６は、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａの前段に切り替え信号ＡＤＱＭＵＸが入力されるＮＡＮＤ回路１５ｂ，１６ｂが設けられるとともに、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａの各出力がＡ／ＤＱ制御回路１７に供給される構成となっている。すなわち、入力回路１５，１６は、たとえば、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａ、ＮＡＮＤ回路１５ｂ，１６ｂ、および、ＮＯＴ回路１５ｃを有している。

Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作またはＡ／ＤＱ Ｍｕｘ動作の切り替えに応じて、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａを切り替えるための切り替え信号ＡＤＱＭＵＸは、ＮＡＮＤ回路１６ｂの一方の入力端、および、ＮＯＴ回路１５ｃを介して、ＮＡＮＤ回路１５ｂの一方の入力端に供給される。ＮＡＮＤ回路１５ｂ，１６ｂの他方の入力端には、それぞれ電源電圧ＶＣＣが供給されている。

ＮＡＮＤ回路１５ｂの出力は、コントロール信号ＣＴＲＬ１となって、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａに与えられる。このＩｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａには、また、アドレスパッド１３からのアドレス情報Ａｄｄｒｅｓｓが与えられる（Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作時）。一方、ＮＡＮＤ回路１６ｂの出力は、コントロール信号ＣＴＲＬ２となって、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａに与えられる。このＩｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａには、また、ＤＱパッド１４からのアドレス情報ＡｄｄｒｅｓｓまたはデータＤＱが与えられる（Ａ／ＤＱ Ｍｕｘ動作時）。そして、これらＩｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａの各出力（ＯＵＴ１，ＯＵＴ２）が、Ａ／ＤＱ制御回路１７への入力信号となる。

図４は、上記したＩｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａの構成例を示すものである。たとえば、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａは、それぞれ、３つのｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３と、３つのｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とを有して構成されている。

すなわち、ＮＡＮＤ回路１５ｂの出力であるコントロール信号ＣＴＲＬ１またはＮＡＮＤ回路１６ｂの出力であるコントロール信号ＣＴＲＬ２は、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１の各ゲートに供給される。アドレス情報ＡｄｄｒｅｓｓまたはデータＤＱは、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の各ゲートに供給される。ｐＭＯＳトランジスタＰ２のソースは、ｐＭＯＳトランジスタＰ１のドレインに接続されている。ｐＭＯＳトランジスタＰ２のドレインは、ｎＭＯＳトランジスタＮ２のドレイン、ｎＭＯＳトランジスタＮ１のドレイン（ノードＡ）、ｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ３の各ゲートに、それぞれ接続されている。

ｐＭＯＳトランジスタＰ３のドレインは、ｎＭＯＳトランジスタＮ３のドレインに接続され、この接続点より、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａ，１６ａの各出力（ＯＵＴ１またはＯＵＴ２）が取り出される。なお、ｐＭＯＳトランジスタＰ１，Ｐ３の各ソースには電源電圧ＶＣＣが与えられ、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３の各ソースは接地されている。

上記のような構成においては、切り替え信号ＡＤＱＭＵＸがハイ（“Ｈ”）レベル状態のときに、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａの出力ＯＵＴ２が有効となり、切り替え信号ＡＤＱＭＵＸがロウ（“Ｌ”）レベル状態のときに、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａの出力ＯＵＴ１が有効となる。

すなわち、切り替え信号ＡＤＱＭＵＸが“Ｈ”レベル状態のとき、ＮＡＮＤ回路１５ｂからのコントロール信号ＣＴＲＬ１が“Ｈ”レベル状態となり、ＮＡＮＤ回路１６ｂからのコントロール信号ＣＴＲＬ２が“Ｌ”レベル状態となる。すると、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａのｐＭＯＳトランジスタＰ１がオフ、ｎＭＯＳトランジスタＮ１がオンとなり、ノードＡが“Ｌ”レベルとなる。これにより、ｐＭＯＳトランジスタＰ３がオンし、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａの出力ＯＵＴ１が“Ｈ”レベルとなる。これは、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａの入力であるアドレス情報Ａｄｄｒｅｓｓがいかなるレベルであっても受け付けない状態であって、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａが非活性状態であることを意味する。

また、コントロール信号ＣＴＲＬ２が“Ｌ”レベル状態の場合、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａのｐＭＯＳトランジスタＰ１がオン、ｎＭＯＳトランジスタＮ１がオフとなる。これにより、ｎＭＯＳトランジスタＮ３がオンし、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａの出力ＯＵＴ２が“Ｌ”レベルとなる。これは、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａの入力であるアドレス情報ＡｄｄｒｅｓｓまたはデータＤＱを受け付ける状態であって、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａが活性状態であることを意味する。

一方、切り替え信号ＡＤＱＭＵＸが“Ｌ”レベル状態の場合は、逆に、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａが活性状態、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａが非活性状態となる。つまり、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１５ａの入力であるアドレス情報Ａｄｄｒｅｓｓを受け付ける状態となり、Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ１６ａの入力であるアドレス情報ＡｄｄｒｅｓｓまたはデータＤＱを受け付けない状態となる。

次に、上記した構成の擬似ＳＲＡＭにかかる動作について簡単に説明する。たとえば、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作時には、切り替え信号ＡＤＱＭＵＸが“Ｌ”レベルとなる。これにより、所望のアドレスピンＡＯ〜Ａ２３より入力され、アドレスパッド１３を経て転送された、対応するアドレスピン用の入力回路１５からのアドレス情報Ａｄｄｒｅｓｓが、Ａ／ＤＱ制御回路１７を介して次段の制御回路へと送られる。

これに対し、Ａ／ＤＱ Ｍｕｘ動作時には、切り替え信号ＡＤＱＭＵＸが“Ｈ”レベルとなる。これにより、所望のＤＱピンＤＱＯ〜ＤＱ２３より入力され、ＤＱパッド１４を経て転送された、対応するＤＱピン用の入力回路１６からのアドレス情報Ａｄｄｒｅｓｓが、Ａ／ＤＱ制御回路１７を介して次段の制御回路へと送られる。

なお、所望のＤＱピンＤＱＯ〜ＤＱ２３より入力され、ＤＱパッド１４を経て転送されたデータＤＱは、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作時またはＡ／ＤＱ Ｍｕｘ動作時にかかわらず、対応するＤＱピン用の入力回路１６からＡ／ＤＱ制御回路１７を介して次段の制御回路へと送られる。

上記したように、複数のアドレスピン用の入力回路と複数のＤＱピン用の入力回路とを、チップの片側に集中的に配置するようにしている。すなわち、その他の制御回路が配置されるチップの、アドレスパッドから遠い側に、複数のＤＱピン用の入力回路に隣接（近接）させて、複数のアドレスピン用の入力回路を配置するようにしている。これにより、複数のアドレスピン用の入力回路からＡ／ＤＱ制御回路までの距離を短くできるため、複数のアドレスピン用の入力回路の出力ドライバを、大きなサイズで形成する必要がなくなる。したがって、複数のアドレスピン用の入力回路の小型化が可能となり、チップサイズの縮小化および消費電流の低下を実現できるものである。

特に、複数のＤＱピン用の入力回路および複数のアドレスピン用の入力回路の配置の順番を、複数のアドレスパッドの配置の順番に一致させることにより、すべての入力回路において、同じ構成の回路（Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ）を使用できるようになる。その結果、Ａ／ＤＱ制御回路の出力タイミングにおけるスキューの抑制とともに、構成の大幅な簡素化が可能となる。

しかも、同じ構成の回路を使用するようにした場合には、回路の向き（Ｐ向き／Ｑ向き）を揃えることが容易に可能となるため、リソグラフィ工程などでの特性のバラツキを簡単に改善できるようになるものである。

なお、上記した実施形態においては、複数のＤＱパッドと複数のＤＱピン用の入力回路とをつなぐ各配線の長さ、および、複数のアドレスパッドと複数のアドレスピン用の入力回路とをつなぐ各配線の長さについては特に規定していないが、各配線長がそれぞれ等しくなるように形成することが望ましい。

図５は、複数のＤＱパッド１４と複数のＤＱピン用の入力回路１６とをつなぐ各配線ＬＤＱ０’〜ＬＤＱ２３’の長さ、および、複数のアドレスパッド１３と複数のアドレスピン用の入力回路１５とをつなぐ各配線ＬＡ０’〜ＬＡ２３’の長さが、それぞれ等しくなるように形成した場合の例である。この場合、各配線ＬＤＱ０’〜ＬＤＱ２３’，ＬＡ０’〜ＬＡ２３’の、それぞれの配線層の長さが等しくなるように形成する。つまり、各配線ＬＤＱ０’〜ＬＤＱ２３’，ＬＡ０’〜ＬＡ２３’において、上層配線（図中に実線で示す部分）の配線長がそれぞれ同じ長さとなるように形成するとともに、下層配線（図中に破線で示す部分）の配線長がそれぞれ同じ長さとなるように形成する。

このような構成とした場合、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作時とＡ／ＤＱ Ｍｕｘ動作時とにおいて、複数のＤＱパッド１４から複数のＤＱピン用の入力回路１６までの各転送時間と、複数のアドレスパッド１３から複数のアドレスピン用の入力回路１５までの各転送時間とを、ほぼ均等化させることが可能となる。これにより、アドレス情報ＡｄｄｒｅｓｓおよびデータＤＱの、転送の時間差を解消できる。また、時間的な配線スキューがなくなるので、回路設計の簡略化が可能となる。

また、上記した実施形態においては、擬似ＳＲＡＭを例に説明したが、これに限らず、たとえばＡ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な、他の半導体記憶装置にも同様に適用できる。

また、チップの一端側にすべてのアドレスピンが配置され、他端側にすべてのＤＱピンが配置されてなる構成の半導体記憶装置に限定されるものでもない。

また、ＤＱピン、ＤＱパッドおよびＤＱピン用の入力回路に、それぞれ、データＤＱの出力機能を付加することも可能である。

さらに、アドレスピン用の入力回路に限らず、たとえば、コントロールピン用の入力回路を、その他の制御回路などとともにチップ下側に集中的に配置することも可能である。この場合、チップサイズおよび消費電流の問題に加えて、セットアップ時間およびホールド時間の制御が困難になるという問題をも解決できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、半導体記憶装置（擬似ＳＲＡＭ）の構成例を示す平面図。 アドレスピン用の入力回路とＤＱピン用の入力回路とを、順番を揃えて配置するようにした場合の効果について説明するために示す、擬似ＳＲＡＭの平面図。 図１の擬似ＳＲＡＭにおける、アドレスピン用の入力回路およびＤＱピン用の入力回路の構成例を示す回路図。 図１の擬似ＳＲＡＭにおける、アドレスピン用のＩｎｐｕｔ ＲｅｃｅｉｖｅｒおよびＤＱピン用のＩｎｐｕｔ Ｒｅｃｅｉｖｅｒの構成例を示す回路図。 擬似ＳＲＡＭの他の構成例を示す平面図。

符号の説明

１１…チップ、１２ａ〜１２ｄ…メモリセルアレイ、１３…アドレスパッド、１４…ＤＱパッド、１５…アドレスピン用の入力回路（Ａ０’〜Ａ２３’）、１５ａ…アドレスピン用のＩｎｐｕｔ Ｒｅｃｅｉｖｅｒ、１６…ＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）、１６ａ…ＤＱピン用のＩｎｐｕｔ Ｒｅｃｅｉｖｅｒ、１７…Ａ／ＤＱ制御回路、Ａ０〜Ａ２３…アドレスピン、ＤＱ０〜ＤＱ３１…ＤＱピン。

Claims (5)

1. チップ上に配置された、データを記憶するための複数のメモリセルを有するメモリセル部と、
   前記チップの一方の辺に沿って配置され、任意のメモリセルを選択するためのアドレス情報が入力される複数の第１の入力パッドと、
   前記チップの、前記一方の辺に対向する他方の辺に沿って配置された、前記アドレス情報または前記複数のメモリセルに書き込むためのデータが入力される複数の第２の入力パッドと、
   前記複数の第２の入力パッドの近傍に配置され、前記複数の第２の入力パッドより入力される前記データまたは前記アドレス情報を取り込むための複数の第１の入力回路と、
   前記複数の第１の入力回路に近接して配置され、前記複数の第１の入力パッドより入力される前記アドレス情報を取り込むための複数の第２の入力回路と、
   前記複数の第１の入力回路および前記複数の第２の入力回路の近傍に設けられ、動作モードに応じて、前記複数の第１の入力回路により取り込まれた前記アドレス情報、または、前記複数の第２の入力回路により取り込まれた前記アドレス情報のいずれかを選択する選択回路と
   を具備したことを特徴とする半導体記憶装置。
2. 前記複数の第１の入力回路の配置の順番および前記複数の第２の入力回路の配置の順番が、前記複数の第１の入力パッドの配置の順番に一致することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数の第１の入力回路および前記複数の第２の入力回路は、それぞれの回路構成が同じであることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記複数の第１の入力回路および前記複数の第２の入力回路は、それぞれの回路の向きが同じであることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記複数の第２の入力パッドと前記複数の第１の入力回路とをつなぐ各配線の長さ、および、前記複数の第１の入力パッドと前記複数の第２の入力回路とをつなぐ各配線の長さが等しいことを特徴とする請求項１に記載の半導体記憶装置。

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