JPWO2003102958A1 - 半導体集積回路 - Google Patents
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Abstract
第２メモリブロックの第２メモリセルの面積は、第１メモリブロックの第１メモリセルの面積の２のａ乗倍（ａは正の整数）である。第１および第２メモリセルのサイズを所定の比率にすることで、第１メモリブロックと第２メモリブロックとの大きさを容易に揃えることができる。このため、複数の第１および第２メモリブロックの周囲に配置されるデコーダ等の周辺回路を容易に揃えて配置できる。また、周辺回路に接続される信号線の配線が容易になる。この結果、半導体集積回路のレイアウト設計効率を向上できる。すなわち、複数種のメモリブロックを半導体集積回路に効率よく形成できる。レイアウトが単純になるため、半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
Description
技術分野
本発明は、複数種の半導体メモリを１つのチップ上に搭載する半導体集積回路のレイアウト技術に関する。
背景技術
携帯電話等の携帯機器には、フラッシュメモリ、ダイナミックＲＡＭ（以下、ＤＲＡＭとも称す）、スタティックＲＡＭ（以下ＳＲＡＭとも称す）等の複数種の半導体メモリが搭載されている。近時、携帯機器のさらなる小型化の要求に伴い、複数種の半導体メモリを１つのパッケージに搭載したマルチ・チップ・パッケージが開発されている。また、複数の半導体メモリを１つのチップ上に形成する技術も開発されている。
複数の半導体メモリを１つのチップ上に形成する技術は、例えば、特開平８−１８５６９５号公報、特開平１１−８６５６４号公報、特開２０００−２４３０７８号公報、特開２０００−２２３５８９号公報等に開示されている。
特開平８−１８５６９５号公報には、ＤＲＡＭコアおよびＳＲＡＭコアのワード線を共通にし、ＤＲＡＭコアおよびＳＲＡＭコアを同時に動作させる技術が開示されている。
特開平１１−８６５６４号公報および特開２０００−２４３０７８号公報には、ＤＲＡＭアレイおよびＳＲＡＭアレイ間でデータを双方向転送する技術が開示されている。
特開２０００−２２３５８９号公報には、異種のＤＲＡＭアレイを、ビット線のピッチまたはワード線のピッチを等しくすることで１つのチップ上に形成する技術が開示されている。
しかし、従来の技術では、異種の半導体メモリを混載するためにメモリセルのレイアウトを工夫することは、特になされていない。例えば、特開平８−１８５６９５号公報および特開平１１−８６５６４号公報では、既存のＤＲＡＭのメモリセルおよび既存のＳＲＡＭのメモリセルを利用して半導体集積回路が形成されている。このため、メモリセルアレイおよびその周囲のレイアウト設計（フロアプラン）は、手作業となり、開発期間、開発コストが増加するという問題があった。特に、メモリ容量の異なる複数の半導体集積回路を開発する場合に、開発期間は大幅に増加する。
特開２０００−２２３５８９号公報では、半導体集積回路は、２Ｔｒ１Ｃ型メモリセルおよび１Ｔｒ１Ｃ型メモリセルを使用して形成されている。２Ｔｒ１Ｃ型メモリセルは、２つの１Ｔｒ１Ｃ型メモリセルのストレージノードを配線により互いに接続することで形成されている。すなわち、両メモリセルのセルトランジスタおよびキャパシタの基本構造は同じであり、ビット線またはワード線のピッチは、レイアウトを特に工夫しなくても揃う。
発明の開示
本発明の目的は、複数種の半導体メモリを半導体集積回路に効率よく形成することにある。
本発明の半導体集積回路の一形態では、第１メモリセルを有する第１メモリブロックと、第１メモリセルと異種の第２メモリセルを有する第２メモリブロックとは、独立に動作する。第２メモリセルの面積は、第１メモリセルの面積の２のａ乗倍（ａは正の整数）である。例えば、第２メモリセルの縦サイズは、第１メモリセルの縦サイズの２のｂ乗倍（ｂは正の整数）である。第２メモリセルの横サイズは、第１メモリセルの横サイズの２のｃ乗倍（ｃは正の整数）である。例えば、第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、第２メモリセルは、スタティックＲＡＭのメモリセルである。
第１および第２メモリセルのサイズを所定の比率にすることで、第１メモリブロックと第２メモリブロックとの大きさを容易に揃えることができる。このため、複数の第１および第２メモリブロックの周囲に配置されるデコーダ等の周辺回路を容易に揃えて配置できる。また、周辺回路に接続される信号線の配線が容易になる。この結果、半導体集積回路のレイアウト設計効率を向上できる。すなわち、複数種のメモリブロックを半導体集積回路に効率よく形成できる。レイアウトが単純になるため、半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックは、第１メモリセルに接続された第１ビット線および第１ワード線を有している。第２メモリブロックは、第２メモリセルに接続された第２ビット線および第２ワード線を有している。第１および第２ビット線の配線方向は同じであり、第１および第２ワード線の配線方向は同じである。異種のメモリブロックのビット線の配線方向を揃え、ワード線の配線方向を揃えることで、両メモリブロックの周囲の同じ側に、同じ種類の周辺回路（デコーダ、アンプ等）を容易に配置できる。この結果、レイアウト設計が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ビット線方向の長さと、第２メモリブロックの第２ビット線方向の長さとは等しい。例えば、第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、第２メモリセルは、スタティックＲＡＭのメモリセルである。第１メモリブロックは、第１ビット線上のデータ信号を増幅するセンスアンプ列を含む。第２メモリブロックは、冗長メモリセル列および半導体基板に形成されたウエル領域を電源線に接続するための接続領域を含む。
この形態では、複数の第１および第２メモリブロックを、ビット線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのビット線の端側に、周辺回路を一列に揃えて配置できる。この結果、コラムデコーダまたはアンプ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ワード線方向の長さと、第２メモリブロックの第２ワード線方向の長さとは、等しい。このため、複数の第１および第２メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１アンプ列は、第１メモリブロックの一端に形成され、第１ビット線にデータ信号を入出力する。第２アンプ列は、第２メモリブロックの一端に形成され、第２ビット線にデータ信号を入出力する。第１および第２ビット線の配線方向を揃えることで、第１および第２アンプ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２アンプ列に接続されるデータバス線等の信号線を容易に共通にできる。すなわち、共通データバス線は、第１および第２アンプ列上にこれ等アンプ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１コラムデコーダ列は、第１メモリブロックの一端に形成され、コラムアドレス信号に応じて第１ビット線のいずれかを選択する。第２コラムデコーダ列は、第２メモリブロックの一端に形成され、コラムアドレス信号に応じて第２ビット線のいずれかを選択する。第１および第２ビット線の配線方向を揃えることで、第１および第２コラムデコーダ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２コラムデコーダ列に接続されるコラムアドレス信号等の信号線を容易に共通にできる。すなわち、共通コラムアドレス信号線は、第１および第２コラムデコーダ列上にこれ等コラムデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１ワードデコーダ列は、第１メモリブロックの一端に形成され、ロウアドレス信号に応じて第１ワード線のいずれかを選択する。第２ワードデコーダ列は、第２メモリブロックの一端に形成され、ロウアドレス信号に応じて第２ワード線のいずれかを選択する。第１および第２ワード線の配線方向を揃えることで、第１および第２ワードデコーダ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２ワードデコーダ列に接続されるロウアドレス信号等の信号線を容易に共通にできる。すなわち、共通ロウアドレス信号線は、第１および第２ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
発明を実施するための最良の形態
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。信号名の頭に付した”／”は、負論理を示している。信号線の端の二重丸は、外部端子を示している。説明を分かりやすくするため、例えば、”チップイネーブル信号ＣＥ２”を”ＣＥ２信号”、”ライトイネーブル信号／ＷＥ”を”／ＷＥ信号”というように、各信号名を略すことがある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、２つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と２つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。この実施形態では、ＤＲＡＭブロックとＳＲＡＭブロックとは、同じ大きさに形成されている。システムメモリは、例えば、携帯電話に搭載される。ＤＲＡＭは、ワーク用として使用される。ＳＲＡＭは、バックアップ用として使用される。例えば、携帯電話において、通常の電源オフ時に、ＤＲＡＭに記憶されている作業中のデータは、システムメモリとともにパッケージに実装されているフラッシュメモリに書き込まれる。フラッシュメモリの書き込み時間は他のメモリに比べて長い。このため、携帯電話のバッテリーの容量不足あるいは携帯電話が地面に落下してバッテリーが外れた場合、ＤＲＡＭ内のデータをフラッシュメモリに書き込んでいる時間がない。このとき、データが消失することを防止するため、これらデータは、ＳＲＡＭに一時的にバックアップされる。
システムメモリは、電源制御回路１０、タイミング制御回路１２、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６、入出力データバッファ１８、入力データ制御回路２０、出力データ制御回路２２、センススイッチ２４およびＤＲＡＭブロックとＳＲＡＭブロックとを含むメモリコア２６を有している。システムメモリの外部端子は、ＤＲＡＭブロックおよびＳＲＡＭブロックに共通に使用される。ＤＲＡＭブロックとＳＲＡＭブロックとは、上位アドレスにより区別される。
電源制御回路１０は、外部端子に低レベルのチップイネーブル信号ＣＥ２が供給されたとき、タイミング制御回路１２、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６および入出力データバッファ１８を非活性化するための制御信号を出力する。すなわち、システムメモリは、低レベルのチップイネーブル信号ＣＥ２を受けたときに、低消費電力モードに移行する。
タイミング制御回路１２は、外部端子および論理ゲートを介して供給されるチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、ロウアーバイト信号／ＬＢ、アッパーバイト信号／ＵＢおよびアウトプットイネーブル信号／ＯＥに応じて、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６、入力データ制御回路２０および出力データ制御回路２２を動作させるためのタイミング信号を出力する。システムメモリをアクセスするコントローラは、例えば、書き込み動作を実行するときＣＥ２信号、／ＯＥ信号を高レベルに変化させ、／ＣＥ１信号、／ＷＥ信号を低レベルに変化させる。
ロウアドレスバッファ／ラッチ１４は、外部端子を介してアドレス信号ＡＤＤを受信し、受信したアドレスをロウアドレス信号線ＲＡＤＤに出力する。コラムアドレスバッファ／ラッチ１６は、外部端子を介してアドレス信号ＡＤＤを受信し、受信したアドレスをコラムアドレス信号線ＣＡＤＤに出力する。
入出力データバッファ１８は、書き込み動作時に外部端子を介して受信する８ビットのデータ信号ＤＱ（書き込みデータ）を入力データ制御回路２０に出力する。入出力データバッファ１８は、読み出し動作時に出力データ制御回路２２から出力されるデータ信号ＤＱ（読み出しデータ）を外部端子に出力する。
入力データ制御回路２０は、書き込みデータをセンススイッチ２４を介して共通データバス線ＣＤＢに出力する。出力データ制御回路２２は、センススイッチ２４を介して共通データバス線ＣＤＢから伝達される読み出しデータを受信する。
メモリコア２６は、ＤＲＡＭブロックに対応して第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１を有している。メモリコア２６は、ＳＲＡＭブロックに対応して第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２を有している。第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１は、ＤＲＡＭブロックの外周の三辺にそれぞれ配置されている。第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２は、ＳＲＡＭブロックの外周の三辺にそれぞれ配置されている。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２には、複数のコラムデコーダ（図示せず）が図の横方向に沿って形成されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２には、複数のワードデコーダ（図示せず）が図の縦方向に沿って形成されている。第１アンプ列ＡＭＰ１には、複数のセンスバッファ（図示せず）が図の横方向に沿って形成されている。第２アンプ列ＡＭＰ２には、複数のセンスアンプ（図示せず）が図の横方向に沿って形成されている。ＤＲＡＭブロックでは、メモリセルからの読み出しデータは、ＤＲＡＭブロック内のセンスアンプで増幅された後、さらに第１アンプ列ＡＭＰ１内のセンスバッファで増幅される。ＳＲＡＭブロックでは、メモリセルからの読み出しデータは、第２アンプ列ＡＭＰ２内のセンスアンプで増幅される。
ＤＲＡＭブロックおよびＳＲＡＭブロックは、図の横方向に沿って一列に配置されている。第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、同じ大きさに形成されており、図の横方向に一列に配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、同じ大きさに形成されており、図の縦方向に沿って配置されている。第１および第２アンプ列ＡＭＰ１、ＡＭＰ２は、同じ大きさに形成されており、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に対向する位置に図の横方向に一列に配置されている。
図２は、図１に示したメモリコア２６の詳細を示している。図中、太い実線の配線は、第１金属配線層の配線を示し、太い破線の配線は、第２金属配線層の配線を示している。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上には、コラムアドレス信号を伝達するコラムアドレス信号線ＣＡＤＤが図の横方向に沿って配線されている。すなわち、コラムアドレス信号線ＣＡＤＤは、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線されている。コラムアドレス信号線ＣＡＤＤは、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続されており、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に共通のコラムアドレス信号線ＣＡＤＤとして使用される。第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、共通コラムアドレス信号線ＣＡＤＤを介して伝達されるコラムアドレス信号を受信し、コラムアドレス信号に応じて所定のビット線ＢＬ１（またはＢＬ２）を選択する。
第１および第２アンプ列ＡＭＰ１、ＡＭＰ２上には、データ信号ＤＱを伝達する共通データバス線ＣＤＢが図の横方向に沿って配線されている。すなわち、共通データバス線ＣＤＢは、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２の配列方向に沿って配線されている。共通データバス線ＣＤＢは、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２に接続されている。そして、共通データバス線ＣＤＢは、コラムスイッチにより選択されたビット線ＢＬ１（またはＢＬ２）に接続され、データ信号ＤＱを伝達する。
各第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２上には、ロウアドレス信号を伝達するロウアドレス信号線ＲＡＤＤが図の縦方向に沿って配線されている。ロウアドレス信号線ＲＡＤＤは、ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２にそれぞれ接続されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、ロウアドレス信号線ＲＡＤＤを介して伝達されるロウアドレス信号ＲＡＤＤを受信し、ロウアドレス信号に応じて所定のワード線ＷＬ１（またはＷＬ２）を選択する。
各ＤＲＡＭブロックには、図の横方向に沿って複数の第１ワード線ＷＬ１が配線され、図の縦方向に沿って複数の第１ビット線ＢＬ１が配線されている。各ＳＲＡＭブロックには、図の横方向に沿って複数の第２ワード線ＷＬ２が配線され、図の縦方向に沿って複数の第２ビット線ＢＬ２が配線されている。
この実施形態では、上述したように、ＤＲＡＭブロックとＳＲＡＭブロックとは同じ大きさである。すなわち、ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さとＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さは同じである。同様に、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
図３は、ＤＲＡＭブロックおよびＳＲＡＭブロックの詳細を示している。
ＤＲＡＭブロックは、８つのセルアレイＤＡＬＹと、これ等セルアレイＤＡＬＹの両側に配置された９つのセンスアンプ列ＳＡを有している。各セルアレイＤＡＬＹには、５１２本の第１ワード線ＷＬ１と２０４８本の第１ビット線ＢＬ１が配線されている。各セルアレイＤＡＬＹは、１Ｍビットの記憶容量を有している。各センスアンプ列ＳＡは、第１ビット線ＢＬ１にそれぞれ接続された複数のセンスアンプ（図示せず）を有している。セルアレイＤＡＬＹの間のセンスアンプ列は、両セルアレイＤＡＬＹにより共有される。第１ビット線ＢＬ１は、セルアレイＤＡＬＹ毎に配線されている。セルアレイＤＡＬＹの第１ビット線ＢＬ１と第１アンプ列ＡＭＰ１とは、図の縦方向に配線されるグローバルビット線（図示せず）を介して接続される。
ＳＲＡＭブロックは、９つのセルアレイＳＡＬＹと、これ等セルアレイＳＡＬＹの両側に形成された９つの周辺領域ＰＲを有している。各セルアレイＳＡＬＹには、６４本の第２ワード線ＷＬ２と５１２本の第２ビット線ＢＬ２が配線されている。各セルアレイＳＡＬＹは、３２ｋビットの記憶容量を有している。各周辺領域ＰＲには、不良のセルアレイＳＡＬＹを救済するための冗長メモリセル列および半導体基板のｐ形ウエル領域およびｎ形ウエル領域をそれぞれ電源線に接続するためのコンタクトホール（接続領域）が形成されている。
セルアレイＤＡＬＹ、ＳＡＬＹのビット線方向の長さは、同一にされている。また、センスアンプ列ＳＡおよび周辺領域ＰＲのビット線方向の長さは、同一にされている。このため、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線方向の長さは同じになる。したがって、図２に示したように、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を一列に配置でき、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２を１列に配置できる。この結果、コラムアドレス信号線ＣＡＤＤおよび共通データバス線ＣＤＢを一方向に真っ直ぐに配線できる。フロアプラン（レイアウト設計）は、容易になり、レイアウトサイズは小さくなる。すなわち、システムメモリのチップサイズを小さくできる。
図４は、ＤＲＡＭブロックのセルアレイＤＡＬＹに形成される第１メモリセルＭＣ１と、ＳＲＡＭブロックのセルアレイＳＡＬＹに形成される第２メモリセルＭＣ２の大きさを示している。ここで、記号”Ｆ”は、配線幅の最小ピッチを示している。
第１メモリセルＭＣ１は、縦サイズ２Ｆ、横サイズ４Ｆで形成されている。第２メモリセルＭＣ２は、縦サイズ、横サイズとも１６Ｆで形成されている。すなわち、第２メモリセルＭＣ２の縦サイズおよび横サイズは、第１メモリセルＭＣ１の縦サイズおよび横サイズのそれぞれ４倍、８倍である。第２メモリセルＭＣ２の面積は、第１メモリセルＭＣ１の面積の３２倍である。
このように、第２メモリセルＭＣ２の縦サイズ、横サイズ、面積を、それぞれ第１メモリセルＭＣ１の縦サイズ、横サイズ、面積の２のｎ乗倍に設計することとで、セルアレイＤＡＬＹ、ＳＡＬＹの大きさを容易に合わせることができる。この例では、第１メモリセルＭＣ１は、既存のＤＲＡＭのメモリセルを使用し、第２メモリセルＭＣ２は、第１メモリセルＭＣ１に合わせて設計されている。
以上、本実施形態では、第１および第２メモリセルＭＣ１、ＭＣ２の面積および縦サイズ、横サイズを所定の比率にしたので、ＤＲＡＭブロックとＳＲＡＭブロックの大きさを容易に揃えることができる。このため、ＤＲＡＭブロックとＳＲＡＭブロックを、両端を揃えて一列に配置でき、ＤＲＡＭブロックとＳＲＡＭブロックの周囲に配置されるコラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰ１、ＡＭＰ２を容易に揃えて配置できる。
ＤＲＡＭブロックとＳＲＡＭブロックにおいて、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃え、第１および第２ワード線ＷＬ１、ＷＬ２の配線方向を揃えた。このため、ＤＲＡＭブロックとＳＲＡＭブロックの周囲の同じ側に、同じ種類の周辺回路（ＣＤＥＣ１、ＣＤＥＣ２等）を容易に配置できる。
ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さと、ＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さとを等しくした。このため、複数のＤＲＡＭブロックおよびＳＲＡＭブロックを、ビット線ＢＬ１、ＢＬ２方向に突出することなく並べることができる。したがって、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線ＢＬ１、ＢＬ２の端側に、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を揃えて配置できる。あるいは、アンプ列ＡＭＰ１、ＡＭＰ２を揃えて配置できる。この結果、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続される共通コラムアドレス信号線ＣＡＤＤを容易に配線できる。
ＤＲＡＭブロックとＳＲＡＭブロックにおいて、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃えた。このため、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２を、同一方向に沿って一列に配置できる。このため、共通データバス線ＣＤＢを、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２上にこれ等アンプ列ＡＭＰ１、ＡＭＰ２の配列方向に沿って配線できる。この結果、共通データバス線ＣＤＢの配線領域を最小限にできる。
同様に、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃えることで、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を、同一方向に沿って一列に配置できる。このため、共通コラムアドレス信号線ＣＡＤＤを、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上にこれ等コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線できる。この結果、共通コラムアドレス信号線ＣＡＤＤの配線領域を最小限にできる。
この結果、システムメモリのレイアウト設計効率を向上でき、システムメモリのチップサイズを小さくできる。すなわち、ＤＲＡＭブロックとＳＲＡＭブロックを半導体集積回路に効率よく搭載できる。半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ａが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
ロウアドレスバッファ／ラッチ１４Ａは、第１の実施形態より２ビット多いロウアドレス信号をロウアドレス信号線ＲＡＤＤに出力する。
メモリコア２６Ａは、図の横方向に一列に配置された４つのＳＲＡＭブロックと、横方向に一列に配置された４つのＤＲＡＭブロックとを４段重ねて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。すなわち、第１の実施形態の図２で説明したように、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
第１コラムデコーダ列ＣＤＥＣ１は、図の縦方向に並ぶＤＲＡＭブロックの間に配置され、これ等ＤＲＡＭブロックに共通に使用される。第２コラムデコーダ列ＣＤＥＣ２は、ＳＲＡＭブロックの一端に配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に沿って、ＤＲＡＭブロックおよびＳＲＡＭブロックの脇に配置されている。
隣接するＳＲＡＭブロックとＤＲＡＭブロックとの間には、アンプ列ＡＭＰが配置されている。アンプ列ＡＭＰは、ＳＲＡＭブロックおよびＤＲＡＭブロックに共通に使用される。すなわち、アンプ列ＡＭＰは、第１の実施形態の第１および第２アンプＡＭＰ１、ＡＭＰ２として機能する。
ＤＲＡＭブロックおよびＳＲＡＭブロックの大きさが同じであるため、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰは、それぞれ図の横方向に一列に配置可能になる。また、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に一列に配置可能になる。この結果、共通コラムアドレス信号線ＣＡＤＤ、共通ロウアドレス信号線ＲＡＤＤおよび共通データバス線ＣＤＢは、メモリコア１６Ａ上を真っ直ぐに配線可能になる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ＤＲＡＭブロックおよびＳＲＡＭブロックを、第１および第２ワード線ＷＬ１、ＷＬ２の配線方向を揃えて配置したので、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２を、同一方向に沿って一列に配置できる。また、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さと、ＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さを等しくしたので、ＤＲＡＭブロックおよびＳＲＡＭブロックの外側に、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２を揃えて配置できる。したがって、ロウアドレス信号線ＲＡＤＤを第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２上にこれ等ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２の配列方向に沿って配線できる。この結果、ロウアドレス信号線ＲＡＤＤの配線領域を最小限にできる。
図６は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ｂが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
メモリコア２６Ｂは、図の縦方向に一列に配置された４つのＳＲＡＭブロックと、縦方向に一列に配置された４つのＤＲＡＭブロックとを４段並べて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、図の横方向に沿って配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、それぞれ図の縦方向に沿って配置されている。第１および第２アンプ列ＡＭＰ１、ＡＭＰ２は、図の横方向に沿って配置されている。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、第２メモリセルＭＣ２の面積を第１メモリセルＭＣ１の３２倍（２の５乗倍）にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２の４乗倍でもよい。
図７は、ＤＲＡＭブロックおよびＳＲＡＭブロックの最小レイアウト単位の一例を示している。第１および第２メモリセルＭＣ１、ＭＣ２の面積比を２のａ乗（ａは正の整数）にすることで、図に示すように、ＤＲＡＭブロックおよびＳＲＡＭブロックを同じ大きさに容易に形成できる。このため、コラムデコーダＣＤＥＣ１、ＣＤＥＣ２、ワードデコーダＷＤＥＣ１、ＷＤＥＣ２、およびアンプ列ＡＭＰ１、ＡＭＰ２を、ＤＲＡＭブロック、ＳＲＡＭブロックに対して相対的に同じ位置に配置できる。この結果、図に示した周辺回路を含むブロック単位を自在に組み合わせて、所定のメモリ容量を有するシステムメモリを容易に構築できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
産業上の利用の可能性
本発明の半導体集積回路では、第１および第２メモリセルのサイズを所定の比率にすることで、第１メモリブロックと第２メモリブロックとの大きさを容易に揃えることができる。このため、複数の第１および第２メモリブロックの周囲に配置されるデコーダ等の周辺回路を容易に揃えて配置できる。また、周辺回路に接続される信号線の配線が容易になる。この結果、半導体集積回路のレイアウト設計効率を向上できる。すなわち、複数種のメモリブロックを半導体集積回路に効率よく形成できる。レイアウトが単純になるため、半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
本発明の半導体集積回路では、異種のメモリブロックのビット線の配線方向を揃え、ワード線の配線方向を揃えることで、両メモリブロックの周囲の同じ側に、同じ種類の周辺回路（デコーダ、アンプ等）を容易に配置できる。この結果、レイアウト設計が容易になる。
本発明の半導体集積回路では、複数の第１および第２メモリブロックを、ビット線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのビット線の端側に、周辺回路を一列に揃えて配置できる。この結果、コラムデコーダまたはアンプ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路では、複数の第１および第２メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路では、共通データバス線は、第１および第２アンプ列上にこれ等アンプ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路では、第１および第２ビット線の配線方向を揃えることで、第１および第２コラムデコーダ列は、同一方向に沿って一列に配置可能になる。このため、共通コラムアドレス信号線は、第１および第２コラムデコーダ列上にこれ等コラムデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１および第２ワード線の配線方向を揃えることで、第１および第２ワードデコーダ列は、同一方向に沿って一列に配置可能になる。このため、共通ロウアドレス信号線は、第１および第２ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
【図面の簡単な説明】
図１は、本発明の半導体集積回路の第１の実施形態を示すブロック図である。
図２は、図１に示したメモリコアの詳細を示すレイアウト図である。
図３は、図１に示したＤＲＡＭブロックおよびＳＲＡＭブロックの詳細を示すレイアウト図である。
図４は、ＤＲＡＭブロックの第１メモリセルおよびＳＲＡＭブロックの第２メモリセルＭＣ２の大きさを示す説明図である。
図５は、本発明の半導体集積回路の第２の実施形態を示すブロック図である。
図６は、本発明の半導体集積回路の第３の実施形態を示すブロック図である。
図７は、ＤＲＡＭブロックおよびＳＲＡＭブロックの最小レイアウト単位の一例を示す説明図である。
本発明は、複数種の半導体メモリを１つのチップ上に搭載する半導体集積回路のレイアウト技術に関する。
背景技術
携帯電話等の携帯機器には、フラッシュメモリ、ダイナミックＲＡＭ（以下、ＤＲＡＭとも称す）、スタティックＲＡＭ（以下ＳＲＡＭとも称す）等の複数種の半導体メモリが搭載されている。近時、携帯機器のさらなる小型化の要求に伴い、複数種の半導体メモリを１つのパッケージに搭載したマルチ・チップ・パッケージが開発されている。また、複数の半導体メモリを１つのチップ上に形成する技術も開発されている。
複数の半導体メモリを１つのチップ上に形成する技術は、例えば、特開平８−１８５６９５号公報、特開平１１−８６５６４号公報、特開２０００−２４３０７８号公報、特開２０００−２２３５８９号公報等に開示されている。
特開平８−１８５６９５号公報には、ＤＲＡＭコアおよびＳＲＡＭコアのワード線を共通にし、ＤＲＡＭコアおよびＳＲＡＭコアを同時に動作させる技術が開示されている。
特開平１１−８６５６４号公報および特開２０００−２４３０７８号公報には、ＤＲＡＭアレイおよびＳＲＡＭアレイ間でデータを双方向転送する技術が開示されている。
特開２０００−２２３５８９号公報には、異種のＤＲＡＭアレイを、ビット線のピッチまたはワード線のピッチを等しくすることで１つのチップ上に形成する技術が開示されている。
しかし、従来の技術では、異種の半導体メモリを混載するためにメモリセルのレイアウトを工夫することは、特になされていない。例えば、特開平８−１８５６９５号公報および特開平１１−８６５６４号公報では、既存のＤＲＡＭのメモリセルおよび既存のＳＲＡＭのメモリセルを利用して半導体集積回路が形成されている。このため、メモリセルアレイおよびその周囲のレイアウト設計（フロアプラン）は、手作業となり、開発期間、開発コストが増加するという問題があった。特に、メモリ容量の異なる複数の半導体集積回路を開発する場合に、開発期間は大幅に増加する。
特開２０００−２２３５８９号公報では、半導体集積回路は、２Ｔｒ１Ｃ型メモリセルおよび１Ｔｒ１Ｃ型メモリセルを使用して形成されている。２Ｔｒ１Ｃ型メモリセルは、２つの１Ｔｒ１Ｃ型メモリセルのストレージノードを配線により互いに接続することで形成されている。すなわち、両メモリセルのセルトランジスタおよびキャパシタの基本構造は同じであり、ビット線またはワード線のピッチは、レイアウトを特に工夫しなくても揃う。
発明の開示
本発明の目的は、複数種の半導体メモリを半導体集積回路に効率よく形成することにある。
本発明の半導体集積回路の一形態では、第１メモリセルを有する第１メモリブロックと、第１メモリセルと異種の第２メモリセルを有する第２メモリブロックとは、独立に動作する。第２メモリセルの面積は、第１メモリセルの面積の２のａ乗倍（ａは正の整数）である。例えば、第２メモリセルの縦サイズは、第１メモリセルの縦サイズの２のｂ乗倍（ｂは正の整数）である。第２メモリセルの横サイズは、第１メモリセルの横サイズの２のｃ乗倍（ｃは正の整数）である。例えば、第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、第２メモリセルは、スタティックＲＡＭのメモリセルである。
第１および第２メモリセルのサイズを所定の比率にすることで、第１メモリブロックと第２メモリブロックとの大きさを容易に揃えることができる。このため、複数の第１および第２メモリブロックの周囲に配置されるデコーダ等の周辺回路を容易に揃えて配置できる。また、周辺回路に接続される信号線の配線が容易になる。この結果、半導体集積回路のレイアウト設計効率を向上できる。すなわち、複数種のメモリブロックを半導体集積回路に効率よく形成できる。レイアウトが単純になるため、半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックは、第１メモリセルに接続された第１ビット線および第１ワード線を有している。第２メモリブロックは、第２メモリセルに接続された第２ビット線および第２ワード線を有している。第１および第２ビット線の配線方向は同じであり、第１および第２ワード線の配線方向は同じである。異種のメモリブロックのビット線の配線方向を揃え、ワード線の配線方向を揃えることで、両メモリブロックの周囲の同じ側に、同じ種類の周辺回路（デコーダ、アンプ等）を容易に配置できる。この結果、レイアウト設計が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ビット線方向の長さと、第２メモリブロックの第２ビット線方向の長さとは等しい。例えば、第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、第２メモリセルは、スタティックＲＡＭのメモリセルである。第１メモリブロックは、第１ビット線上のデータ信号を増幅するセンスアンプ列を含む。第２メモリブロックは、冗長メモリセル列および半導体基板に形成されたウエル領域を電源線に接続するための接続領域を含む。
この形態では、複数の第１および第２メモリブロックを、ビット線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのビット線の端側に、周辺回路を一列に揃えて配置できる。この結果、コラムデコーダまたはアンプ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ワード線方向の長さと、第２メモリブロックの第２ワード線方向の長さとは、等しい。このため、複数の第１および第２メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１アンプ列は、第１メモリブロックの一端に形成され、第１ビット線にデータ信号を入出力する。第２アンプ列は、第２メモリブロックの一端に形成され、第２ビット線にデータ信号を入出力する。第１および第２ビット線の配線方向を揃えることで、第１および第２アンプ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２アンプ列に接続されるデータバス線等の信号線を容易に共通にできる。すなわち、共通データバス線は、第１および第２アンプ列上にこれ等アンプ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１コラムデコーダ列は、第１メモリブロックの一端に形成され、コラムアドレス信号に応じて第１ビット線のいずれかを選択する。第２コラムデコーダ列は、第２メモリブロックの一端に形成され、コラムアドレス信号に応じて第２ビット線のいずれかを選択する。第１および第２ビット線の配線方向を揃えることで、第１および第２コラムデコーダ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２コラムデコーダ列に接続されるコラムアドレス信号等の信号線を容易に共通にできる。すなわち、共通コラムアドレス信号線は、第１および第２コラムデコーダ列上にこれ等コラムデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１ワードデコーダ列は、第１メモリブロックの一端に形成され、ロウアドレス信号に応じて第１ワード線のいずれかを選択する。第２ワードデコーダ列は、第２メモリブロックの一端に形成され、ロウアドレス信号に応じて第２ワード線のいずれかを選択する。第１および第２ワード線の配線方向を揃えることで、第１および第２ワードデコーダ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２ワードデコーダ列に接続されるロウアドレス信号等の信号線を容易に共通にできる。すなわち、共通ロウアドレス信号線は、第１および第２ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
発明を実施するための最良の形態
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。信号名の頭に付した”／”は、負論理を示している。信号線の端の二重丸は、外部端子を示している。説明を分かりやすくするため、例えば、”チップイネーブル信号ＣＥ２”を”ＣＥ２信号”、”ライトイネーブル信号／ＷＥ”を”／ＷＥ信号”というように、各信号名を略すことがある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、２つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と２つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。この実施形態では、ＤＲＡＭブロックとＳＲＡＭブロックとは、同じ大きさに形成されている。システムメモリは、例えば、携帯電話に搭載される。ＤＲＡＭは、ワーク用として使用される。ＳＲＡＭは、バックアップ用として使用される。例えば、携帯電話において、通常の電源オフ時に、ＤＲＡＭに記憶されている作業中のデータは、システムメモリとともにパッケージに実装されているフラッシュメモリに書き込まれる。フラッシュメモリの書き込み時間は他のメモリに比べて長い。このため、携帯電話のバッテリーの容量不足あるいは携帯電話が地面に落下してバッテリーが外れた場合、ＤＲＡＭ内のデータをフラッシュメモリに書き込んでいる時間がない。このとき、データが消失することを防止するため、これらデータは、ＳＲＡＭに一時的にバックアップされる。
システムメモリは、電源制御回路１０、タイミング制御回路１２、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６、入出力データバッファ１８、入力データ制御回路２０、出力データ制御回路２２、センススイッチ２４およびＤＲＡＭブロックとＳＲＡＭブロックとを含むメモリコア２６を有している。システムメモリの外部端子は、ＤＲＡＭブロックおよびＳＲＡＭブロックに共通に使用される。ＤＲＡＭブロックとＳＲＡＭブロックとは、上位アドレスにより区別される。
電源制御回路１０は、外部端子に低レベルのチップイネーブル信号ＣＥ２が供給されたとき、タイミング制御回路１２、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６および入出力データバッファ１８を非活性化するための制御信号を出力する。すなわち、システムメモリは、低レベルのチップイネーブル信号ＣＥ２を受けたときに、低消費電力モードに移行する。
タイミング制御回路１２は、外部端子および論理ゲートを介して供給されるチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、ロウアーバイト信号／ＬＢ、アッパーバイト信号／ＵＢおよびアウトプットイネーブル信号／ＯＥに応じて、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６、入力データ制御回路２０および出力データ制御回路２２を動作させるためのタイミング信号を出力する。システムメモリをアクセスするコントローラは、例えば、書き込み動作を実行するときＣＥ２信号、／ＯＥ信号を高レベルに変化させ、／ＣＥ１信号、／ＷＥ信号を低レベルに変化させる。
ロウアドレスバッファ／ラッチ１４は、外部端子を介してアドレス信号ＡＤＤを受信し、受信したアドレスをロウアドレス信号線ＲＡＤＤに出力する。コラムアドレスバッファ／ラッチ１６は、外部端子を介してアドレス信号ＡＤＤを受信し、受信したアドレスをコラムアドレス信号線ＣＡＤＤに出力する。
入出力データバッファ１８は、書き込み動作時に外部端子を介して受信する８ビットのデータ信号ＤＱ（書き込みデータ）を入力データ制御回路２０に出力する。入出力データバッファ１８は、読み出し動作時に出力データ制御回路２２から出力されるデータ信号ＤＱ（読み出しデータ）を外部端子に出力する。
入力データ制御回路２０は、書き込みデータをセンススイッチ２４を介して共通データバス線ＣＤＢに出力する。出力データ制御回路２２は、センススイッチ２４を介して共通データバス線ＣＤＢから伝達される読み出しデータを受信する。
メモリコア２６は、ＤＲＡＭブロックに対応して第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１を有している。メモリコア２６は、ＳＲＡＭブロックに対応して第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２を有している。第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１は、ＤＲＡＭブロックの外周の三辺にそれぞれ配置されている。第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２は、ＳＲＡＭブロックの外周の三辺にそれぞれ配置されている。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２には、複数のコラムデコーダ（図示せず）が図の横方向に沿って形成されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２には、複数のワードデコーダ（図示せず）が図の縦方向に沿って形成されている。第１アンプ列ＡＭＰ１には、複数のセンスバッファ（図示せず）が図の横方向に沿って形成されている。第２アンプ列ＡＭＰ２には、複数のセンスアンプ（図示せず）が図の横方向に沿って形成されている。ＤＲＡＭブロックでは、メモリセルからの読み出しデータは、ＤＲＡＭブロック内のセンスアンプで増幅された後、さらに第１アンプ列ＡＭＰ１内のセンスバッファで増幅される。ＳＲＡＭブロックでは、メモリセルからの読み出しデータは、第２アンプ列ＡＭＰ２内のセンスアンプで増幅される。
ＤＲＡＭブロックおよびＳＲＡＭブロックは、図の横方向に沿って一列に配置されている。第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、同じ大きさに形成されており、図の横方向に一列に配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、同じ大きさに形成されており、図の縦方向に沿って配置されている。第１および第２アンプ列ＡＭＰ１、ＡＭＰ２は、同じ大きさに形成されており、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に対向する位置に図の横方向に一列に配置されている。
図２は、図１に示したメモリコア２６の詳細を示している。図中、太い実線の配線は、第１金属配線層の配線を示し、太い破線の配線は、第２金属配線層の配線を示している。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上には、コラムアドレス信号を伝達するコラムアドレス信号線ＣＡＤＤが図の横方向に沿って配線されている。すなわち、コラムアドレス信号線ＣＡＤＤは、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線されている。コラムアドレス信号線ＣＡＤＤは、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続されており、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に共通のコラムアドレス信号線ＣＡＤＤとして使用される。第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、共通コラムアドレス信号線ＣＡＤＤを介して伝達されるコラムアドレス信号を受信し、コラムアドレス信号に応じて所定のビット線ＢＬ１（またはＢＬ２）を選択する。
第１および第２アンプ列ＡＭＰ１、ＡＭＰ２上には、データ信号ＤＱを伝達する共通データバス線ＣＤＢが図の横方向に沿って配線されている。すなわち、共通データバス線ＣＤＢは、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２の配列方向に沿って配線されている。共通データバス線ＣＤＢは、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２に接続されている。そして、共通データバス線ＣＤＢは、コラムスイッチにより選択されたビット線ＢＬ１（またはＢＬ２）に接続され、データ信号ＤＱを伝達する。
各第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２上には、ロウアドレス信号を伝達するロウアドレス信号線ＲＡＤＤが図の縦方向に沿って配線されている。ロウアドレス信号線ＲＡＤＤは、ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２にそれぞれ接続されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、ロウアドレス信号線ＲＡＤＤを介して伝達されるロウアドレス信号ＲＡＤＤを受信し、ロウアドレス信号に応じて所定のワード線ＷＬ１（またはＷＬ２）を選択する。
各ＤＲＡＭブロックには、図の横方向に沿って複数の第１ワード線ＷＬ１が配線され、図の縦方向に沿って複数の第１ビット線ＢＬ１が配線されている。各ＳＲＡＭブロックには、図の横方向に沿って複数の第２ワード線ＷＬ２が配線され、図の縦方向に沿って複数の第２ビット線ＢＬ２が配線されている。
この実施形態では、上述したように、ＤＲＡＭブロックとＳＲＡＭブロックとは同じ大きさである。すなわち、ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さとＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さは同じである。同様に、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
図３は、ＤＲＡＭブロックおよびＳＲＡＭブロックの詳細を示している。
ＤＲＡＭブロックは、８つのセルアレイＤＡＬＹと、これ等セルアレイＤＡＬＹの両側に配置された９つのセンスアンプ列ＳＡを有している。各セルアレイＤＡＬＹには、５１２本の第１ワード線ＷＬ１と２０４８本の第１ビット線ＢＬ１が配線されている。各セルアレイＤＡＬＹは、１Ｍビットの記憶容量を有している。各センスアンプ列ＳＡは、第１ビット線ＢＬ１にそれぞれ接続された複数のセンスアンプ（図示せず）を有している。セルアレイＤＡＬＹの間のセンスアンプ列は、両セルアレイＤＡＬＹにより共有される。第１ビット線ＢＬ１は、セルアレイＤＡＬＹ毎に配線されている。セルアレイＤＡＬＹの第１ビット線ＢＬ１と第１アンプ列ＡＭＰ１とは、図の縦方向に配線されるグローバルビット線（図示せず）を介して接続される。
ＳＲＡＭブロックは、９つのセルアレイＳＡＬＹと、これ等セルアレイＳＡＬＹの両側に形成された９つの周辺領域ＰＲを有している。各セルアレイＳＡＬＹには、６４本の第２ワード線ＷＬ２と５１２本の第２ビット線ＢＬ２が配線されている。各セルアレイＳＡＬＹは、３２ｋビットの記憶容量を有している。各周辺領域ＰＲには、不良のセルアレイＳＡＬＹを救済するための冗長メモリセル列および半導体基板のｐ形ウエル領域およびｎ形ウエル領域をそれぞれ電源線に接続するためのコンタクトホール（接続領域）が形成されている。
セルアレイＤＡＬＹ、ＳＡＬＹのビット線方向の長さは、同一にされている。また、センスアンプ列ＳＡおよび周辺領域ＰＲのビット線方向の長さは、同一にされている。このため、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線方向の長さは同じになる。したがって、図２に示したように、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を一列に配置でき、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２を１列に配置できる。この結果、コラムアドレス信号線ＣＡＤＤおよび共通データバス線ＣＤＢを一方向に真っ直ぐに配線できる。フロアプラン（レイアウト設計）は、容易になり、レイアウトサイズは小さくなる。すなわち、システムメモリのチップサイズを小さくできる。
図４は、ＤＲＡＭブロックのセルアレイＤＡＬＹに形成される第１メモリセルＭＣ１と、ＳＲＡＭブロックのセルアレイＳＡＬＹに形成される第２メモリセルＭＣ２の大きさを示している。ここで、記号”Ｆ”は、配線幅の最小ピッチを示している。
第１メモリセルＭＣ１は、縦サイズ２Ｆ、横サイズ４Ｆで形成されている。第２メモリセルＭＣ２は、縦サイズ、横サイズとも１６Ｆで形成されている。すなわち、第２メモリセルＭＣ２の縦サイズおよび横サイズは、第１メモリセルＭＣ１の縦サイズおよび横サイズのそれぞれ４倍、８倍である。第２メモリセルＭＣ２の面積は、第１メモリセルＭＣ１の面積の３２倍である。
このように、第２メモリセルＭＣ２の縦サイズ、横サイズ、面積を、それぞれ第１メモリセルＭＣ１の縦サイズ、横サイズ、面積の２のｎ乗倍に設計することとで、セルアレイＤＡＬＹ、ＳＡＬＹの大きさを容易に合わせることができる。この例では、第１メモリセルＭＣ１は、既存のＤＲＡＭのメモリセルを使用し、第２メモリセルＭＣ２は、第１メモリセルＭＣ１に合わせて設計されている。
以上、本実施形態では、第１および第２メモリセルＭＣ１、ＭＣ２の面積および縦サイズ、横サイズを所定の比率にしたので、ＤＲＡＭブロックとＳＲＡＭブロックの大きさを容易に揃えることができる。このため、ＤＲＡＭブロックとＳＲＡＭブロックを、両端を揃えて一列に配置でき、ＤＲＡＭブロックとＳＲＡＭブロックの周囲に配置されるコラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰ１、ＡＭＰ２を容易に揃えて配置できる。
ＤＲＡＭブロックとＳＲＡＭブロックにおいて、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃え、第１および第２ワード線ＷＬ１、ＷＬ２の配線方向を揃えた。このため、ＤＲＡＭブロックとＳＲＡＭブロックの周囲の同じ側に、同じ種類の周辺回路（ＣＤＥＣ１、ＣＤＥＣ２等）を容易に配置できる。
ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さと、ＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さとを等しくした。このため、複数のＤＲＡＭブロックおよびＳＲＡＭブロックを、ビット線ＢＬ１、ＢＬ２方向に突出することなく並べることができる。したがって、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線ＢＬ１、ＢＬ２の端側に、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を揃えて配置できる。あるいは、アンプ列ＡＭＰ１、ＡＭＰ２を揃えて配置できる。この結果、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続される共通コラムアドレス信号線ＣＡＤＤを容易に配線できる。
ＤＲＡＭブロックとＳＲＡＭブロックにおいて、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃えた。このため、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２を、同一方向に沿って一列に配置できる。このため、共通データバス線ＣＤＢを、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２上にこれ等アンプ列ＡＭＰ１、ＡＭＰ２の配列方向に沿って配線できる。この結果、共通データバス線ＣＤＢの配線領域を最小限にできる。
同様に、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃えることで、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を、同一方向に沿って一列に配置できる。このため、共通コラムアドレス信号線ＣＡＤＤを、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上にこれ等コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線できる。この結果、共通コラムアドレス信号線ＣＡＤＤの配線領域を最小限にできる。
この結果、システムメモリのレイアウト設計効率を向上でき、システムメモリのチップサイズを小さくできる。すなわち、ＤＲＡＭブロックとＳＲＡＭブロックを半導体集積回路に効率よく搭載できる。半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ａが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
ロウアドレスバッファ／ラッチ１４Ａは、第１の実施形態より２ビット多いロウアドレス信号をロウアドレス信号線ＲＡＤＤに出力する。
メモリコア２６Ａは、図の横方向に一列に配置された４つのＳＲＡＭブロックと、横方向に一列に配置された４つのＤＲＡＭブロックとを４段重ねて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。すなわち、第１の実施形態の図２で説明したように、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
第１コラムデコーダ列ＣＤＥＣ１は、図の縦方向に並ぶＤＲＡＭブロックの間に配置され、これ等ＤＲＡＭブロックに共通に使用される。第２コラムデコーダ列ＣＤＥＣ２は、ＳＲＡＭブロックの一端に配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に沿って、ＤＲＡＭブロックおよびＳＲＡＭブロックの脇に配置されている。
隣接するＳＲＡＭブロックとＤＲＡＭブロックとの間には、アンプ列ＡＭＰが配置されている。アンプ列ＡＭＰは、ＳＲＡＭブロックおよびＤＲＡＭブロックに共通に使用される。すなわち、アンプ列ＡＭＰは、第１の実施形態の第１および第２アンプＡＭＰ１、ＡＭＰ２として機能する。
ＤＲＡＭブロックおよびＳＲＡＭブロックの大きさが同じであるため、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰは、それぞれ図の横方向に一列に配置可能になる。また、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に一列に配置可能になる。この結果、共通コラムアドレス信号線ＣＡＤＤ、共通ロウアドレス信号線ＲＡＤＤおよび共通データバス線ＣＤＢは、メモリコア１６Ａ上を真っ直ぐに配線可能になる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ＤＲＡＭブロックおよびＳＲＡＭブロックを、第１および第２ワード線ＷＬ１、ＷＬ２の配線方向を揃えて配置したので、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２を、同一方向に沿って一列に配置できる。また、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さと、ＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さを等しくしたので、ＤＲＡＭブロックおよびＳＲＡＭブロックの外側に、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２を揃えて配置できる。したがって、ロウアドレス信号線ＲＡＤＤを第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２上にこれ等ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２の配列方向に沿って配線できる。この結果、ロウアドレス信号線ＲＡＤＤの配線領域を最小限にできる。
図６は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ｂが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
メモリコア２６Ｂは、図の縦方向に一列に配置された４つのＳＲＡＭブロックと、縦方向に一列に配置された４つのＤＲＡＭブロックとを４段並べて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、図の横方向に沿って配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、それぞれ図の縦方向に沿って配置されている。第１および第２アンプ列ＡＭＰ１、ＡＭＰ２は、図の横方向に沿って配置されている。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、第２メモリセルＭＣ２の面積を第１メモリセルＭＣ１の３２倍（２の５乗倍）にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２の４乗倍でもよい。
図７は、ＤＲＡＭブロックおよびＳＲＡＭブロックの最小レイアウト単位の一例を示している。第１および第２メモリセルＭＣ１、ＭＣ２の面積比を２のａ乗（ａは正の整数）にすることで、図に示すように、ＤＲＡＭブロックおよびＳＲＡＭブロックを同じ大きさに容易に形成できる。このため、コラムデコーダＣＤＥＣ１、ＣＤＥＣ２、ワードデコーダＷＤＥＣ１、ＷＤＥＣ２、およびアンプ列ＡＭＰ１、ＡＭＰ２を、ＤＲＡＭブロック、ＳＲＡＭブロックに対して相対的に同じ位置に配置できる。この結果、図に示した周辺回路を含むブロック単位を自在に組み合わせて、所定のメモリ容量を有するシステムメモリを容易に構築できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
産業上の利用の可能性
本発明の半導体集積回路では、第１および第２メモリセルのサイズを所定の比率にすることで、第１メモリブロックと第２メモリブロックとの大きさを容易に揃えることができる。このため、複数の第１および第２メモリブロックの周囲に配置されるデコーダ等の周辺回路を容易に揃えて配置できる。また、周辺回路に接続される信号線の配線が容易になる。この結果、半導体集積回路のレイアウト設計効率を向上できる。すなわち、複数種のメモリブロックを半導体集積回路に効率よく形成できる。レイアウトが単純になるため、半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
本発明の半導体集積回路では、異種のメモリブロックのビット線の配線方向を揃え、ワード線の配線方向を揃えることで、両メモリブロックの周囲の同じ側に、同じ種類の周辺回路（デコーダ、アンプ等）を容易に配置できる。この結果、レイアウト設計が容易になる。
本発明の半導体集積回路では、複数の第１および第２メモリブロックを、ビット線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのビット線の端側に、周辺回路を一列に揃えて配置できる。この結果、コラムデコーダまたはアンプ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路では、複数の第１および第２メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路では、共通データバス線は、第１および第２アンプ列上にこれ等アンプ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路では、第１および第２ビット線の配線方向を揃えることで、第１および第２コラムデコーダ列は、同一方向に沿って一列に配置可能になる。このため、共通コラムアドレス信号線は、第１および第２コラムデコーダ列上にこれ等コラムデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１および第２ワード線の配線方向を揃えることで、第１および第２ワードデコーダ列は、同一方向に沿って一列に配置可能になる。このため、共通ロウアドレス信号線は、第１および第２ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
【図面の簡単な説明】
図１は、本発明の半導体集積回路の第１の実施形態を示すブロック図である。
図２は、図１に示したメモリコアの詳細を示すレイアウト図である。
図３は、図１に示したＤＲＡＭブロックおよびＳＲＡＭブロックの詳細を示すレイアウト図である。
図４は、ＤＲＡＭブロックの第１メモリセルおよびＳＲＡＭブロックの第２メモリセルＭＣ２の大きさを示す説明図である。
図５は、本発明の半導体集積回路の第２の実施形態を示すブロック図である。
図６は、本発明の半導体集積回路の第３の実施形態を示すブロック図である。
図７は、ＤＲＡＭブロックおよびＳＲＡＭブロックの最小レイアウト単位の一例を示す説明図である。
本発明は、複数種の半導体メモリを１つのチップ上に搭載する半導体集積回路のレイアウト技術に関する。
携帯電話等の携帯機器には、フラッシュメモリ、ダイナミックＲＡＭ（以下、ＤＲＡＭとも称す）、スタティックＲＡＭ（以下ＳＲＡＭとも称す）等の複数種の半導体メモリが搭載されている。近時、携帯機器のさらなる小型化の要求に伴い、複数種の半導体メモリを１つのパッケージに搭載したマルチ・チップ・パッケージが開発されている。また、複数の半導体メモリを１つのチップ上に形成する技術も開発されている。
複数の半導体メモリを１つのチップ上に形成する技術は、例えば、特開平８−１８５６９５号公報、特開平１１−８６５６４号公報、特開２０００−２４３０７８号公報、特開２０００−２２３５８９号公報等に開示されている。
特開平８−１８５６９５号公報
特開平１１−８６５６４号公報
特開２０００−２４３０７８号公報
特開２０００−２２３５８９号公報
特開平８−１８５６９５号公報には、ＤＲＡＭコアおよびＳＲＡＭコアのワード線を共通にし、ＤＲＡＭコアおよびＳＲＡＭコアを同時に動作させる技術が開示されている。
特開平１１−８６５６４号公報および特開２０００−２４３０７８号公報には、ＤＲＡＭアレイおよびＳＲＡＭアレイ間でデータを双方向転送する技術が開示されている。
特開２０００−２２３５８９号公報には、異種のＤＲＡＭアレイを、ビット線のピッチまたはワード線のピッチを等しくすることで１つのチップ上に形成する技術が開示されている。
特開平１１−８６５６４号公報および特開２０００−２４３０７８号公報には、ＤＲＡＭアレイおよびＳＲＡＭアレイ間でデータを双方向転送する技術が開示されている。
特開２０００−２２３５８９号公報には、異種のＤＲＡＭアレイを、ビット線のピッチまたはワード線のピッチを等しくすることで１つのチップ上に形成する技術が開示されている。
しかし、従来の技術では、異種の半導体メモリを混載するためにメモリセルのレイアウトを工夫することは、特になされていない。例えば、特開平８−１８５６９５号公報および特開平１１−８６５６４号公報では、既存のＤＲＡＭのメモリセルおよび既存のＳＲＡＭのメモリセルを利用して半導体集積回路が形成されている。このため、メモリセルアレイおよびその周囲のレイアウト設計（フロアプラン）は、手作業となり、開発期間、開発コストが増加するという問題があった。特に、メモリ容量の異なる複数の半導体集積回路を開発する場合に、開発期間は大幅に増加する。
特開２０００−２２３５８９号公報では、半導体集積回路は、２Ｔｒ１Ｃ型メモリセルおよび１Ｔｒ１Ｃ型メモリセルを使用して形成されている。２Ｔｒ１Ｃ型メモリセルは、２つの１Ｔｒ１Ｃ型メモリセルのストレージノードを配線により互いに接続することで形成されている。すなわち、両メモリセルのセルトランジスタおよびキャパシタの基本構造は同じであり、ビット線またはワード線のピッチは、レイアウトを特に工夫しなくても揃う。
本発明の目的は、複数種の半導体メモリを半導体集積回路に効率よく形成することにある。
本発明の半導体集積回路の一形態では、第１メモリセルを有する第１メモリブロックと、第１メモリセルと異種の第２メモリセルを有する第２メモリブロックとは、独立に動作する。第２メモリセルの面積は、第１メモリセルの面積の２のａ乗倍（ａは正の整数）である。例えば、第２メモリセルの縦サイズは、第１メモリセルの縦サイズの２のｂ乗倍（ｂは正の整数）である。第２メモリセルの横サイズは、第１メモリセルの横サイズの２のｃ乗倍（ｃは正の整数）である。例えば、第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、第２メモリセルは、スタティックＲＡＭのメモリセルである。
第１および第２メモリセルのサイズを所定の比率にすることで、第１メモリブロックと第２メモリブロックとの大きさを容易に揃えることができる。このため、複数の第１および第２メモリブロックの周囲に配置されるデコーダ等の周辺回路を容易に揃えて配置できる。また、周辺回路に接続される信号線の配線が容易になる。この結果、半導体集積回路のレイアウト設計効率を向上できる。すなわち、複数種のメモリブロックを半導体集積回路に効率よく形成できる。レイアウトが単純になるため、半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
また、第１メモリブロックは、第１メモリセルに接続された第１ビット線および第１ワード線を有している。第２メモリブロックは、第２メモリセルに接続された第２ビット線および第２ワード線を有している。第１および第２ビット線の配線方向は同じであり、第１および第２ワード線の配線方向は同じである。異種のメモリブロックのビット線の配線方向を揃え、ワード線の配線方向を揃えることで、両メモリブロックの周囲の同じ側に、同じ種類の周辺回路（デコーダ、アンプ等）を容易に配置できる。この結果、レイアウト設計が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ビット線方向の長さと、第２メモリブロックの第２ビット線方向の長さとは等しい。例えば、第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、第２メモリセルは、スタティックＲＡＭのメモリセルである。第１メモリブロックは、第１ビット線上のデータ信号を増幅するセンスアンプ列を含む。第２メモリブロックは、冗長メモリセル列および半導体基板に形成されたウエル領域を電源線に接続するための接続領域を含む。
この形態では、複数の第１および第２メモリブロックを、ビット線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのビット線の端側に、周辺回路を一列に揃えて配置できる。この結果、コラムデコーダまたはアンプ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ワード線方向の長さと、第２メモリブロックの第２ワード線方向の長さとは、等しい。このため、複数の第１および第２メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１メモリブロックの第１ワード線方向の長さと、第２メモリブロックの第２ワード線方向の長さとは、等しい。このため、複数の第１および第２メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第１および第２メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、第１アンプ列は、第１メモリブロックの一端に形成され、第１ビット線にデータ信号を入出力する。第２アンプ列は、第２メモリブロックの一端に形成され、第２ビット線にデータ信号を入出力する。第１および第２ビット線の配線方向を揃えることで、第１および第２アンプ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２アンプ列に接続されるデータバス線等の信号線を容易に共通にできる。すなわち、共通データバス線は、第１および第２アンプ列上にこれ等アンプ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１コラムデコーダ列は、第１メモリブロックの一端に形成され、コラムアドレス信号に応じて第１ビット線のいずれかを選択する。第２コラムデコーダ列は、第２メモリブロックの一端に形成され、コラムアドレス信号に応じて第２ビット線のいずれかを選択する。第１および第２ビット線の配線方向を揃えることで、第１および第２コラムデコーダ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２コラムデコーダ列に接続されるコラムアドレス信号等の信号線を容易に共通にできる。すなわち、共通コラムアドレス信号線は、第１および第２コラムデコーダ列上にこれ等コラムデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、第１ワードデコーダ列は、第１メモリブロックの一端に形成され、ロウアドレス信号に応じて第１ワード線のいずれかを選択する。第２ワードデコーダ列は、第２メモリブロックの一端に形成され、ロウアドレス信号に応じて第２ワード線のいずれかを選択する。第１および第２ワード線の配線方向を揃えることで、第１および第２ワードデコーダ列は、同一方向に沿って一列に配置可能になる。このため、第１および第２ワードデコーダ列に接続されるロウアドレス信号等の信号線を容易に共通にできる。すなわち、共通ロウアドレス信号線は、第１および第２ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線可能になる。この結果、信号線の配線領域を最小限にでき、半導体集積回路のチップサイズを小さくできる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。信号名の頭に付した”／”は、負論理を示している。信号線の端の二重丸は、外部端子を示している。説明を分かりやすくするため、例えば、”チップイネーブル信号ＣＥ２”を”ＣＥ２信号”、”ライトイネーブル信号／ＷＥ”を”／ＷＥ信号”というように、各信号名を略すことがある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、２つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と２つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。この実施形態では、ＤＲＡＭブロックとＳＲＡＭブロックとは、同じ大きさに形成されている。システムメモリは、例えば、携帯電話に搭載される。ＤＲＡＭは、ワーク用として使用される。ＳＲＡＭは、バックアップ用として使用される。例えば、携帯電話において、通常の電源オフ時に、ＤＲＡＭに記憶されている作業中のデータは、システムメモリとともにパッケージに実装されているフラッシュメモリに書き込まれる。フラッシュメモリの書き込み時間は他のメモリに比べて長い。このため、携帯電話のバッテリーの容量不足あるいは携帯電話が地面に落下してバッテリーが外れた場合、ＤＲＡＭ内のデータをフラッシュメモリに書き込んでいる時間がない。このとき、データが消失することを防止するため、これらデータは、ＳＲＡＭに一時的にバックアップされる。
システムメモリは、電源制御回路１０、タイミング制御回路１２、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６、入出力データバッファ１８、入力データ制御回路２０、出力データ制御回路２２、センススイッチ２４およびＤＲＡＭブロックとＳＲＡＭブロックとを含むメモリコア２６を有している。システムメモリの外部端子は、ＤＲＡＭブロックおよびＳＲＡＭブロックに共通に使用される。ＤＲＡＭブロックとＳＲＡＭブロックとは、上位アドレスにより区別される。
電源制御回路１０は、外部端子に低レベルのチップイネーブル信号ＣＥ２が供給されたとき、タイミング制御回路１２、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６および入出力データバッファ１８を非活性化するための制御信号を出力する。すなわち、システムメモリは、低レベルのチップイネーブル信号ＣＥ２を受けたときに、低消費電力モードに移行する。
タイミング制御回路１２は、外部端子および論理ゲートを介して供給されるチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、ロウアーバイト信号／ＬＢ、アッパーバイト信号／ＵＢおよびアウトプットイネーブル信号／ＯＥに応じて、ロウアドレスバッファ／ラッチ１４、コラムアドレスバッファ／ラッチ１６、入力データ制御回路２０および出力データ制御回路２２を動作させるためのタイミング信号を出力する。システムメモリをアクセスするコントローラは、例えば、書き込み動作を実行するときＣＥ２信号、／ＯＥ信号を高レベルに変化させ、／ＣＥ１信号、／ＷＥ信号を低レベルに変化させる。
ロウアドレスバッファ／ラッチ１４は、外部端子を介してアドレス信号ＡＤＤを受信し、受信したアドレスをロウアドレス信号線ＲＡＤＤに出力する。コラムアドレスバッファ／ラッチ１６は、外部端子を介してアドレス信号ＡＤＤを受信し、受信したアドレスをコラムアドレス信号線ＣＡＤＤに出力する。
入出力データバッファ１８は、書き込み動作時に外部端子を介して受信する８ビットのデータ信号ＤＱ（書き込みデータ）を入力データ制御回路２０に出力する。入出力データバッファ１８は、読み出し動作時に出力データ制御回路２２から出力されるデータ信号ＤＱ（読み出しデータ）を外部端子に出力する。
入出力データバッファ１８は、書き込み動作時に外部端子を介して受信する８ビットのデータ信号ＤＱ（書き込みデータ）を入力データ制御回路２０に出力する。入出力データバッファ１８は、読み出し動作時に出力データ制御回路２２から出力されるデータ信号ＤＱ（読み出しデータ）を外部端子に出力する。
入力データ制御回路２０は、書き込みデータをセンススイッチ２４を介して共通データバス線ＣＤＢに出力する。出力データ制御回路２２は、センススイッチ２４を介して共通データバス線ＣＤＢから伝達される読み出しデータを受信する。
メモリコア２６は、ＤＲＡＭブロックに対応して第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１を有している。メモリコア２６は、ＳＲＡＭブロックに対応して第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２を有している。第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１は、ＤＲＡＭブロックの外周の三辺にそれぞれ配置されている。第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２は、ＳＲＡＭブロックの外周の三辺にそれぞれ配置されている。
メモリコア２６は、ＤＲＡＭブロックに対応して第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１を有している。メモリコア２６は、ＳＲＡＭブロックに対応して第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２を有している。第１コラムデコーダ列ＣＤＥＣ１、第１ワードデコーダ列ＷＤＥＣ１および第１アンプ列ＡＭＰ１は、ＤＲＡＭブロックの外周の三辺にそれぞれ配置されている。第２コラムデコーダ列ＣＤＥＣ２、第２ワードデコーダ列ＷＤＥＣ２および第２アンプ列ＡＭＰ２は、ＳＲＡＭブロックの外周の三辺にそれぞれ配置されている。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２には、複数のコラムデコーダ（図示せず）が図の横方向に沿って形成されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２には、複数のワードデコーダ（図示せず）が図の縦方向に沿って形成されている。第１アンプ列ＡＭＰ１には、複数のセンスバッファ（図示せず）が図の横方向に沿って形成されている。第２アンプ列ＡＭＰ２には、複数のセンスアンプ（図示せず）が図の横方向に沿って形成されている。ＤＲＡＭブロックでは、メモリセルからの読み出しデータは、ＤＲＡＭブロック内のセンスアンプで増幅された後、さらに第１アンプ列ＡＭＰ１内のセンスバッファで増幅される。ＳＲＡＭブロックでは、メモリセルからの読み出しデータは、第２アンプ列ＡＭＰ２内のセンスアンプで増幅される。
ＤＲＡＭブロックおよびＳＲＡＭブロックは、図の横方向に沿って一列に配置されている。第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、同じ大きさに形成されており、図の横方向に一列に配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、同じ大きさに形成されており、図の縦方向に沿って配置されている。第１および第２アンプ列ＡＭＰ１、ＡＭＰ２は、同じ大きさに形成されており、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に対向する位置に図の横方向に一列に配置されている。
図２は、図１に示したメモリコア２６の詳細を示している。図中、太い実線の配線は、第１金属配線層の配線を示し、太い破線の配線は、第２金属配線層の配線を示している。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上には、コラムアドレス信号を伝達するコラムアドレス信号線ＣＡＤＤが図の横方向に沿って配線されている。すなわち、コラムアドレス信号線ＣＡＤＤは、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線されている。コラムアドレス信号線ＣＡＤＤは、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続されており、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に共通のコラムアドレス信号線ＣＡＤＤとして使用される。第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、共通コラムアドレス信号線ＣＡＤＤを介して伝達されるコラムアドレス信号を受信し、コラムアドレス信号に応じて所定のビット線ＢＬ１（またはＢＬ２）を選択する。
第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上には、コラムアドレス信号を伝達するコラムアドレス信号線ＣＡＤＤが図の横方向に沿って配線されている。すなわち、コラムアドレス信号線ＣＡＤＤは、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線されている。コラムアドレス信号線ＣＡＤＤは、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続されており、第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２に共通のコラムアドレス信号線ＣＡＤＤとして使用される。第１および第２デコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、共通コラムアドレス信号線ＣＡＤＤを介して伝達されるコラムアドレス信号を受信し、コラムアドレス信号に応じて所定のビット線ＢＬ１（またはＢＬ２）を選択する。
第１および第２アンプ列ＡＭＰ１、ＡＭＰ２上には、データ信号ＤＱを伝達する共通データバス線ＣＤＢが図の横方向に沿って配線されている。すなわち、共通データバス線ＣＤＢは、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２の配列方向に沿って配線されている。共通データバス線ＣＤＢは、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２に接続されている。そして、共通データバス線ＣＤＢは、コラムスイッチにより選択されたビット線ＢＬ１（またはＢＬ２）に接続され、データ信号ＤＱを伝達する。
各第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２上には、ロウアドレス信号を伝達するロウアドレス信号線ＲＡＤＤが図の縦方向に沿って配線されている。ロウアドレス信号線ＲＡＤＤは、ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２にそれぞれ接続されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、ロウアドレス信号線ＲＡＤＤを介して伝達されるロウアドレス信号ＲＡＤＤを受信し、ロウアドレス信号に応じて所定のワード線ＷＬ１（またはＷＬ２）を選択する。
各ＤＲＡＭブロックには、図の横方向に沿って複数の第１ワード線ＷＬ１が配線され、図の縦方向に沿って複数の第１ビット線ＢＬ１が配線されている。各ＳＲＡＭブロックには、図の横方向に沿って複数の第２ワード線ＷＬ２が配線され、図の縦方向に沿って複数の第２ビット線ＢＬ２が配線されている。
この実施形態では、上述したように、ＤＲＡＭブロックとＳＲＡＭブロックとは同じ大きさである。すなわち、ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さとＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さは同じである。同様に、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
この実施形態では、上述したように、ＤＲＡＭブロックとＳＲＡＭブロックとは同じ大きさである。すなわち、ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さとＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さは同じである。同様に、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
図３は、ＤＲＡＭブロックおよびＳＲＡＭブロックの詳細を示している。
ＤＲＡＭブロックは、８つのセルアレイＤＡＬＹと、これ等セルアレイＤＡＬＹの両側に配置された９つのセンスアンプ列ＳＡを有している。各セルアレイＤＡＬＹには、５１２本の第１ワード線ＷＬ１と２０４８本の第１ビット線ＢＬ１が配線されている。各セルアレイＤＡＬＹは、１Ｍビットの記憶容量を有している。各センスアンプ列ＳＡは、第１ビット線ＢＬ１にそれぞれ接続された複数のセンスアンプ（図示せず）を有している。セルアレイＤＡＬＹの間のセンスアンプ列は、両セルアレイＤＡＬＹにより共有される。第１ビット線ＢＬ１は、セルアレイＤＡＬＹ毎に配線されている。セルアレイＤＡＬＹの第１ビット線ＢＬ１と第１アンプ列ＡＭＰ１とは、図の縦方向に配線されるグローバルビット線（図示せず）を介して接続される。
ＤＲＡＭブロックは、８つのセルアレイＤＡＬＹと、これ等セルアレイＤＡＬＹの両側に配置された９つのセンスアンプ列ＳＡを有している。各セルアレイＤＡＬＹには、５１２本の第１ワード線ＷＬ１と２０４８本の第１ビット線ＢＬ１が配線されている。各セルアレイＤＡＬＹは、１Ｍビットの記憶容量を有している。各センスアンプ列ＳＡは、第１ビット線ＢＬ１にそれぞれ接続された複数のセンスアンプ（図示せず）を有している。セルアレイＤＡＬＹの間のセンスアンプ列は、両セルアレイＤＡＬＹにより共有される。第１ビット線ＢＬ１は、セルアレイＤＡＬＹ毎に配線されている。セルアレイＤＡＬＹの第１ビット線ＢＬ１と第１アンプ列ＡＭＰ１とは、図の縦方向に配線されるグローバルビット線（図示せず）を介して接続される。
ＳＲＡＭブロックは、９つのセルアレイＳＡＬＹと、これ等セルアレイＳＡＬＹの両側に形成された９つの周辺領域ＰＲを有している。各セルアレイＳＡＬＹには、６４本の第２ワード線ＷＬ２と５１２本の第２ビット線ＢＬ２が配線されている。各セルアレイＳＡＬＹは、３２ｋビットの記憶容量を有している。各周辺領域ＰＲには、不良のセルアレイＳＡＬＹを救済するための冗長メモリセル列および半導体基板のｐ形ウエル領域およびｎ形ウエル領域をそれぞれ電源線に接続するためのコンタクトホール（接続領域）が形成されている。
セルアレイＤＡＬＹ、ＳＡＬＹのビット線方向の長さは、同一にされている。また、センスアンプ列ＳＡおよび周辺領域ＰＲのビット線方向の長さは、同一にされている。このため、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線方向の長さは同じになる。したがって、図２に示したように、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を一列に配置でき、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２を１列に配置できる。この結果、コラムアドレス信号線ＣＡＤＤおよび共通データバス線ＣＤＢを一方向に真っ直ぐに配線できる。フロアプラン（レイアウト設計）は、容易になり、レイアウトサイズは小さくなる。すなわち、システムメモリのチップサイズを小さくできる。
図４は、ＤＲＡＭブロックのセルアレイＤＡＬＹに形成される第１メモリセルＭＣ１と、ＳＲＡＭブロックのセルアレイＳＡＬＹに形成される第２メモリセルＭＣ２の大きさを示している。ここで、記号”Ｆ”は、配線幅の最小ピッチを示している。
第１メモリセルＭＣ１は、縦サイズ２Ｆ、横サイズ４Ｆで形成されている。第２メモリセルＭＣ２は、縦サイズ、横サイズとも１６Ｆで形成されている。すなわち、第２メモリセルＭＣ２の縦サイズおよび横サイズは、第１メモリセルＭＣ１の縦サイズおよび横サイズのそれぞれ４倍、８倍である。第２メモリセルＭＣ２の面積は、第１メモリセルＭＣ１の面積の３２倍である。
第１メモリセルＭＣ１は、縦サイズ２Ｆ、横サイズ４Ｆで形成されている。第２メモリセルＭＣ２は、縦サイズ、横サイズとも１６Ｆで形成されている。すなわち、第２メモリセルＭＣ２の縦サイズおよび横サイズは、第１メモリセルＭＣ１の縦サイズおよび横サイズのそれぞれ４倍、８倍である。第２メモリセルＭＣ２の面積は、第１メモリセルＭＣ１の面積の３２倍である。
このように、第２メモリセルＭＣ２の縦サイズ、横サイズ、面積を、それぞれ第１メモリセルＭＣ１の縦サイズ、横サイズ、面積の２のｎ乗倍に設計することとで、セルアレイＤＡＬＹ、ＳＡＬＹの大きさを容易に合わせることができる。この例では、第１メモリセルＭＣ１は、既存のＤＲＡＭのメモリセルを使用し、第２メモリセルＭＣ２は、第１メモリセルＭＣ１に合わせて設計されている。
以上、本実施形態では、第１および第２メモリセルＭＣ１、ＭＣ２の面積および縦サイズ、横サイズを所定の比率にしたので、ＤＲＡＭブロックとＳＲＡＭブロックの大きさを容易に揃えることができる。このため、ＤＲＡＭブロックとＳＲＡＭブロックを、両端を揃えて一列に配置でき、ＤＲＡＭブロックとＳＲＡＭブロックの周囲に配置されるコラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰ１、ＡＭＰ２を容易に揃えて配置できる。
ＤＲＡＭブロックとＳＲＡＭブロックにおいて、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃え、第１および第２ワード線ＷＬ１、ＷＬ２の配線方向を揃えた。このため、ＤＲＡＭブロックとＳＲＡＭブロックの周囲の同じ側に、同じ種類の周辺回路（ＣＤＥＣ１、ＣＤＥＣ２等）を容易に配置できる。
ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さと、ＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さとを等しくした。このため、複数のＤＲＡＭブロックおよびＳＲＡＭブロックを、ビット線ＢＬ１、ＢＬ２方向に突出することなく並べることができる。したがって、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線ＢＬ１、ＢＬ２の端側に、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を揃えて配置できる。あるいは、アンプ列ＡＭＰ１、ＡＭＰ２を揃えて配置できる。この結果、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続される共通コラムアドレス信号線ＣＡＤＤを容易に配線できる。
ＤＲＡＭブロックの第１ビット線ＢＬ１方向の長さと、ＳＲＡＭブロックの第２ビット線ＢＬ２方向の長さとを等しくした。このため、複数のＤＲＡＭブロックおよびＳＲＡＭブロックを、ビット線ＢＬ１、ＢＬ２方向に突出することなく並べることができる。したがって、ＤＲＡＭブロックおよびＳＲＡＭブロックのビット線ＢＬ１、ＢＬ２の端側に、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を揃えて配置できる。あるいは、アンプ列ＡＭＰ１、ＡＭＰ２を揃えて配置できる。この結果、コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２に接続される共通コラムアドレス信号線ＣＡＤＤを容易に配線できる。
ＤＲＡＭブロックとＳＲＡＭブロックにおいて、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃えた。このため、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２を、同一方向に沿って一列に配置できる。このため、共通データバス線ＣＤＢを、第１および第２アンプ列ＡＭＰ１、ＡＭＰ２上にこれ等アンプ列ＡＭＰ１、ＡＭＰ２の配列方向に沿って配線できる。この結果、共通データバス線ＣＤＢの配線領域を最小限にできる。
同様に、第１および第２ビット線ＢＬ１、ＢＬ２の配線方向を揃えることで、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２を、同一方向に沿って一列に配置できる。このため、共通コラムアドレス信号線ＣＡＤＤを、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２上にこれ等コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２の配列方向に沿って配線できる。この結果、共通コラムアドレス信号線ＣＡＤＤの配線領域を最小限にできる。
この結果、システムメモリのレイアウト設計効率を向上でき、システムメモリのチップサイズを小さくできる。すなわち、ＤＲＡＭブロックとＳＲＡＭブロックを半導体集積回路に効率よく搭載できる。半導体集積回路のチップサイズがレイアウト設計に依存して増加することを防止できる。
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ａが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
ロウアドレスバッファ／ラッチ１４Ａは、第１の実施形態より２ビット多いロウアドレス信号をロウアドレス信号線ＲＡＤＤに出力する。
メモリコア２６Ａは、図の横方向に一列に配置された４つのＳＲＡＭブロックと、横方向に一列に配置された４つのＤＲＡＭブロックとを４段重ねて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。すなわち、第１の実施形態の図２で説明したように、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
メモリコア２６Ａは、図の横方向に一列に配置された４つのＳＲＡＭブロックと、横方向に一列に配置された４つのＤＲＡＭブロックとを４段重ねて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。すなわち、第１の実施形態の図２で説明したように、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さとＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さは同じである。
第１コラムデコーダ列ＣＤＥＣ１は、図の縦方向に並ぶＤＲＡＭブロックの間に配置され、これ等ＤＲＡＭブロックに共通に使用される。第２コラムデコーダ列ＣＤＥＣ２は、ＳＲＡＭブロックの一端に配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に沿って、ＤＲＡＭブロックおよびＳＲＡＭブロックの脇に配置されている。
隣接するＳＲＡＭブロックとＤＲＡＭブロックとの間には、アンプ列ＡＭＰが配置されている。アンプ列ＡＭＰは、ＳＲＡＭブロックおよびＤＲＡＭブロックに共通に使用される。すなわち、アンプ列ＡＭＰは、第１の実施形態の第１および第２アンプＡＭＰ１、ＡＭＰ２として機能する。
ＤＲＡＭブロックおよびＳＲＡＭブロックの大きさが同じであるため、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰは、それぞれ図の横方向に一列に配置可能になる。また、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に一列に配置可能になる。この結果、共通コラムアドレス信号線ＣＡＤＤ、共通ロウアドレス信号線ＲＡＤＤおよび共通データバス線ＣＤＢは、メモリコア１６Ａ上を真っ直ぐに配線可能になる。
ＤＲＡＭブロックおよびＳＲＡＭブロックの大きさが同じであるため、第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２およびアンプ列ＡＭＰは、それぞれ図の横方向に一列に配置可能になる。また、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、図の縦方向に一列に配置可能になる。この結果、共通コラムアドレス信号線ＣＡＤＤ、共通ロウアドレス信号線ＲＡＤＤおよび共通データバス線ＣＤＢは、メモリコア１６Ａ上を真っ直ぐに配線可能になる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ＤＲＡＭブロックおよびＳＲＡＭブロックを、第１および第２ワード線ＷＬ１、ＷＬ２の配線方向を揃えて配置したので、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２を、同一方向に沿って一列に配置できる。また、ＤＲＡＭブロックの第１ワード線ＷＬ１方向の長さと、ＳＲＡＭブロックの第２ワード線ＷＬ２方向の長さを等しくしたので、ＤＲＡＭブロックおよびＳＲＡＭブロックの外側に、第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２を揃えて配置できる。したがって、ロウアドレス信号線ＲＡＤＤを第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２上にこれ等ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２の配列方向に沿って配線できる。この結果、ロウアドレス信号線ＲＡＤＤの配線領域を最小限にできる。
図６は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ｂが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
この実施形態では、第１の実施形態のロウアドレスバッファ／ラッチ１４およびメモリコア２６の代わりにロウアドレスバッファ／ラッチ１４Ａおよびメモリコア２６Ｂが形成されている。また、アドレス端子が、第１の実施形態より２本増えている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、８つの８ＭビットＤＲＡＭブロック（第１メモリブロック）と８つの２５６ｋビットＳＲＡＭブロック（第２メモリブロック）とを１チップ上に搭載して、システムメモリとして形成されている。
メモリコア２６Ｂは、図の縦方向に一列に配置された４つのＳＲＡＭブロックと、縦方向に一列に配置された４つのＤＲＡＭブロックとを４段並べて構成されている。ＤＲＡＭブロックおよびＳＲＡＭブロックは、同じ大きさである。第１および第２コラムデコーダ列ＣＤＥＣ１、ＣＤＥＣ２は、図の横方向に沿って配置されている。第１および第２ワードデコーダ列ＷＤＥＣ１、ＷＤＥＣ２は、それぞれ図の縦方向に沿って配置されている。第１および第２アンプ列ＡＭＰ１、ＡＭＰ２は、図の横方向に沿って配置されている。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、第２メモリセルＭＣ２の面積を第１メモリセルＭＣ１の３２倍（２の５乗倍）にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２の４乗倍でもよい。
なお、上述した実施形態では、第２メモリセルＭＣ２の面積を第１メモリセルＭＣ１の３２倍（２の５乗倍）にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２の４乗倍でもよい。
図７は、ＤＲＡＭブロックおよびＳＲＡＭブロックの最小レイアウト単位の一例を示している。第１および第２メモリセルＭＣ１、ＭＣ２の面積比を２のａ乗（ａは正の整数）にすることで、図に示すように、ＤＲＡＭブロックおよびＳＲＡＭブロックを同じ大きさに容易に形成できる。このため、コラムデコーダＣＤＥＣ１、ＣＤＥＣ２、ワードデコーダＷＤＥＣ１、ＷＤＥＣ２、およびアンプ列ＡＭＰ１、ＡＭＰ２を、ＤＲＡＭブロック、ＳＲＡＭブロックに対して相対的に同じ位置に配置できる。この結果、図に示した周辺回路を含むブロック単位を自在に組み合わせて、所定のメモリ容量を有するシステムメモリを容易に構築できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
１０ 電源制御回路
１２ タイミング制御回路
１４ ロウアドレスバッファ／ラッチ
１６ コラムアドレスバッファ／ラッチ
１８ 入出力データバッファ
２０ 入力データ制御回路
２２ 出力データ制御回路
２４ センススイッチ
２６ メモリコア
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＷＬ１ 第１ワード線
ＷＬ２ 第２ワード線
１２ タイミング制御回路
１４ ロウアドレスバッファ／ラッチ
１６ コラムアドレスバッファ／ラッチ
１８ 入出力データバッファ
２０ 入力データ制御回路
２２ 出力データ制御回路
２４ センススイッチ
２６ メモリコア
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＷＬ１ 第１ワード線
ＷＬ２ 第２ワード線
Claims (14)
- 第１メモリセルを有する第１メモリブロックと、
前記第１メモリセルと異種の第２メモリセルを有し、前記第１メモリブロックと独立に動作する第２メモリブロックとを備え、
前記第２メモリセルの面積は、前記第１メモリセルの面積の２のａ乗倍（ａは正の整数）であることを特徴とする半導体集積回路。 - 請求の範囲１の半導体集積回路において、
前記第２メモリセルの縦サイズは、前記第１メモリセルの縦サイズの２のｂ乗倍（ｂは正の整数）であり、前記第２メモリセルの横サイズは、前記第１メモリセルの横サイズの２のｃ乗倍（ｃは正の整数）であることを特徴とする半導体集積回路。 - 請求の範囲１の半導体集積回路において、
前記第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、
前記第２メモリセルは、スタティックＲＡＭのメモリセルであることを特徴とする半導体集積回路。 - 請求の範囲１の半導体集積回路において、
前記第１メモリブロックは、前記第１メモリセルに接続された第１ビット線および第１ワード線を備え、
前記第２メモリブロックは、前記第２メモリセルに接続された第２ビット線および第２ワード線を備え、
前記第１および第２ビット線の配線方向は同じであり、
前記第１および第２ワード線の配線方向は同じであることを特徴とする半導体集積回路。 - 請求の範囲４の半導体集積回路において、
前記第１メモリブロックの前記第１ビット線方向の長さと、前記第２メモリブロックの前記第２ビット線方向の長さとは、等しいことを特徴とする半導体集積回路。 - 請求の範囲５の半導体集積回路において、
前記第１メモリセルは、ダイナミックＲＡＭのメモリセルであり、
前記第２メモリセルは、スタティックＲＡＭのメモリセルであり、
前記第１メモリブロックは、前記第１ビット線上のデータ信号を増幅するセンスアンプ列を含み、
前記第２メモリブロックは、冗長メモリセル列および半導体基板に形成されたウエル領域を電源線に接続するための接続領域を含んでいることを特徴とする半導体集積回路。 - 請求の範囲４の半導体集積回路において、
前記第１メモリブロックの前記第１ワード線方向の長さと、前記第２メモリブロックの前記第２ワード線方向の長さとは、等しいことを特徴とする半導体集積回路。 - 請求の範囲４の半導体集積回路において、
前記第１メモリブロックの一端に形成され、前記第１ビット線にデータ信号を入出力するための第１アンプ列と、
前記第２メモリブロックの一端に形成され、前記第２ビット線にデータ信号を入出力するための第２アンプ列とを備え、
前記第１および第２アンプ列は、同一方向に沿って一列に配置されていることを特徴とする半導体集積回路。 - 請求の範囲８の半導体集積回路において、
前記第１および第２ビット線にデータ信号を入出力する共通データバス線を備え、
前記共通データバス線は、前記第１および第２アンプ列上にこれ等アンプ列の配列方向に沿って配線されていることを特徴とする半導体集積回路。 - 請求の範囲４の半導体集積回路において、
前記第１メモリブロックの一端に形成され、コラムアドレス信号に応じて前記第１ビット線のいずれかを選択するための第１コラムデコーダ列と、
前記第２メモリブロックの一端に形成され、前記コラムアドレス信号に応じて前記第２ビット線のいずれかを選択するための第２コラムデコーダ列とを備え、
前記第１および第２コラムデコーダ列は、同一方向に沿って一列に配置されていることを特徴とする半導体集積回路。 - 請求の範囲１０の半導体集積回路において、
前記第１および第２コラムデコーダ列に前記コラムアドレス信号を伝達する共通コラムアドレス信号線を備え、
前記共通コラムアドレス信号線は、前記前記第１および第２コラムデコーダ列上にこれ等デコーダ列の配列方向に沿って配線されていることを特徴とする半導体集積回路。 - 請求の範囲４の半導体集積回路において、
前記第１および第２ビット線にデータ信号を入出力する共通データバス線を備えていることを特徴とする半導体集積回路。 - 請求の範囲４の半導体集積回路において、
前記第１メモリブロックの一端に形成され、ロウアドレス信号に応じて前記第１ワード線のいずれかを選択するための第１ワードデコーダ列と、
前記第２メモリブロックの一端に形成され、前記ロウアドレス信号に応じて前記第２ワード線のいずれかを選択するための第２ワードデコーダ列とを備え、
前記第１および第２ワードデコーダ列は、同一方向に沿って一列に配置されていることを特徴とする半導体集積回路。 - 請求の範囲１３の半導体集積回路において、
前記第１および第２ワードデコーダ列に前記ロウアドレス信号を伝達する共通ロウアドレス信号線を備え、
前記共通ロウアドレス信号線は、前記第１および第２ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線されていることを特徴とする半導体集積回路。
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