KR20040104562A - 반도체 집적 회로 - Google Patents

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KR20040104562A
KR20040104562A KR10-2004-7015969A KR20047015969A KR20040104562A KR 20040104562 A KR20040104562 A KR 20040104562A KR 20047015969 A KR20047015969 A KR 20047015969A KR 20040104562 A KR20040104562 A KR 20040104562A
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Abstract

제2 메모리 블록의 제2 메모리 셀의 면적은, 제1 메모리 블록의 제1 메모리 셀의 면적의 2의 a승배(a는 양의 정수)이다. 제1 및 제2 메모리 셀의 사이즈를 소정의 비율로 함으로써, 제1 메모리 블록과 제2 메모리 블록의 크기를 용이하게 가지런히 할 수 있다. 이 때문에, 복수의 제1 및 제2 메모리 블록의 주위에 배치되는 디코더 등의 주변 회로를 용이하게 가지런히 하여 배치할 수 있다. 또한, 주변 회로에 접속되는 신호선의 배선이 용이하게 된다. 이 결과, 반도체 집적 회로의 레이아웃 설계 효율을 향상시킬 수 있다. 즉, 복수 종류의 메모리 블록을 반도체 집적 회로에 효율적으로 형성할 수 있다. 레이아웃이 단순하게 되기 때문에, 반도체 집적 회로의 칩 사이즈가 레이아웃 설계에 의존하여 증가하는 것을 방지할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
휴대 전화 등의 휴대 기기에는 플래시 메모리, 다이내믹 RAM(이하, DRAM이라고도 함), 스태틱 RAM(이하 SRAM이라고도 함) 등의 복수 종류의 반도체 메모리가 탑재되어 있다. 최근, 휴대 기기의 소형화가 한층 더 요구됨에 따라, 복수 종류의 반도체 메모리를 하나의 패키지에 탑재한 멀티 칩 패키지가 개발되어 있다. 또한, 복수의 반도체 메모리를 하나의 칩 상에 형성하는 기술도 개발되어 있다.
복수의 반도체 메모리를 하나의 칩 상에 형성하는 기술은 예컨대, 일본 특허 공개 평8-185695호 공보, 일본 특허 공개 평11-86564호 공보, 일본 특허 공개 2000-243078호 공보, 일본 특허 공개 2000-223589호 공보 등에 개시되어 있다.
일본 특허 공개 평8-185695호 공보에는 DRAM 코어 및 SRAM 코어의 워드선을 공통으로 하여, DRAM 코어 및 SRAM 코어를 동시에 동작시키는 기술이 개시되어 있다.
일본 특허 공개 평11-86564호 공보 및 일본 특허 공개 2000-243078호 공보에는 DRAM 어레이 및 SRAM 어레이 사이에서 데이터를 양방향 전송하는 기술이 개시되어 있다.
일본 특허 공개 2000-223589호 공보에는 이종의 DRAM 어레이를, 비트선의 피치 또는 워드선의 피치를 같게 함으로써 하나의 칩 상에 형성하는 기술이 개시되어 있다.
그러나, 종래의 기술에서는, 이종의 반도체 메모리를 혼재하기 위해서 메모리 셀의 레이아웃을 연구하는 것은 특별히 이루어지지 않고 있다. 예컨대, 일본 특허 공개 평8-185695호 공보 및 일본 특허 공개 평11-86564호 공보에서는, 기존의 DRAM의 메모리 셀 및 기존의 SRAM의 메모리 셀을 이용하여 반도체 집적 회로가 형성되어 있다. 이 때문에, 메모리 셀 어레이 및 그 주위의 레이아웃 설계(플로어 플랜)는 수작업이 되어, 개발 기간, 개발 비용이 증가한다고 하는 문제가 있었다. 특히, 메모리 용량이 다른 복수의 반도체 집적 회로를 개발하는 경우에, 개발 기간은 대폭 증가한다.
일본 특허 공개 2000-223589호 공보에서는, 반도체 집적 회로는, 2Tr1C형 메모리 셀 및 1Tr1C형 메모리 셀을 사용하여 형성되어 있다. 2Tr1C형 메모리 셀은 2개의 1Tr1C형 메모리 셀의 스토리지 노드를 배선에 의해 서로 접속함으로써 형성되어 있다. 즉, 양 메모리 셀의 셀 트랜지스터 및 커패시터의 기본 구조는 동일하며, 비트선 또는 워드선의 피치는 레이아웃을 특별히 고안하지 않더라도 가지런하게 된다.
본 발명은, 여러 종류의 반도체 메모리를 하나의 칩 상에 탑재하는 반도체 집적 회로의 레이아웃 기술에 관한 것이다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시형태를 도시하는 블록도이다.
도 2는 도 1에 도시한 메모리 코어를 상세히 도시하는 레이아웃도이다.
도 3은 도 1에 도시한 DRAM 블록 및 SRAM 블록을 상세히 도시하는 레이아웃도이다.
도 4는 DRAM 블록의 제1 메모리 셀 및 SRAM 블록의 제2 메모리 셀(MC2)의 크기를 나타내는 설명도이다.
도 5는 본 발명의 반도체 집적 회로의 제2 실시형태를 도시하는 블록도이다.
도 6은 본 발명의 반도체 집적 회로의 제3 실시형태를 도시하는 블록도이다.
도 7은 DRAM 블록 및 SRAM 블록의 최소 레이아웃 단위의 일례를 도시하는 설명도이다.
본 발명의 목적은, 복수 종류의 반도체 메모리를 반도체 집적 회로에 효율적으로 형성하는 데에 있다.
본 발명의 반도체 집적 회로의 한 형태에서는, 제1 메모리 셀을 갖는 제1 메모리 블록과, 제1 메모리 셀과 이종의 제2 메모리 셀을 갖는 제2 메모리 블록은 독립적으로 동작한다. 제2 메모리 셀의 면적은 제1 메모리 셀의 면적의 2의 a승배(a는 양의 정수)이다. 예컨대, 제2 메모리 셀의 세로 사이즈는 제1 메모리 셀의 세로 사이즈의 2의 b승배(b는 양의 정수)이다. 제2 메모리 셀의 가로 사이즈는 제1 메모리 셀의 가로 사이즈의 2의 c승배(c는 양의 정수)이다. 예컨대, 제1 메모리 셀은 다이내믹 RAM의 메모리 셀이며, 제2 메모리 셀은, 스태틱 RAM의 메모리 셀이다.
제1 및 제2 메모리 셀의 사이즈를 소정의 비율로 함으로써, 제1 메모리 블록과 제2 메모리 블록의 크기를 용이하게 가지런히 할 수 있다. 이 때문에, 복수의 제1 및 제2 메모리 블록의 주위에 배치되는 디코더 등의 주변 회로를 용이하게 가지런하게 하여 배치할 수 있다. 또한, 주변 회로에 접속되는 신호선의 배선이 용이하게 된다. 이 결과, 반도체 집적 회로의 레이아웃 설계 효율을 향상시킬 수 있다. 즉, 복수 종류의 메모리 블록을 반도체 집적 회로에 효율적으로 형성할 수 있다. 레이아웃이 단순하게 되기 때문에, 반도체 집적 회로의 칩 사이즈가 레이아웃 설계에 의존하여 증가하는 것을 방지할 수 있다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 메모리 블록은 제1 메모리 셀에 접속된 제1 비트선 및 제1 워드선을 갖고 있다. 제2 메모리 블록은 제2 메모리 셀에 접속된 제2 비트선 및 제2 워드선을 갖고 있다. 제1 및 제2 비트선의 배선 방향은 동일하며, 제1 및 제2 워드선의 배선 방향은 동일하다. 이종의 메모리 블록의 비트선의 배선 방향을 가지런하게 하고, 워드선의 배선 방향을 가지런하게 함으로써, 양 메모리 블록의 주위의 같은 측에, 동일한 종류의 주변 회로(디코더, 앰프 등)를 용이하게 배치할 수 있다. 이 결과, 레이아웃 설계가 용이하게 된다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 메모리 블록의 제1 비트선 방향의 길이와, 제2 메모리 블록의 제2 비트선 방향의 길이는 같다. 예컨대, 제1 메모리 셀은 다이내믹 RAM의 메모리 셀이며, 제2 메모리 셀은 스태틱 RAM의 메모리 셀이다. 제1 메모리 블록은 제1 비트선 상의 데이터 신호를 증폭하는 센스 앰프 열을 포함한다. 제2 메모리 블록은 용장 메모리 셀 열 및 반도체 기판에 형성된 웰 영역을 전원선에 접속하기 위한 접속 영역을 포함한다.
이 형태에서는, 복수의 제1 및 제2 메모리 블록을, 비트선 방향으로 돌출되는 일없이 나란하게 할 수 있다. 따라서, 제1 및 제2 메모리 블록의 비트선의 끝 쪽에, 주변 회로를 일렬로 가지런하게 하여 배치할 수 있다. 이 결과, 칼럼 디코더 또는 앰프 등의 주변 회로에 접속되는 신호선의 배선이 용이하게 된다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 메모리 블록의 제1 워드선 방향의 길이와, 제2 메모리 블록의 제2 워드선 방향의 길이는 같다. 이 때문에, 복수의 제1 및 제2 메모리 블록을, 워드선 방향으로 돌출되는 일없이 나란하게 할 수 있다. 따라서, 제1 및 제2 메모리 블록의 워드선의 끝 쪽에, 주변 회로를 일렬로 가지런하게 하여 배치할 수 있다. 이 결과, 워드 디코더 등의 주변 회로에 접속되는 신호선의 배선이 용이하게 된다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 앰프 열은, 제1 메모리 블록의 일단에 형성되어, 제1 비트선에 데이터 신호를 입출력한다. 제2 앰프 열은, 제2 메모리 블록의 일단에 형성되어, 제2 비트선에 데이터 신호를 입출력한다. 제1 및 제2 비트선의 배선 방향을 가지런하게 함으로써, 제1 및 제2 앰프 열은 동일 방향을 따라서 일렬로 배치할 수 있게 된다. 이 때문에, 제1 및 제2 앰프 열에 접속되는 데이터 버스선 등의 신호선을 용이하게 공통으로 할 수 있다. 즉, 공통 데이터 버스선은, 제1 및 제2 앰프 열 상에 이들 앰프 열의 배열 방향을 따라서 배선할 수 있게 된다. 이 결과, 신호선의 배선 영역을 최소한으로 할 수 있어, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 칼럼 디코더 열은, 제1 메모리 블록의 일단에 형성되어, 칼럼 어드레스 신호에 따라서 제1 비트선 중 어느 것을 선택한다. 제2 칼럼 디코더 열은, 제2 메모리 블록의 일단에 형성되어, 칼럼 어드레스 신호에 따라서 제2 비트선 중 어느 것을 선택한다. 제1 및 제2 비트선의 배선 방향을 가지런하게 함으로써, 제1 및 제2 칼럼 디코더 열은 동일 방향을 따라서 일렬로 배치할 수 있게 된다. 이 때문에, 제1 및 제2 칼럼 디코더 열에 접속되는 칼럼 어드레스 신호 등의 신호선을 용이하게 공통으로 할 수 있다. 즉, 공통 칼럼 어드레스 신호선은 제1 및 제2 칼럼 디코더 열 상에 이들 칼럼 디코더 열의 배열 방향을 따라서 배선할 수 있게 된다. 이 결과, 신호선의 배선 영역을 최소한으로 할 수 있어, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 워드 디코더 열은,제1 메모리 블록의 일단에 형성되어, 로우 어드레스 신호에 따라서 제1 워드선 중 어느 것을 선택한다. 제2 워드 디코더 열은, 제2 메모리 블록의 일단에 형성되어, 로우 어드레스 신호에 따라서 제2 워드선 중 어느 것을 선택한다. 제1 및 제2 워드선의 배선 방향을 가지런하게 함으로써, 제1 및 제2 워드 디코더 열은 동일 방향을 따라서 일렬로 배치할 수 있게 된다. 이 때문에, 제1 및 제2 워드 디코더 열에 접속되는 로우 어드레스 신호 등의 신호선을 용이하게 공통으로 할 수 있다. 즉, 공통 로우 어드레스 신호선은 제1 및 제2 워드 디코더 열 상에 이들 워드 디코더 열의 배열 방향을 따라서 배선할 수 있게 된다. 이 결과, 신호선의 배선 영역을 최소한으로 할 수 있어, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은, 복수 라인으로 구성되어 있다. 신호명의 머리에 붙인 "/"은, 부논리를 나타내고 있다. 신호선 끝의 이중 동그라미는 외부 단자를 나타내고 있다. 설명을 알기 쉽게 하기 위해서, 예컨대, "칩 인에이블 신호(CE2)"를 "CE2 신호", "라이트 인에이블 신호(/WE)"를 "/WE 신호"와 같이, 각 신호명을 줄여 나타내는 경우가 있다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시형태를 나타내고 있다. 이 반도체 집적 회로는 2개의 8 M비트 DRAM 블록(제1 메모리 블록)과 2개의 256 k비트 SRAM 블록(제2 메모리 블록)을 1칩 상에 탑재하여, 시스템 메모리로서 형성되고 있다. 이 실시형태에서는, DRAM 블록과 SRAM 블록은 동일한 크기로 형성되어 있다. 시스템 메모리는 예컨대, 휴대 전화에 탑재된다. DRAM은 워크용으로서 사용된다. SRAM은 백업용으로서 사용된다. 예컨대, 휴대 전화에 있어서, 통상의 전원 오프일 때에, DRAM에 기억되어 있는 작업중인 데이터는 시스템 메모리와 함께 패키지에 실장되어 있는 플래시 메모리에 기록된다. 플래시 메모리의 기록 시간은 다른 메모리에 비해서 길다. 이 때문에, 휴대 전화의 배터리 용량 부족 혹은 휴대 전화가 지면에 떨어져 배터리가 벗겨진 경우, DRAM 내의 데이터를 플래시 메모리에 기록하고 있을 시간이 없다. 이 때, 데이터가 소실되는 것을 방지하기 위해서, 이들 데이터는 SRAM에 일시적으로 백업된다.
시스템 메모리는 전원 제어 회로(10), 타이밍 제어 회로(12), 로우 어드레스버퍼/래치(14), 칼럼 어드레스 버퍼/래치(16), 입출력 데이터 버퍼(18), 입력 데이터 제어 회로(20), 출력 데이터 제어 회로(22), 센스 스위치(24) 및 DRAM 블록과 SRAM 블록을 포함하는 메모리 코어(26)를 갖고 있다. 시스템 메모리의 외부 단자는 DRAM 블록 및 SRAM 블록에 공통으로 사용된다. DRAM 블록과 SRAM 블록은 상위 어드레스에 의해 구별된다.
전원 제어 회로(10)는 외부 단자에 로우 레벨의 칩 인에이블 신호(CE2)가 공급되었을 때, 타이밍 제어 회로(12), 로우 어드레스 버퍼/래치(14), 칼럼 어드레스 버퍼/래치(16) 및 입출력 데이터 버퍼(18)를 비활성화하기 위한 제어 신호를 출력한다. 즉, 시스템 메모리는 로우 레벨의 칩 인에이블 신호(CE2)를 받았을 때에, 저소비 전력 모드로 이행한다.
타이밍 제어 회로(12)는 외부 단자 및 논리 게이트를 통해 공급되는 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE), 로워 바이트 신호(/LB), 어퍼 바이트 신호(/UB) 및 아웃풋 인에이블 신호(/OE)에 따라서, 로우 어드레스 버퍼/래치(14), 칼럼 어드레스 버퍼/래치(16), 입력 데이터 제어 회로(20) 및 출력 데이터 제어 회로(22)를 동작시키기 위한 타이밍 신호를 출력한다. 시스템 메모리를 액세스하는 컨트롤러는 예컨대, 기록 동작을 실행할 때 CE2 신호, /OE 신호를 하이 레벨로 변화시키고, /CE1 신호, /WE 신호를 로우 레벨로 변화시킨다.
로우 어드레스 버퍼/래치(14)는 외부 단자를 통해 어드레스 신호(ADD)를 수신하여, 수신한 어드레스를 로우 어드레스 신호선(RADD)에 출력한다. 칼럼 어드레스 버퍼/래치(16)는 외부 단자를 통해 어드레스 신호(ADD)를 수신하여, 수신한 어드레스를 칼럼 어드레스 신호선(CADD)에 출력한다.
입출력 데이터 버퍼(18)는 기록 동작시에 외부 단자를 통해 수신하는 8 비트의 데이터 신호(DQ)(기록 데이터)를 입력 데이터 제어 회로(20)에 출력한다. 입출력 데이터 버퍼(18)는 독출 동작시에 출력 데이터 제어 회로(22)로부터 출력되는 데이터 신호(DQ)(독출 데이터)를 외부 단자에 출력한다.
입력 데이터 제어 회로(20)는 기록 데이터를 센스 스위치(24)를 통해 공통 데이터 버스선(CDB)에 출력한다. 출력 데이터 제어 회로(22)는 센스 스위치(24)를 통해 공통 데이터 버스선(CDB)으로부터 전달되는 독출 데이터를 수신한다.
메모리 코어(26)는 DRAM 블록에 대응하여 제1 칼럼 디코더 열(CDEC1), 제1 워드 디코더 열(WDEC1) 및 제1 앰프 열(AMP1)을 갖고 있다. 메모리 코어(26)는 SRAM 블록에 대응하여 제2 칼럼 디코더 열(CDEC2), 제2 워드 디코더 열(WDEC2) 및 제2 앰프 열(AMP2)를 갖고 있다. 제1 칼럼 디코더 열(CDEC1), 제1 워드 디코더 열(WDEC1) 및 제1 앰프 열(AMP1)은 DRAM 블록 외주의 3변에 각각 배치되어 있다. 제2 칼럼 디코더 열(CDEC2), 제2 워드 디코더 열(WDEC2) 및 제2 앰프 열(AMP2)은 SRAM 블록 외주의 3변에 각각 배치되어 있다.
제1 및 제2 컬럼 디코더 열(CDEC1, CDEC2)에는 복수의 칼럼 디코더(도시하지 않음)가 도면의 가로 방향을 따라서 형성되어 있다. 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)에는 복수의 워드 디코더(도시하지 않음)가 도면의 세로 방향을 따라서 형성되어 있다. 제1 앰프 열(AMP1)에는 복수의 센스 버퍼(도시하지 않음)가 도면의 가로 방향을 따라서 형성되어 있다. 제2 앰프 열(AMP2)에는 복수의 센스 앰프(도시하지 않음)가 도면의 가로 방향을 따라서 형성되어 있다. DRAM 블록에서는, 메모리 셀로부터의 독출 데이터는, DRAM 블록 내의 센스 앰프에서 증폭된 후, 또한 제1 앰프 열(AMP1) 내의 센스 버퍼에서 증폭된다. SRAM 블록에서는, 메모리 셀로부터의 독출 데이터는 제2 앰프 열(AMP2) 내의 센스 앰프에서 증폭된다.
DRAM 블록 및 SRAM 블록은 도면의 가로 방향을 따라서 일렬로 배치되어 있다. 제1 및 제2 컬럼 디코더 열(CDEC1, CDEC2)은 동일한 크기로 형성되어 있으며, 도면의 가로 방향으로 일렬로 배치되어 있다. 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)은 동일한 크기로 형성되어 있으며, 도면의 세로 방향을 따라서 배치되어 있다. 제1 및 제2 앰프 열(AMP1, AMP2)은 동일한 크기로 형성되어 있으며, 제1 및 제2 칼럼 디코더 열(CDEC1, CDEC2)에 대향하는 위치에 도면의 가로 방향으로 일렬로 배치되어 있다.
도 2는 도 1에 도시한 메모리 코어(26)를 상세히 나타내고 있다. 도면 중, 굵은 실선의 배선은 제1 금속 배선층의 배선을 나타내고, 굵은 파선의 배선은 제2 금속 배선층의 배선을 나타내고 있다.
제1 및 제2 칼럼 디코더 열(CDEC1, CDEC2) 상에는 칼럼 어드레스 신호를 전달하는 칼럼 어드레스 신호선(CADD)이 도면의 가로 방향을 따라서 배선되어 있다. 즉, 칼럼 어드레스 신호선(CADD)은 제1 및 제2 칼럼 디코더 열(CDEC1, CDEC2)의 배열 방향을 따라서 배선되어 있다. 칼럼 어드레스 신호선(CADD)는 제1 및 제2 디코더 열(CDEC1, CDEC2)에 접속되어 있으며, 제1 및 제2 디코더 열(CDEC1, CDEC2)에 공통의 칼럼 어드레스 신호선(CADD)으로서 사용된다. 제1 및 제2 디코더 열(CDEC1,CDEC2)은 공통 칼럼 어드레스 신호선(CADD)를 통해 전달되는 칼럼 어드레스 신호를 수신하여, 칼럼 어드레스 신호에 따라서 소정의 비트선(BL1)(또는 BL2)을 선택한다.
제1 및 제2 앰프 열(AMP1, AMP2) 상에는 데이터 신호(DQ)를 전달하는 공통 데이터 버스선(CDB)이 도면의 가로 방향을 따라서 배선되어 있다. 즉, 공통 데이터 버스선(CDB)은 제1 및 제2 앰프 열(AMP1, AMP2)의 배열 방향을 따라서 배선되어 있다. 공통 데이터 버스선(CDB)은 제1 및 제2 앰프 열(AMP1, AMP2)에 접속되어 있다. 그리고, 공통 데이터 버스선(CDB)은 칼럼 스위치에 의해 선택된 비트선(BL1)(또는 BL2)에 접속되어, 데이터 신호(DQ)를 전달한다.
각 제1 및 제2 워드 디코더 열(WDEC1, WDEC2) 상에는 로우 어드레스 신호를 전달하는 로우 어드레스 신호선(RADD)이 도면의 세로 방향을 따라서 배선되어 있다. 로우 어드레스 신호선(RADD)은 워드 디코더 열(WDEC1, WDEC2)에 각각 접속되어 있다. 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)은 로우 어드레스 신호선(RADD)를 통해 전달되는 로우 어드레스 신호(RADD)를 수신하여, 로우 어드레스 신호에 따라서 소정의 워드선(WL1)(또는 WL2)을 선택한다.
각 DRAM 블록에는 도면의 가로 방향을 따라서 복수의 제1 워드선(WL1)이 배선되고, 도면의 세로 방향을 따라서 복수의 제1 비트선(BL1)이 배선되어 있다. 각 SRAM 블록에는 도면의 가로 방향을 따라서 복수의 제2 워드선(WL2)이 배선되고, 도면의 세로 방향을 따라서 복수의 제2 비트선(BL2)이 배선되어 있다.
이 실시형태에서는, 상술한 바와 같이, DRAM 블록과 SRAM 블록은 동일한 크기이다. 즉, DRAM 블록의 제1 비트선(BL1) 방향의 길이와 SRAM 블록의 제2 비트선(BL2) 방향의 길이는 동일하다. 마찬가지로, DRAM 블록의 제1 워드선(WL1) 방향의 길이와 SRAM 블록의 제2 워드선(WL2) 방향의 길이는 동일하다.
도 3은 DRAM 블록 및 SRAM 블록을 상세히 나타내고 있다.
DRAM 블록은 8개의 셀 어레이(DALY)와, 이들 셀 어레이(DALY)의 양측에 배치된 9개의 센스 앰프 열(SA)을 갖고 있다. 각 셀 어레이(DALY)에는 512 라인의 제1 워드선(WL1)과 2048 라인의 제1 비트선(BL1)이 배선되어 있다. 각 셀 어레이(DALY)는 1 M비트의 기억 용량을 갖고 있다. 각 센스 앰프 열(SA)은 제1 비트선(BL1)에 각각 접속된 복수의 센스 앰프(도시하지 않음)를 갖고 있다. 셀 어레이(DALY) 사이의 센스 앰프 열은 양 셀 어레이(DALY)에 의해 공유된다. 제1 비트선(BL1)은 셀 어레이(DALY)마다 배선되어 있다. 셀 어레이(DALY)의 제1 비트선(BL1)과 제1 앰프 열(AMP1)은 도면의 세로 방향으로 배선되는 글로벌 비트선(도시하지 않음)을 통해 접속된다.
SRAM 블록은 9개의 셀 어레이(SALY)와, 이들 셀 어레이(SALY)의 양측에 형성된 9개의 주변 영역(PR)을 갖고 있다. 각 셀 어레이(SALY)에는 64 라인의 제2 워드선(WL2)과 512 라인의 제2 비트선(BL2)이 배선되어 있다. 각 셀 어레이(SALY)는 32 k비트의 기억 용량을 갖고 있다. 각 주변 영역(PR)에는 불량 셀 어레이(SALY)를 구제하기 위한 용장 메모리 셀 열 및 반도체 기판의 p형 웰 영역 및 n형 웰 영역을 각각 전원선에 접속하기 위한 컨택트 홀(접속 영역)이 형성되어 있다.
셀 어레이(DALY, SALY)의 비트선 방향의 길이는 동일하게 되어 있다. 또한,센스 앰프 열(SA) 및 주변 영역(PR)의 비트선 방향의 길이는 동일하게 되어 있다. 이 때문에, DRAM 블록 및 SRAM 블록의 비트선 방향의 길이는 동일하게 된다. 따라서, 도 2에 도시한 바와 같이, 제1 및 제2 칼럼 디코더 열(CDEC1, CDEC2)을 일렬로 배치할 수 있고, 제1 및 제2 앰프 열(AMP1, AMP2)을 1열로 배치할 수 있다. 이 결과, 칼럼 어드레스 신호선(CADD) 및 공통 데이터 버스선(CDB)을 한 방향으로 똑바르게 배선할 수 있다. 플로어 플랜(레이아웃 설계)은 용이하게 되고, 레이아웃 사이즈는 작아진다. 즉, 시스템 메모리의 칩 사이즈를 작게 할 수 있다.
도 4는 DRAM 블록의 셀 어레이(DALY)에 형성되는 제1 메모리 셀(MC1)과, SRAM 블록의 셀 어레이(SALY)에 형성되는 제2 메모리 셀(MC2)의 크기를 나타내고 있다. 여기서, 기호 "F"는 배선 폭의 최소 피치를 나타내고 있다.
제1 메모리 셀(MC1)은 세로 사이즈 2F, 가로 사이즈 4F로 형성되어 있다. 제2 메모리 셀(MC2)은 세로 사이즈, 가로 사이즈 모두 16F로 형성되고 있다. 즉, 제2 메모리 셀(MC2)의 세로 사이즈 및 가로 사이즈는 제1 메모리 셀(MC1)의 세로 사이즈 및 가로 사이즈의 각각 4배, 8배이다. 제2 메모리 셀(MC2)의 면적은 제1 메모리 셀(MC1)의 면적의 32배이다.
이와 같이, 제2 메모리 셀(MC2)의 세로 사이즈, 가로 사이즈, 면적을, 각각 제1 메모리 셀(MC1)의 세로 사이즈, 가로 사이즈, 면적의 2의 n승배로 설계함으로써, 셀 어레이(DALY, SALY)의 크기를 용이하게 맞출 수 있다. 이 예에서는, 제1 메모리 셀(MC1)은 기존의 DRAM의 메모리 셀을 사용하고, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)에 맞춰 설계되고 있다.
이상, 본 실시형태에서는, 제1 및 제2 메모리 셀(MC1, MC2)의 면적 및 세로 사이즈, 가로 사이즈를 소정의 비율로 했기 때문에, DRAM 블록과 SRAM 블록의 크기를 용이하게 가지런히 할 수 있다. 이 때문에, DRAM 블록과 SRAM 블록을, 양단을 가지런하게 하여 일렬로 배치할 수 있고, DRAM 블록과 SRAM 블록의 주위에 배치되는 컬럼 디코더 열(CDEC1, CDEC2) 및 앰프 열(AMP1, AMP2)을 용이하게 가지런히 하여 배치할 수 있다.
DRAM 블록과 SRAM 블록에 있어서, 제1 및 제2 비트선(BL1, BL2)의 배선 방향을 가지런하게 하고, 제1 및 제2 워드선(WL1, WL2)의 배선 방향을 가지런하게 했다. 이 때문에, DRAM 블록과 SRAM 블록의 주위의 동일한 측에, 동일한 종류의 주변 회로(CDEC1, CDEC2 등)를 용이하게 배치할 수 있다.
DRAM 블록의 제1 비트선(BL1) 방향의 길이와, SRAM 블록의 제2 비트선(BL2) 방향의 길이를 같게 했다. 이 때문에, 복수의 DRAM 블록 및 SRAM 블록을, 비트선(BL1, BL2) 방향으로 돌출되는 일없이 나란하게 할 수 있다. 따라서, DRAM 블록 및 SRAM 블록의 비트선(BL1, BL2)의 끝 쪽에, 컬럼 디코더 열(CDEC1, CDEC2)을 가지런하게 하여 배치할 수 있다. 혹은, 앰프 열(AMP1, AMP2)을 가지런하게 하여 배치할 수 있다. 이 결과, 컬럼 디코더 열(CDEC1, CDEC2)에 접속되는 공통 칼럼 어드레스 신호선(CADD)을 용이하게 배선할 수 있다.
DRAM 블록과 SRAM 블록에 있어서, 제1 및 제2 비트선(BL1, BL2)의 배선 방향을 가지런하게 했다. 이 때문에, 제1 및 제2 앰프 열(AMP1, AMP2)을, 동일 방향을 따라서 일렬로 배치할 수 있다. 이 때문에, 공통 데이터 버스선(CDB)을, 제1 및 제2 앰프 열(AMP1, AMP2) 상에 이들 앰프 열(AMP1, AMP2)의 배열 방향을 따라서 배선할 수 있다. 이 결과, 공통 데이터 버스선(CDB)의 배선 영역을 최소한으로 할 수 있다.
마찬가지로, 제1 및 제2 비트선(BL1, BL2)의 배선 방향을 가지런하게 함으로써, 제1 및 제2 칼럼 디코더 열(CDEC1, CDEC2)을, 동일 방향을 따라서 일렬로 배치할 수 있다. 이 때문에, 공통 칼럼 어드레스 신호선(CADD)을, 제1 및 제2 칼럼 디코더 열(CDEC1, CDEC2) 상에 이들 칼럼 디코더 열(CDEC1, CDEC2)의 배열 방향을 따라서 배선할 수 있다. 이 결과, 공통 칼럼 어드레스 신호선(CADD)의 배선 영역을 최소한으로 할 수 있다.
이 결과, 시스템 메모리의 레이아웃 설계 효율을 향상시킬 수 있고, 시스템 메모리의 칩 사이즈를 작게 할 수 있다. 즉, DRAM 블록과 SRAM 블록을 반도체 집적 회로에 효율적으로 탑재할 수 있다. 반도체 집적 회로의 칩 사이즈가 레이아웃 설계에 의존하여 증가하는 것을 방지할 수 있다.
도 5는 본 발명의 반도체 메모리의 제2 실시형태를 나타내고 있다. 제1 실시형태와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다.
이 실시형태에서는, 제1 실시형태의 로우 어드레스 버퍼/래치(14) 및 메모리 코어(26) 대신에 로우 어드레스 버퍼/래치(14A) 및 메모리 코어(26A)가 형성되어 있다. 또한, 어드레스 단자가, 제1 실시형태보다 2 라인 증가하고 있다. 그 밖의 구성은 제1 실시형태와 마찬가지다. 즉, 반도체 집적 회로는, 8개의 8 M비트 DRAM블록(제1 메모리 블록)과 8개의 256 k비트 SRAM 블록(제2 메모리 블록)을 1칩 상에 탑재하여, 시스템 메모리로서 형성되어 있다.
로우 어드레스 버퍼/래치(14A)는 제1 실시형태보다 2 비트 많은 로우 어드레스 신호를 로우 어드레스 신호선(RADD)에 출력한다.
메모리 코어(26A)는 도면의 가로 방향으로 일렬로 배치된 4개의 SRAM 블록과, 가로 방향으로 일렬로 배치된 4개의 DRAM 블록을 4단 겹쳐 구성되어 있다. DRAM 블록 및 SRAM 블록은 동일한 크기이다. 즉, 제1 실시형태의 도 2에서 설명한 바와 같이, DRAM 블록의 제1 워드선(WL1) 방향의 길이와 SRAM 블록의 제2 워드선(WL2) 방향의 길이는 동일하다.
제1 컬럼 디코더 열(CDEC1)은 도면의 세로 방향으로 나란히 늘어서는 DRAM 블록 사이에 배치되어, 이들 DRAM 블록에 공통으로 사용된다. 제2 칼럼 디코더 열(CDEC2)은 SRAM 블록의 일단에 배치되어 있다. 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)은 도면의 세로 방향을 따라서, DRAM 블록 및 SRAM 블록의 옆에 배치되어 있다.
인접하는 SRAM 블록과 DRAM 블록 사이에는 앰프 열(AMP)이 배치되어 있다. 앰프 열(AMP)은 SRAM 블록 및 DRAM 블록에 공통으로 사용된다. 즉, 앰프 열(AMP)은 제1 실시형태의 제1 및 제2 앰프 열(AMP1, AMP2)로서 기능한다.
DRAM 블록 및 SRAM 블록의 크기가 동일하기 때문에, 제1 및 제2 컬럼 디코더 열(CDEC1, CDEC2) 및 앰프 열(AMP)은 각각 도면의 가로 방향으로 일렬로 배치할 수 있게 된다. 또한, 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)은 도면의 세로 방향으로 일렬로 배치할 수 있게 된다. 이 결과, 공통 칼럼 어드레스 신호선(CADD), 공통 로우 어드레스 신호선(RADD) 및 공통 데이터 버스선(CDB)은 메모리 코어(16A) 위를 똑바르게 배선할 수 있게 된다.
이 실시형태에 있어서도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, DRAM 블록 및 SRAM 블록을, 제1 및 제2 워드선(WL1, WL2)의 배선 방향을 가지런하게 하여 배치했기 때문에, 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)을, 동일 방향을 따라서 일렬로 배치할 수 있다. 또한, DRAM 블록의 제1 워드선(WL1) 방향의 길이와, SRAM 블록의 제2 워드선(WL2) 방향의 길이를 같게 했기 때문에, DRAM 블록 및 SRAM 블록의 외측에, 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)을 가지런하게 하여 배치할 수 있다. 따라서, 로우 어드레스 신호선(RADD)을 제1 및 제2 워드 디코더 열(WDEC1, WDEC2) 상에 이들 워드 디코더 열(WDEC1, WDEC2)의 배열 방향을 따라서 배선할 수 있다. 이 결과, 로우 어드레스 신호선(RADD)의 배선 영역을 최소한으로 할 수 있다.
도 6은 본 발명의 반도체 메모리의 제3 실시형태를 나타내고 있다. 제1 및 제2 실시형태와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다.
이 실시형태에서는, 제1 실시형태의 로우 어드레스 버퍼/래치(14) 및 메모리 코어(26) 대신에 로우 어드레스 버퍼/래치(14A) 및 메모리 코어(26B)가 형성되어 있다. 또한, 어드레스 단자가 제1 실시형태보다 2 라인 증가하고 있다. 그 밖의 구성은 제1 실시형태와 마찬가지다. 즉, 반도체 집적 회로는 8개의 8 M비트 DRAM 블록(제1 메모리 블록)과 8개의 256 k비트 SRAM 블록(제2 메모리 블록)을 1칩 상에 탑재하여, 시스템 메모리로서 형성되고 있다.
메모리 코어(26B)는 도면의 세로 방향으로 일렬로 배치된 4개의 SRAM 블록과, 세로 방향으로 일렬로 배치된 4개의 DRAM 블록을 4단 겹쳐 구성되어 있다. DRAM 블록 및 SRAM 블록은 동일한 크기이다. 제1 및 제2 컬럼 디코더 열(CDEC1, CDEC2)은 도면의 가로 방향을 따라서 배치되어 있다. 제1 및 제2 워드 디코더 열(WDEC1, WDEC2)은 각각 도면의 세로 방향을 따라서 배치되어 있다. 제1 및 제2 앰프 열(AMP1, AMP2)은 도면의 가로 방향을 따라서 배치되어 있다.
이 실시형태에서도, 상술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다.
한편, 상술한 실시형태에서는, 제2 메모리 셀(MC2)의 면적을 제1 메모리 셀(MC1)의 32배(2의 5승배)로 한 예에 대해서 설명했지만, 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 2의 4승배라도 좋다.
도 7은 DRAM 블록 및 SRAM 블록의 최소 레이아웃 단위의 일례를 나타내고 있다. 제1 및 제2 메모리 셀(MC1, MC2)의 면적비를 2의 a승(a는 양의 정수)으로 함으로써, 도면에 도시한 바와 같이, DRAM 블록 및 SRAM 블록을 동일한 크기로 용이하게 형성할 수 있다. 이 때문에, 칼럼 디코더(CDEC1, CDEC2), 워드 디코더(WDEC1, WDEC2) 및 앰프 열(AMP1, AMP2)을, DRAM 블록, SRAM 블록에 대하여 상대적으로 동일한 위치에 배치할 수 있다. 이 결과, 도면에 도시한 주변 회로를 포함하는 블록 단위를 자유롭게 조합하여, 소정의 메모리 용량을 갖는 시스템 메모리를 용이하게구축할 수 있다.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명의 반도체 집적 회로에서는, 제1 및 제2 메모리 셀의 사이즈를 소정의 비율로 함으로써, 제1 메모리 블록과 제2 메모리 블록의 크기를 용이하게 가지런히 할 수 있다. 이 때문에, 복수의 제1 및 제2 메모리 블록의 주위에 배치되는 디코더 등의 주변 회로를 용이하게 가지런히 하여 배치할 수 있다. 또한, 주변 회로에 접속되는 신호선의 배선이 용이하게 된다. 이 결과, 반도체 집적 회로의 레이아웃 설계 효율을 향상시킬 수 있다. 즉, 복수 종류의 메모리 블록을 반도체 집적 회로에 효율적으로 형성할 수 있다. 레이아웃이 단순하게 되기 때문에, 반도체 집적 회로의 칩 사이즈가 레이아웃 설계에 의존하여 증가하는 것을 방지할 수 있다.
본 발명의 반도체 집적 회로에서는, 이종의 메모리 블록의 비트선의 배선 방향을 가지런하게 하여, 워드선의 배선 방향을 가지런하게 함으로써, 양 메모리 블록의 주위의 동일한 측에, 동일한 종류의 주변 회로(디코더, 앰프 등)를 용이하게 배치할 수 있다. 이 결과, 레이아웃 설계가 용이하게 된다.
본 발명의 반도체 집적 회로에서는, 복수의 제1 및 제2 메모리 블록을, 비트선 방향으로 돌출되는 일없이 나란하게 할 수 있다. 따라서, 제1 및 제2 메모리 블록의 비트선의 끝 쪽에, 주변 회로를 일렬로 가지런하게 하여 배치할 수 있다. 이결과, 칼럼 디코더 또는 앰프 등의 주변 회로에 접속되는 신호선의 배선이 용이하게 된다.
본 발명의 반도체 집적 회로에서는, 복수의 제1 및 제2 메모리 블록을, 워드선 방향으로 돌출되는 일없이 나란하게 할 수 있다. 따라서, 제1 및 제2 메모리 블록의 워드선의 끝 쪽에, 주변 회로를 일렬로 가지런하게 하여 배치할 수 있다. 이 결과, 워드 디코더 등의 주변 회로에 접속되는 신호선의 배선이 용이하게 된다.
본 발명의 반도체 집적 회로에서는, 공통 데이터 버스선은, 제1 및 제2 앰프 열 상에 이들 앰프 열의 배열 방향을 따라서 배선할 수 있게 된다. 이 결과, 신호선의 배선 영역을 최소한으로 할 수 있어, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다.
본 발명의 반도체 집적 회로에서는, 제1 및 제2 비트선의 배선 방향을 가지런하게 함으로써, 제1 및 제2 칼럼 디코더 열은 동일 방향을 따라서 일렬로 배치할 수 있게 된다. 이 때문에, 공통 칼럼 어드레스 신호선은 제1 및 제2 칼럼 디코더 열 상에 이들 칼럼 디코더 열의 배열 방향을 따라서 배선할 수 있게 된다. 이 결과, 신호선의 배선 영역을 최소한으로 할 수 있어, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다.
본 발명의 반도체 집적 회로의 다른 한 형태에서는, 제1 및 제2 워드선의 배선 방향을 가지런하게 함으로써, 제1 및 제2 워드 디코더 열은 동일 방향을 따라서 일렬로 배치할 수 있게 된다. 이 때문에, 공통 로우 어드레스 신호선은 제1 및 제2 워드 디코더 열 상에 이들 워드 디코더 열의 배열 방향을 따라서 배선할 수 있게된다. 이 결과, 신호선의 배선 영역을 최소한으로 할 수 있어, 반도체 집적 회로의 칩 사이즈를 작게 할 수 있다.

Claims (14)

  1. 제1 메모리 셀을 갖는 제1 메모리 블록과,
    상기 제1 메모리 셀과 이종의 제2 메모리 셀을 가지며, 상기 제1 메모리 블록과 독립적으로 동작하는 제2 메모리 블록을 구비하고,
    상기 제2 메모리 셀의 면적은, 상기 제1 메모리 셀의 면적의 2의 a승배(a는 양의 정수)인 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제2 메모리 셀의 세로 사이즈는, 상기 제1 메모리 셀의 세로 사이즈의 2의 b승배(b는 양의 정수)이며, 상기 제2 메모리 셀의 가로 사이즈는, 상기 제1 메모리 셀의 가로 사이즈의 2의 c승배(c는 양의 정수)인 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 제1 메모리 셀은, 다이내믹 RAM의 메모리 셀이며,
    상기 제2 메모리 셀은, 스태틱 RAM의 메모리 셀인 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 제1 메모리 블록은, 상기 제1 메모리 셀에 접속된 제1 비트선 및 제1 워드선을 구비하고,
    상기 제2 메모리 블록은, 상기 제2 메모리 셀에 접속된 제2 비트선 및 제2워드선을 구비하며,
    상기 제1 및 제2 비트선의 배선 방향은 동일하며,
    상기 제1 및 제2 워드선의 배선 방향은 동일한 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 제1 메모리 블록의 상기 제1 비트선 방향의 길이와, 상기 제2 메모리 블록의 상기 제2 비트선 방향의 길이는 동일한 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서, 상기 제1 메모리 셀은, 다이내믹 RAM의 메모리 셀이고,
    상기 제2 메모리 셀은, 스태틱 RAM의 메모리 셀이며,
    상기 제1 메모리 블록은, 상기 제1 비트선 상의 데이터 신호를 증폭하는 센스 앰프 열을 포함하고,
    상기 제2 메모리 블록은, 용장 메모리 셀 열 및 반도체 기판에 형성된 웰 영역을 전원선에 접속하기 위한 접속 영역을 포함하고 있는 것을 특징으로 하는 반도체 집적 회로.
  7. 제4항에 있어서, 상기 제1 메모리 블록의 상기 제1 워드선 방향의 길이와, 상기 제2 메모리 블록의 상기 제2 워드선 방향의 길이는 같은 것을 특징으로 하는 반도체 집적 회로.
  8. 제4항에 있어서, 상기 제1 메모리 블록의 일단에 형성되어, 상기 제1 비트선에 데이터 신호를 입출력하기 위한 제1 앰프 열과,
    상기 제2 메모리 블록의 일단에 형성되어, 상기 제2 비트선에 데이터 신호를 입출력하기 위한 제2 앰프 열을 구비하고,
    상기 제1 및 제2 앰프 열은, 동일 방향을 따라 일렬로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 제1 및 제2 비트선에 데이터 신호를 입출력하는 공통 데이터 버스선을 구비하고,
    상기 공통 데이터 버스선은, 상기 제1 및 제2 앰프 열 상에 이들 앰프 열의 배열 방향을 따라 배선되어 있는 것을 특징으로 하는 반도체 집적 회로.
  10. 제4항에 있어서, 상기 제1 메모리 블록의 일단에 형성되어, 칼럼 어드레스 신호에 따라 상기 제1 비트선 중 어느 것을 선택하기 위한 제1 칼럼 디코더 열과,
    상기 제2 메모리 블록의 일단에 형성되어, 상기 칼럼 어드레스 신호에 따라 상기 제2 비트선 중 어느 것을 선택하기 위한 제2 칼럼 디코더 열을 구비하고,
    상기 제1 및 제2 칼럼 디코더 열은, 동일 방향을 따라 일렬로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 제1 및 제2 칼럼 디코더 열에 상기 칼럼 어드레스 신호를 전달하는 공통 칼럼 어드레스 신호선을 구비하고,
    상기 공통 칼럼 어드레스 신호선은, 상기 제1 및 제2 칼럼 디코더 열 상에 이들 디코더 열의 배열 방향을 따라 배선되어 있는 것을 특징으로 하는 반도체 집적 회로.
  12. 제4항에 있어서, 상기 제1 및 제2 비트선에 데이터 신호를 입출력하는 공통 데이터 버스선을 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  13. 제4항에 있어서, 상기 제1 메모리 블록의 일단에 형성되어, 로우 어드레스 신호에 따라 상기 제1 워드선 중 어느 것을 선택하기 위한 제1 워드 디코더 열과,
    상기 제2 메모리 블록의 일단에 형성되어, 상기 로우 어드레스 신호에 따라 상기 제2 워드선 중 어느 것을 선택하기 위한 제2 워드 디코더 열을 구비하고,
    상기 제1 및 제2 워드 디코더 열은, 동일 방향을 따라 일렬로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서, 상기 제1 및 제2 워드 디코더 열에 상기 로우 어드레스 신호를 전달하는 공통 로우 어드레스 신호선을 구비하고,
    상기 공통 로우 어드레스 신호선은, 상기 제1 및 제2 워드 디코더 열 상에 이들 워드 디코더 열의 배열 방향을 따라 배선되어 있는 것을 특징으로 하는 반도체 집적 회로.
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