JP4514095B2

JP4514095B2 - Ａ／ｄ変換回路

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Publication number: JP4514095B2
Application number: JP2003337367A
Authority: JP
Inventors: 不二雄黒川
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2003-09-29
Filing date: 2003-09-29
Publication date: 2010-07-28
Anticipated expiration: 2023-09-29
Also published as: JP2005109643A

Description

本発明は、低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得ることができるＡ／Ｄ変換回路に関する。

図１（Ａ）は従来の逐次比較型のＡ／Ｄ変換回路を示す説明図である。図１（Ａ）において、比較回路８１１は、アナログ入力信号Ｓａと、Ｄ／Ａ変換器８１２が出力する逐次檀家的に変化する電圧とを比較する。Ｄ／Ａ変換器８１２は、制御論理回路８１３からのデジタル信号により駆動される。比較回路８１１からの比較信号は逐次比較レジスタ８１３に出力され、逐次比較レジスタ８１３は、比較信号を０または１として記憶する。制御論理回路８１３は、比較回路８１１からの信号を所定数（たとえば８回）記憶し、これをデジタル出力値Ｓｄ（図１（Ａ）では３ビット）として出力するとともに、Ｄ／Ａ変換器８１２に出力する電圧を初期状態に戻す。

図１（Ｂ）は従来の並列処理型のＡ／Ｄ変換回路を示す説明図である。図１（Ｂ）において、アナログ入力信号Ｓａは、比較回路ＣＭＰ１〜ＣＭＰ８により並列的に比較される。比較回路ＣＭＰ１〜ＣＭＰ８における各基準電圧は、一定の電圧差を持つようにセットされており、比較回路ＣＭＰ１〜ＣＭＰ８は、比較信号を０または１として符号変換回路８２１に出力する。符号変換回路８２１は、比較回路ＣＭＰ１〜ＣＭＰ８からの出力をデコードし、これを３ビットのデジタル出力値Ｓｄとして出力する。

ところで、近年、電子機器は高性能化しており、音声、画像等のサンプリング等の処理には、より高解像度のＡ／Ｄ変換回路が必要とされるようになっている。しかし、図１（Ａ）の従来の逐次比較型のＡ／Ｄ変換回路では、解像度を高くするためには、比較回路８１１およびＤ／Ａ変換器８１２として精度が高いものが要求される。また、図１（Ｂ）の従来の並列処理型のＡ／Ｄ変換回路でも、解像度を高くしたい場合には、比較回路として精度が極めて高いものが要求される。

図２は、図１（Ａ），（Ｂ）のＡ／Ｄ変換回路を用いた制御装置の説明図である。図２において、Ａ／Ｄ変換回路８３１１は、デジタル目標値信号Ｓｄｔの代りにアナログ目標値信号Ｓａｔを入力し、デジタル目標値信号を制御回路８３２に出力する場合に用いられる。Ａ／Ｄ変換回路８３１２は、制御対象８３４からアナログ信号検出値Ｓａ＿ｄｔｃｔを入力し、これをデジタル信号に変換して制御回路８３２に出力する。制御回路８３２は、制御用デジタルデータを制御信号生成回路８３３に出力し、制御信号生成回路８３３は制御信号Ｓａ＿ｃｔｒｌを制御対象８３４に出力する。ところで、図２のＡ／Ｄ変換回路でも、図１（Ａ），（Ｂ）のＡ／Ｄ変換回路を用いていることから、当該Ａ／Ｄ変換回路に用いる比較回路として精度の高いものが要求される。

図３はＡ／Ｄ変換回路の他の従来技術を示す説明図である。図３において、Ａ／Ｄ変換回路２は、第１デジタル化回路２１１，第１量子化誤差出力回路２２１，第１増幅回路２３１とからなる第１ユニットＵ１と、第２デジタル化回路２１２，第２量子化誤差出力回路２２２，第２増幅回路２３２とからなる第２ユニットＵ２と、第３デジタル化回路２１３，第３量子化誤差出力回路２２３，第３増幅回路２３３とからなる第３ユニットＵ３と、第４デジタル化回路２１４とからなる。

第１デジタル化回路２１１は、アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する。第１量子化誤差出力回路２２１は、第１デジタル化回路２１１によるアナログ入力信号Ｓａのデジタル化における量子化誤差ε１を出力する。第１増幅回路２３１は、第１量子化誤差出力回路２２１の出力信号を増幅率Ａ１で増幅して出力する。
第２デジタル化回路２１２は、第１増幅回路２３１の出力信号をＭ２ビットでデジタル化して出力する。第２量子化誤差出力回路２２２は、第２デジタル化回路２１２による第１増幅回路の前記出力信号のデジタル化における量子化誤差ε２を出力する。第２増幅回路２３２は、第２量子化誤差出力回路２２２の出力信号を増幅率Ａ２で増幅して出力する。

第３デジタル化回路２１３は、第２増幅回路２３２の出力信号をＭ３ビットでデジタル化して出力する。第３量子化誤差出力回路２２３は、第３デジタル化回路２３１による第２増幅回路の前記出力信号のデジタル化における量子化誤差ε３を出力する。第３増幅回路２３３は、第３量子化誤差出力回路２３２の出力信号を増幅率Ａ３で増幅して出力する。
第４デジタル化回路２１４は、第３増幅回路２３３の出力信号ε３・Ａ３をＭ４ビットでデジタル化して出力する。
デジタル信号出力回路２４は、第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４のデジタル出力値Ｂ１，Ｂ２，Ｂ３，Ｂ４から、デジタル出力値Ｂｑを出力する。

なお、第１量子化誤差出力回路２２１および第１増幅回路２３１、第２量子化誤差出力回路２２２および第２増幅回路２３２、第３量子化誤差出力回路２２３および第３増幅回路２３３に代えて、それぞれ増幅機能を備えた第１，第２，第３量子化誤差出力回路（量子化誤差増幅出力回路）を用いることもできる。
図３では、第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３、第１，第２，第３増幅回路２３１，２３２，２３３を用いてデジタル信号Ｂｑを生成したが、本実施形態では、第１〜第ｍ＋１（ｍは４以上の整数）のデジタル化回路と、第１〜第ｍの量子化誤差出力回路および増幅回路によりデジタル信号Ｂｑを生成することができることは言うまでもない。

本発明の目的は、低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得ることができるＡ／Ｄ変換回路を提供することにある。

本発明は、
「（Ａ−１）アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε１）を出力する第１量子化誤差出力回路と、前記第１量子化誤差出力回路の出力信号を所定増幅率（Ａ１）で増幅して出力する第１増幅回路と、
（Ａ−２）前記第１増幅回路の出力信号をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第２デジタル化回路による前記第１増幅回路の前記出力信号のデジタル化における量子化誤差（ε２）を出力する第２量子化誤差出力回路と、前記第２量子化誤差出力回路の出力信号を所定増幅率（Ａ２）で増幅して出力する第２増幅回路と、
・・・
（Ａ−ｎ）前記第（ｎ−１）増幅回路の出力信号をＭｎビットでデジタル化して出力する第ｎデジタル化回路と、前記第ｎデジタル化回路による前記第（ｎ−１）増幅回路の前記出力信号のデジタル化における量子化誤差（εｎ）を出力する第ｎ量子化誤差出力回路と、前記第ｎ量子化誤差出力回路の出力信号を所定増幅率（Ａｎ）で増幅して出力する第ｎ増幅回路と、
（Ｂ）前記第ｎ量子化誤差増幅出力回路の出力信号（εｎ・Ａｎ）をＭ（ｎ＋１）ビットでデジタル化して出力する第（ｎ＋１）デジタル化回路と、
（Ｃ）前記第１，第２，・・・，第ｎ，第ｎ＋１デジタル化回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂｎから、所定ビットのデジタル信号Ｂｑを出力するデジタル信号出力回路と、
を備えたＡ／Ｄ変換回路において、
前記第１から第ｎデジタル化回路が、デジタル化共用回路により共用されてなり、
前記アナログ入力信号（Ｓａ）と、前記デジタル化共用回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器、
を備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。

低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得ることができるＡ／Ｄ変換回路を提供できる。すなわち、本発明のＡ／Ｄ変換回路では、低価格のデジタル化回路（低解像度デジタル化回路）を使用することで、低製造コストのＡ／Ｄ変換回路を提供できる。

（ａ）図４は本発明のＡ／Ｄ変換回路の第１実施形態を示す説明図である。第１実施形態では図３の従来技術の第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４を単一のデジタル化共用回路２１としてある。
図４において、Ａ／Ｄ変換回路２は、デジタル化共用回路２１と、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３と、増幅回路２３１，２３２，２３３と、デジタル信号出力回路２４と、アナログ信号切替え器２５と、サンプルホールド回路２６０，２６１，２６２，２６３と、デジタル信号切替え器２７とからなる。

アナログ信号切替え器２５およびデジタル信号切替え器２７には制御信号ＣＳが入力されており、アナログ信号切替え器２５は、まず制御信号ＣＳに基づきサンプルホールド回路２６０に保持されたアナログ入力信号Ｓａを入力し、これをデジタル化共用回路２１に出力する。
デジタル化共用回路２１は、アナログ入力信号ＳａからＭ１ビットのデジタル信号Ｂ１を生成し、これをデジタル信号切替え器２７に出力する。デジタル信号切替え器２７は、デジタル信号Ｂ１をデジタル信号出力回路２４に出力するとともに、第１量子化誤差出力回路２２１に出力する。デジタル信号出力回路２４は、デジタル信号Ｂ１を所定レジスタに一時保存する。一方、第１量子化誤差出力回路２２１は、アナログ入力信号Ｓａとデジタル信号出力回路２４からのデジタル信号Ｂ１とを入力し、デジタル信号Ｂ１の生成における量子化誤差ε１を検出する。増幅回路２３１は、量子化誤差ε１を増幅率Ａ１で増幅し、ε１・Ａ１としてサンプルホールド回路２６１に出力する。

つぎに、アナログ信号切替え器２５は、制御信号ＣＳに基づきサンプルホールド回路２６１に保持されたアナログ入力信号（ε１・Ａ１）を入力し、これをデジタル化共用回路２１に出力する。デジタル化共用回路２１は、アナログ入力信号（ε１・Ａ１）からＭ２ビットのデジタル信号Ｂ２を生成し、これをデジタル信号出力回路２４および第２量子化誤差出力回路２２２に出力する。デジタル信号出力回路２４は、デジタル信号Ｂ２を所定レジスタに一時保存する。一方、第２量子化誤差出力回路２２２は、増幅回路２３１からのアナログ信号とデジタル信号出力回路２４からのデジタル信号Ｂ２とを入力し、デジタル信号Ｂ２の生成における量子化誤差ε２を検出する。増幅回路２３２は、量子化誤差ε２を増幅率Ａ２で増幅し、ε２・Ａ２としてサンプルホールド回路２６２に出力する。

以下同様にして、デジタル化共用回路２１は、Ｍ３ビットのデジタル信号Ｂ３を生成し、デジタル信号出力回路２４は、デジタル信号Ｂ３を所定レジスタに保存する。第３量子化誤差出力回路２２３が量子化誤差ε３を出力し、増幅回路２３３はε３を増幅率Ａ３で増幅し、ε３・Ａ３としてサンプルホールド回路２６３に出力する。
そして、デジタル化共用回路２１は、Ｍ４ビットのデジタル信号Ｂ４を生成し、デジタル信号出力回路２４は、デジタル信号Ｂ４を所定レジスタに保存する。
デジタル信号出力回路２４は、デジタル信号Ｂ１，Ｂ２，Ｂ３，Ｂ４から、デジタル出力信号Ｂｑを生成して出力する。
図４では、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３、第１，第２，第３増幅回路２３１，２３２，２３３を用いてデジタル信号Ｂｑを生成したが、本実施形態では、第１〜第ｍ（ｍは４以上の整数）の量子化誤差出力回路および増幅回路によりデジタル信号Ｂｑを生成することができることは言うまでもない。

（ｂ）図５は本発明のＡ／Ｄ変換回路の第２実施形態を示す説明図である。第２実施形態は図３の従来技術の第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４を単一のデジタル化共用回路２１とし、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３を単一の量子化誤差出力回路２２とし、第１，第２，第３増幅回路２３１，２３２，２３３を単一の増幅回路２３としてある。
すなわち、図５において、Ａ／Ｄ変換回路２は、デジタル化共用回路２１と、量子化誤差出力回路２２と、増幅回路２３と、デジタル信号出力回路２４と、アナログ信号切替え器２５と、サンプルホールド回路２６０，２６１とからなる。

アナログ信号切替え器２５には制御信号ＣＳが入力されており、アナログ信号切替え器２５は、まずこの制御信号ＣＳに基づきサンプルホールド回路２６０に保持されたアナログ入力信号Ｓａを入力し、これをデジタル化共用回路２１に出力する。デジタル化共用回路２１は、アナログ入力信号ＳａからＭ１ビットのデジタル信号Ｂ１を生成し、これをデジタル信号出力回路２４に出力する。デジタル信号出力回路２４は、前述の制御信号ＣＳを入力しており、デジタル信号Ｂ１を所定レジスタに一時保存する。
量子化誤差出力回路２２は、アナログ入力信号Ｓａと量子化誤差出力回路２２のデジタル信号Ｂ１とを入力し、デジタル信号Ｂ１の生成における量子化誤差ε１を検出する。増幅回路２３は量子化誤差ε１を増幅率Ａで増幅し、ε１・Ａとしてサンプルホールド回路２６１に出力する。

つぎに、アナログ信号切替え器２５は、制御信号ＣＳに基づきサンプルホールド回路２６１に保持されたアナログ入力信号（ε１・Ａ）を入力し、これをデジタル化共用回路２１に出力する。デジタル化共用回路２１は、アナログ入力信号（ε１・Ａ）からＭ２ビットのデジタル信号Ｂ２を生成し、これをデジタル信号出力回路２４に出力する。デジタル信号出力回路２４は、前述の制御信号ＣＳを入力しており、デジタル信号Ｂ２を所定レジスタに一時保存する。

以下同様にして、デジタル信号Ｂ２の生成における量子化誤差ε２・Ａからデジタル信号Ｂ３を生成し、これをデジタル信号出力回路２４の所定レジスタに一時保存し、デジタル信号Ｂ３の生成における量子化誤差ε３・Ａからデジタル信号Ｂ４を生成し、これをデジタル信号出力回路２４の所定レジスタに一時保存する。
デジタル信号出力回路２４は、デジタル信号Ｂ１，Ｂ２，Ｂ３，Ｂ４から、デジタル出力信号Ｂｑを生成して出力する。
もちろん、本実施形態では、デジタル信号を４つ以上（すなわち、Ｂ１，Ｂ２，Ｂ３，Ｂ４，・・・，Ｂｍ）用いてデジタル出力信号Ｂｑを生成することもできることは言うまでもない。

（Ａ）は従来の逐次比較型のＡ／Ｄ変換回路を示す説明図、（Ｂ）は従来の並列処理型のＡ／Ｄ変換回路を示す説明図である。図１（Ａ），（Ｂ）のＡ／Ｄ変換回路を用いた制御装置の説明図である。従来のＡ／Ｄ変換回路の他の例を示す説明図である。本発明のＡ／Ｄ変換回路の第１実施形態を示す説明図である。本発明のＡ／Ｄ変換回路の第２実施形態を示す説明図である。

２Ａ／Ｄ変換回路
２１デジタル化共用回路
２２量子化誤差出力回路
２４デジタル信号出力回路
２５アナログ信号切替え器
２７デジタル信号切替え器
２１１第１デジタル化回路
２１２第２デジタル化回路
２１３第３デジタル化回路
２１４第４デジタル化回路
２２１第１量子化誤差出力回路
２２２第２量子化誤差出力回路
２２３第３量子化誤差出力回路
２３１第１増幅回路
２３２第２増幅回路
２３３第３増幅回路
２６０，２６１サンプルホールド回路

Claims

（Ａ−１）アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε１）を出力する第１量子化誤差出力回路と、前記第１量子化誤差出力回路の出力信号を所定増幅率（Ａ１）で増幅して出力する第１増幅回路と、（Ａ−２）前記第１増幅回路の出力信号をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第２デジタル化回路による前記第１増幅回路の前記出力信号のデジタル化における量子化誤差（ε２）を出力する第２量子化誤差出力回路と、前記第２量子化誤差出力回路の出力信号を所定増幅率（Ａ２）で増幅して出力する第２増幅回路と、
・・・
（Ａ−ｎ）前記第（ｎ−１）増幅回路の出力信号をＭｎビットでデジタル化して出力する第ｎデジタル化回路と、前記第ｎデジタル化回路による前記第（ｎ−１）増幅回路の前記出力信号のデジタル化における量子化誤差（εｎ）を出力する第ｎ量子化誤差出力回路と、前記第ｎ量子化誤差出力回路の出力信号を所定増幅率（Ａｎ）で増幅して出力する第ｎ増幅回路と、
（Ｂ）前記第ｎ量子化誤差増幅出力回路の出力信号（εｎ・Ａｎ）をＭ（ｎ＋１）ビットでデジタル化して出力する第（ｎ＋１）デジタル化回路と、
（Ｃ）前記第１，第２，・・・，第ｎ，第ｎ＋１デジタル化回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂｎから、所定ビットのデジタル信号Ｂｑを出力するデジタル信号出力回路と、
を備えたＡ／Ｄ変換回路において、
前記第１から第ｎデジタル化回路が、デジタル化共用回路により共用されてなり、
前記アナログ入力信号（Ｓａ）と、前記デジタル化共用回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器とを備えたことを特徴とするＡ／Ｄ変換回路。