JP4514095B2 - A/d変換回路 - Google Patents
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Description
第2デジタル化回路212は、第1増幅回路231の出力信号をM2ビットでデジタル化して出力する。第2量子化誤差出力回路222は、第2デジタル化回路212による第1増幅回路の前記出力信号のデジタル化における量子化誤差ε2を出力する。第2増幅回路232は、第2量子化誤差出力回路222の出力信号を増幅率A2で増幅して出力する。
第4デジタル化回路214は、第3増幅回路233の出力信号ε3・A3をM4ビットでデジタル化して出力する。
デジタル信号出力回路24は、第1,第2,第3,第4デジタル化回路211,212,213,214のデジタル出力値B1,B2,B3,B4から、デジタル出力値Bqを出力する。
図3では、第1,第2,第3,第4デジタル化回路211,212,213,214、第1,第2,第3量子化誤差出力回路221,222,223、第1,第2,第3増幅回路231,232,233を用いてデジタル信号Bqを生成したが、本実施形態では、第1〜第m+1(mは4以上の整数)のデジタル化回路と、第1〜第mの量子化誤差出力回路および増幅回路によりデジタル信号Bqを生成することができることは言うまでもない。
「(A−1)アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路と、前記第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε1)を出力する第1量子化誤差出力回路と、前記第1量子化誤差出力回路の出力信号を所定増幅率(A1)で増幅して出力する第1増幅回路と、
(A−2)前記第1増幅回路の出力信号をM2ビットでデジタル化して出力する第2デジタル化回路と、前記第2デジタル化回路による前記第1増幅回路の前記出力信号のデジタル化における量子化誤差(ε2)を出力する第2量子化誤差出力回路と、前記第2量子化誤差出力回路の出力信号を所定増幅率(A2)で増幅して出力する第2増幅回路と、
・・・
(A−n)前記第(n−1)増幅回路の出力信号をMnビットでデジタル化して出力する第nデジタル化回路と、前記第nデジタル化回路による前記第(n−1)増幅回路の前記出力信号のデジタル化における量子化誤差(εn)を出力する第n量子化誤差出力回路と、前記第n量子化誤差出力回路の出力信号を所定増幅率(An)で増幅して出力する第n増幅回路と、
(B)前記第n量子化誤差増幅出力回路の出力信号(εn・An)をM(n+1)ビットでデジタル化して出力する第(n+1)デジタル化回路と、
(C)前記第1,第2,・・・,第n,第n+1デジタル化回路のデジタル出力値B1,B2,・・・,Bnから、所定ビットのデジタル信号Bqを出力するデジタル信号出力回路と、
を備えたA/D変換回路において、
前記第1から第nデジタル化回路が、デジタル化共用回路により共用されてなり、
前記アナログ入力信号(Sa)と、前記デジタル化共用回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器、
を備えたことを特徴とするA/D変換回路」を要旨とする。
図4において、A/D変換回路2は、デジタル化共用回路21と、第1,第2,第3量子化誤差出力回路221,222,223と、増幅回路231,232,233と、デジタル信号出力回路24と、アナログ信号切替え器25と、サンプルホールド回路260,261,262,263と、デジタル信号切替え器27とからなる。
デジタル化共用回路21は、アナログ入力信号SaからM1ビットのデジタル信号B1を生成し、これをデジタル信号切替え器27に出力する。デジタル信号切替え器27は、デジタル信号B1をデジタル信号出力回路24に出力するとともに、第1量子化誤差出力回路221に出力する。デジタル信号出力回路24は、デジタル信号B1を所定レジスタに一時保存する。一方、第1量子化誤差出力回路221は、アナログ入力信号Saとデジタル信号出力回路24からのデジタル信号B1とを入力し、デジタル信号B1の生成における量子化誤差ε1を検出する。増幅回路231は、量子化誤差ε1を増幅率A1で増幅し、ε1・A1としてサンプルホールド回路261に出力する。
そして、デジタル化共用回路21は、M4ビットのデジタル信号B4を生成し、デジタル信号出力回路24は、デジタル信号B4を所定レジスタに保存する。
デジタル信号出力回路24は、デジタル信号B1,B2,B3,B4から、デジタル出力信号Bqを生成して出力する。
図4では、第1,第2,第3量子化誤差出力回路221,222,223、第1,第2,第3増幅回路231,232,233を用いてデジタル信号Bqを生成したが、本実施形態では、第1〜第m(mは4以上の整数)の量子化誤差出力回路および増幅回路によりデジタル信号Bqを生成することができることは言うまでもない。
すなわち、図5において、A/D変換回路2は、デジタル化共用回路21と、量子化誤差出力回路22と、増幅回路23と、デジタル信号出力回路24と、アナログ信号切替え器25と、サンプルホールド回路260,261とからなる。
量子化誤差出力回路22は、アナログ入力信号Saと量子化誤差出力回路22のデジタル信号B1とを入力し、デジタル信号B1の生成における量子化誤差ε1を検出する。増幅回路23は量子化誤差ε1を増幅率Aで増幅し、ε1・Aとしてサンプルホールド回路261に出力する。
デジタル信号出力回路24は、デジタル信号B1,B2,B3,B4から、デジタル出力信号Bqを生成して出力する。
もちろん、本実施形態では、デジタル信号を4つ以上(すなわち、B1,B2,B3,B4,・・・,Bm)用いてデジタル出力信号Bqを生成することもできることは言うまでもない。
21 デジタル化共用回路
22 量子化誤差出力回路
24 デジタル信号出力回路
25 アナログ信号切替え器
27 デジタル信号切替え器
211 第1デジタル化回路
212 第2デジタル化回路
213 第3デジタル化回路
214 第4デジタル化回路
221 第1量子化誤差出力回路
222 第2量子化誤差出力回路
223 第3量子化誤差出力回路
231 第1増幅回路
232 第2増幅回路
233 第3増幅回路
260,261 サンプルホールド回路
Claims (1)
- (A−1)アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路と、前記第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε1)を出力する第1量子化誤差出力回路と、前記第1量子化誤差出力回路の出力信号を所定増幅率(A1)で増幅して出力する第1増幅回路と、(A−2)前記第1増幅回路の出力信号をM2ビットでデジタル化して出力する第2デジタル化回路と、前記第2デジタル化回路による前記第1増幅回路の前記出力信号のデジタル化における量子化誤差(ε2)を出力する第2量子化誤差出力回路と、前記第2量子化誤差出力回路の出力信号を所定増幅率(A2)で増幅して出力する第2増幅回路と、
・・・
(A−n)前記第(n−1)増幅回路の出力信号をMnビットでデジタル化して出力する第nデジタル化回路と、前記第nデジタル化回路による前記第(n−1)増幅回路の前記出力信号のデジタル化における量子化誤差(εn)を出力する第n量子化誤差出力回路と、前記第n量子化誤差出力回路の出力信号を所定増幅率(An)で増幅して出力する第n増幅回路と、
(B)前記第n量子化誤差増幅出力回路の出力信号(εn・An)をM(n+1)ビットでデジタル化して出力する第(n+1)デジタル化回路と、
(C)前記第1,第2,・・・,第n,第n+1デジタル化回路のデジタル出力値B1,B2,・・・,Bnから、所定ビットのデジタル信号Bqを出力するデジタル信号出力回路と、
を備えたA/D変換回路において、
前記第1から第nデジタル化回路が、デジタル化共用回路により共用されてなり、
前記アナログ入力信号(Sa)と、前記デジタル化共用回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器とを備えたことを特徴とするA/D変換回路。
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