JP6953448B2 - アナログ−デジタル変換器、固体撮像素子、及び、電子機器 - Google Patents
アナログ−デジタル変換器、固体撮像素子、及び、電子機器 Download PDFInfo
- Publication number
- JP6953448B2 JP6953448B2 JP2018562905A JP2018562905A JP6953448B2 JP 6953448 B2 JP6953448 B2 JP 6953448B2 JP 2018562905 A JP2018562905 A JP 2018562905A JP 2018562905 A JP2018562905 A JP 2018562905A JP 6953448 B2 JP6953448 B2 JP 6953448B2
- Authority
- JP
- Japan
- Prior art keywords
- current steering
- analog
- conversion unit
- steering type
- type digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000006243 chemical reaction Methods 0.000 claims description 313
- 238000012545 processing Methods 0.000 claims description 66
- 238000013139 quantization Methods 0.000 claims description 43
- 230000010354 integration Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000011159 matrix material Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 17
- 238000003384 imaging method Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 230000009467 reduction Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000013500 data storage Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000010408 sweeping Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される。
光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器として上記の構成のアナログ−デジタル変換器を用いる。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。
1.本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明
2.本開示のアナログ−デジタル変換器
2−1.実施例1(2次のΔΣアナログ−デジタル変換器の例)
2−2.実施例2(実施例1の変形例:制御回路部の回路構成が異なる例)
2−3.実施例3(実施例2の変形例:1段目の積分器のタイプが異なる例)
2−4.実施例4(第2のカレントステアリング型デジタル−アナログ変換部を予備として持つ例)
2−5.実施例5(実施例4の変形例)
2−6.実施例6(3次のΔΣアナログ−デジタル変換器の例)
2−7.変形例
3.本開示の固体撮像素子(CMOSイメージセンサの例)
3−1.基本的なシステム構成
3−2.実施例7(隣接する画素列のアナログ−デジタル変換器に属するカレントステアリング型デジタル−アナログ変換部を用いる例)
3−3.積層構造
4.本開示の電子機器(撮像装置の例)
5.本開示がとることができる構成
本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、第2のカレントステアリング型デジタル−アナログ変換部について、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている形態とすることができる。
本開示のアナログ−デジタル変換器(AD変換器)は、フィードバックループ中にカレントステアリング型デジタル−アナログ変換部(DA変換部)を有する連続時間型のΔΣアナログ−デジタル変換器である。本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器は、カレントステアリング型デジタル−アナログ変換部の電流源の低周波ノイズのうち、特に、ΔΣ変調によるノイズ低減効果を受けずにそのままアナログ−デジタル変換器の出力に乗ってしまうランダムテレグラフノイズを低減するためになされたものである。
実施例1は、2次のΔΣアナログ−デジタル変換器の例である。実施例1に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図1に示す。
実施例2は、実施例1の変形例であり、制御回路部50の回路構成が実施例1と異なっている。実施例2に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図6に示し、実施例2に係る連続時間型のΔΣアナログ−デジタル変換器における各部の信号のタイミング波形を図7に示す。
実施例3は、実施例2の変形例であり、1段目の積分器11のタイプが実施例2と異なっている。実施例3に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図8に示す。
実施例4は、1段目の積分器11に対してのみカレントステアリング型デジタル−アナログ変換部を備える2次のΔΣアナログ−デジタル変換器1において、第2のカレントステアリング型デジタル−アナログ変換部40を、第1のカレントステアリング型デジタル−アナログ変換部30の予備として持つ例である。実施例4に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図9に示す。
実施例5は、実施例4の変形例である。実施例5に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図10に示す。実施例5に係るΔΣアナログ−デジタル変換器1では、予備として備える第2のカレントステアリング型デジタル−アナログ変換部40が、スイッチ回路部分(スイッチ素子41,43等)を持たず、電流源I2及びスイッチ素子47,48から成る回路構成となっている。
実施例6は、3次のΔΣアナログ−デジタル変換器の例である。実施例6に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図11に示す。
以上では、第1のカレントステアリング型デジタル−アナログ変換部30と同じΔΣアナログ−デジタル変換器内に設けられているデジタル−アナログ変換部を、第2のカレントステアリング型デジタル−アナログ変換部40として用いる場合を例に挙げて説明したが、これに限られるものではない。すなわち、第1のカレントステアリング型デジタル−アナログ変換部30が設けられたΔΣアナログ−デジタル変換器に隣接するΔΣアナログ−デジタル変換器内に設けられているデジタル−アナログ変換部を、第2のカレントステアリング型デジタル−アナログ変換部40として用いるようにしてもよい。その具体例については、実施例7として、後で詳細に説明する。
[基本的なシステム構成]
図12は、本開示の固体撮像素子の基本的なシステム構成を示す概略構成図である。ここでは、固体撮像素子として、X−Yアドレス方式の固体撮像素子の一種であるCMOSイメージセンサを例に挙げて説明する。CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
実施例7は、第2のカレントステアリング型デジタル−アナログ変換部40として、隣接する画素列のアナログ−デジタル変換器631に属するカレントステアリング型デジタル−アナログ変換部を用いる例である。実施例7に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図13に示す。
また、上記のCMOSイメージセンサ60では、画素アレイ部61と同じ半導体基板上に、アナログ−デジタル変換器631を含むカラム処理部63や、信号処理部68などの周辺回路部を形成した、所謂、平置構造のCMOSイメージセンサを例に挙げて説明したが、平置構造のCMOSイメージセンサへの適用に限られるものではない。すなわち、複数の半導体基板が互いに積層されて成る、所謂、積層構造のCMOSイメージセンサにも適用することができる。積層構造の一具体例としては、例えば図14に示すように、画素アレイ部61が形成された半導体基板81と、アナログ−デジタル変換器631を含むカラム処理部63や、信号処理部68、データ格納部69等の周辺回路部が形成された半導体基板82とが積層されて成る積層構造を例示することができる。
上述した本開示の固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部(画像取込部)として用いることができる。尚、固体撮像素子はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
図15は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図15に示すように、本例に係る撮像装置100は、レンズ群等を含む撮像光学系101、撮像部102、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107、及び、電源系108等を有している。そして、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107、及び、電源系108がバスライン109を介して相互に接続された構成となっている。
尚、本開示は、以下のような構成をとることもできる。
≪A.アナログ−デジタル変換器≫
[A−1]アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される、
アナログ−デジタル変換器。
[A−2]第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている、
上記[A−1]に記載のアナログ−デジタル変換器。
[A−3]積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の2段目の積分器にフィードバック値を与えるデジタル−アナログ変換部である、
上記[A−2]に記載のアナログ−デジタル変換器。
[A−4]第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子、及び、2段目の積分器に選択的に接続する第2のスイッチ素子を有し、
第2のカレントステアリング型デジタル−アナログ変換部は、その出力端を2段目の積分器に選択的に接続する第3のスイッチ素子、及び、1段目の積分器に選択的に接続する第4のスイッチ素子を有する、
上記[A−3]に記載のアナログ−デジタル変換器。
[A−5]第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第1のスイッチ素子を介して1段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第3のスイッチ素子を介して2段目の積分器に接続する第1の接続モード、及び、
第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第2のスイッチ素子を介して2段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第4のスイッチ素子を介して1段目の積分器に接続する第2の接続モードの切替え制御を行う制御回路部を有する、
上記[A−4]に記載のアナログ−デジタル変換器。
[A−6]制御回路部は、第1の接続モード及び第2の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
上記[A−5]に記載のアナログ−デジタル変換器。
[A−7]第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが小さい方の出力端が積分回路部の入力端に固定的に接続される、
上記[A−2]に記載のアナログ−デジタル変換器。
[A−8]第1のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部で共用する、
上記[A−7]に記載のアナログ−デジタル変換器。
[A−9]第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部が設けられたアナログ−デジタル変換器に隣接するアナログ−デジタル変換器内に設けられている、
上記[A−1]に記載のアナログ−デジタル変換器。
≪B.固体撮像素子≫
[B−1]光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される、
固体撮像素子。
[B−2]第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている、
上記[B−1]に記載の固体撮像素子。
[B−3]積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の2段目の積分器にフィードバック値を与えるデジタル−アナログ変換部である、
上記[B−2]に記載の固体撮像素子。
[B−4]第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子、及び、2段目の積分器に選択的に接続する第2のスイッチ素子を有し、
第2のカレントステアリング型デジタル−アナログ変換部は、その出力端を2段目の積分器に選択的に接続する第3のスイッチ素子、及び、1段目の積分器に選択的に接続する第4のスイッチ素子を有する、
上記[B−3]に記載の固体撮像素子。
[B−5]第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第1のスイッチ素子を介して1段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第3のスイッチ素子を介して2段目の積分器に接続する第1の接続モード、及び、
第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第2のスイッチ素子を介して2段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第4のスイッチ素子を介して1段目の積分器に接続する第2の接続モードの切替え制御を行う制御回路部を有する、
上記[B−4]に記載の固体撮像素子。
[B−6]制御回路部は、第1の接続モード及び第2の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
上記[B−5]に記載の固体撮像素子。
[B−7]第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが小さい方の出力端が積分回路部の入力端に固定的に接続される、
上記[B−4]に記載の固体撮像素子。
[B−8]第1のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部で共用する、
上記[B−7]に記載の固体撮像素子。
[B−9]第2のカレントステアリング型デジタル−アナログ変換部は、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている、
上記[B−1]に記載の固体撮像素子。
[B−10]画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、
上記[B−1]乃至上記[B−9]のいずれかに記載の固体撮像素子。
≪C.電子機器≫
[C−1]光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される、
固体撮像素子を有する電子機器。
[C−2]第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている、
上記[C−1]に記載の電子機器。
[C−3]積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の2段目の積分器にフィードバック値を与えるデジタル−アナログ変換部である、
上記[C−2]に記載の電子機器。
[C−4]第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子、及び、2段目の積分器に選択的に接続する第2のスイッチ素子を有し、
第2のカレントステアリング型デジタル−アナログ変換部は、その出力端を2段目の積分器に選択的に接続する第3のスイッチ素子、及び、1段目の積分器に選択的に接続する第4のスイッチ素子を有する、
上記[C−3]に記載の電子機器。
[C−5]第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第1のスイッチ素子を介して1段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第3のスイッチ素子を介して2段目の積分器に接続する第1の接続モード、及び、
第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第2のスイッチ素子を介して2段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第4のスイッチ素子を介して1段目の積分器に接続する第2の接続モードの切替え制御を行う制御回路部を有する、
上記[C−4]に記載の電子機器。
[C−6]制御回路部は、第1の接続モード及び第2の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
上記[C−5]に記載の電子機器。
[C−7]第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが小さい方の出力端が積分回路部の入力端に固定的に接続される、
上記[C−4]に記載の電子機器。
[C−8]第1のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部で共用する、
上記[C−7]に記載の電子機器。
[C−9]第2のカレントステアリング型デジタル−アナログ変換部は、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている、
上記[C−1]に記載の電子機器。
[C−10]画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、
上記[C−1]乃至上記[C−9]のいずれかに記載の電子機器。
Claims (10)
- アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の2段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子、及び、2段目の積分器に選択的に接続する第2のスイッチ素子を有し、
第2のカレントステアリング型デジタル−アナログ変換部は、その出力端を2段目の積分器に選択的に接続する第3のスイッチ素子、及び、1段目の積分器に選択的に接続する第4のスイッチ素子を有し、
第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第1のスイッチ素子を介して1段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第3のスイッチ素子を介して2段目の積分器に接続する第1の接続モード、及び、第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第2のスイッチ素子を介して2段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第4のスイッチ素子を介して1段目の積分器に接続する第2の接続モードの切替え制御を行う制御回路部を有し、
制御回路部は、第1の接続モード及び第2の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
アナログ−デジタル変換器。 - アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラムノイズが小さい方の出力端が1段目の積分器の入力端に固定的に接続される、
アナログ−デジタル変換器。 - 第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子を有し、
第1のカレントステアリング型デジタル−アナログ変換部の第1のスイッチ素子を、第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部で共用する、
請求項2に記載のアナログ−デジタル変換器。 - 光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の2段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子、及び、2段目の積分器に選択的に接続する第2のスイッチ素子を有し、
第2のカレントステアリング型デジタル−アナログ変換部は、その出力端を2段目の積分器に選択的に接続する第3のスイッチ素子、及び、1段目の積分器に選択的に接続する第4のスイッチ素子を有し、
第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第1のスイッチ素子を介して1段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第3のスイッチ素子を介して2段目の積分器に接続する第1の接続モード、及び、第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第2のスイッチ素子を介して2段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第4のスイッチ素子を介して1段目の積分器に接続する第2の接続モードの切替え制御を行う制御回路部を有し、
制御回路部は、第1の接続モード及び第2の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
固体撮像素子。 - 第2のカレントステアリング型デジタル−アナログ変換部は、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている、
請求項4に記載の固体撮像素子。 - 画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、
請求項4に記載の固体撮像素子。 - 光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラムノイズが小さい方の出力端が1段目の積分器の入力端に固定的に接続される、
固体撮像素子。 - 第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子を有し、
第1のカレントステアリング型デジタル−アナログ変換部の第1のスイッチ素子を、第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部で共用する、
請求項7に記載の固体撮像素子。 - 光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の2段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第1のカレントステアリング型デジタル−アナログ変換部は、その出力端を1段目の積分器に選択的に接続する第1のスイッチ素子、及び、2段目の積分器に選択的に接続する第2のスイッチ素子を有し、
第2のカレントステアリング型デジタル−アナログ変換部は、その出力端を2段目の積分器に選択的に接続する第3のスイッチ素子、及び、1段目の積分器に選択的に接続する第4のスイッチ素子を有し、
第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第1のスイッチ素子を介して1段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第3のスイッチ素子を介して2段目の積分器に接続する第1の接続モード、及び、第1のカレントステアリング型デジタル−アナログ変換部の出力端を、第2のスイッチ素子を介して2段目の積分器に接続するとともに、第2のカレントステアリング型デジタル−アナログ変換部の出力端を、第4のスイッチ素子を介して1段目の積分器に接続する第2の接続モードの切替え制御を行う制御回路部を有し、
制御回路部は、第1の接続モード及び第2の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
固体撮像素子を有する電子機器。 - 光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第1のカレントステアリング型デジタル−アナログ変換部、及び、
第1のカレントステアリング型デジタル−アナログ変換部と異なる第2のカレントステアリング型デジタル−アナログ変換部を備え、
第1のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第2のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第2のカレントステアリング型デジタル−アナログ変換部は、第1のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも2つの積分器から成り、
第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部は、積分回路部の1段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第1のカレントステアリング型デジタル−アナログ変換部及び第2のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラムノイズが小さい方の出力端が1段目の積分器の入力端に固定的に接続される、
固体撮像素子を有する電子機器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017005640 | 2017-01-17 | ||
JP2017005640 | 2017-01-17 | ||
PCT/JP2017/041840 WO2018135125A1 (ja) | 2017-01-17 | 2017-11-21 | アナログ-デジタル変換器、固体撮像素子、及び、電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018135125A1 JPWO2018135125A1 (ja) | 2019-12-12 |
JP6953448B2 true JP6953448B2 (ja) | 2021-10-27 |
Family
ID=62908717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018562905A Active JP6953448B2 (ja) | 2017-01-17 | 2017-11-21 | アナログ−デジタル変換器、固体撮像素子、及び、電子機器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10917107B2 (ja) |
JP (1) | JP6953448B2 (ja) |
KR (1) | KR102458186B1 (ja) |
CN (1) | CN110168937B (ja) |
WO (1) | WO2018135125A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102473064B1 (ko) * | 2018-04-30 | 2022-12-01 | 에스케이하이닉스 주식회사 | 램프 신호 발생 장치 및 그를 이용한 씨모스 이미지 센서 |
JP7088785B2 (ja) * | 2018-08-28 | 2022-06-21 | 日清紡マイクロデバイス株式会社 | デジタルマイクロホン |
CN110913152B (zh) * | 2019-11-25 | 2022-02-15 | Oppo广东移动通信有限公司 | 图像传感器、摄像头组件和移动终端 |
KR20210102517A (ko) * | 2020-02-10 | 2021-08-20 | 삼성전자주식회사 | 듀얼 컨버전 게인을 이용하여 hdr 이미지를 구현하기 위한 이미지 센서 |
DE102020115090A1 (de) * | 2020-06-05 | 2021-12-09 | WAGO Verwaltungsgesellschaft mit beschränkter Haftung | Schaltung zur analog-digital-umsetzung |
US11719738B2 (en) | 2020-10-15 | 2023-08-08 | Samsung Display Co., Ltd. | Two-domain two-stage sensing front-end circuits and systems |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6724332B1 (en) * | 2002-08-13 | 2004-04-20 | Cirrus Logic, Inc. | Noise shaping circuits and methods with feedback steering overload compensation and systems using the same |
US7193545B2 (en) * | 2004-09-17 | 2007-03-20 | Analog Devices, Inc. | Differential front-end continuous-time sigma-delta ADC using chopper stabilization |
JP5696508B2 (ja) | 2011-02-04 | 2015-04-08 | ソニー株式会社 | Δς変調器および信号処理システム |
WO2012153371A1 (ja) * | 2011-05-12 | 2012-11-15 | パナソニック株式会社 | Dcオフセット補正機能を備えたデルタシグマa/d変換器 |
EP2582051A1 (en) * | 2011-10-13 | 2013-04-17 | ST-Ericsson SA | Multi-level sigma-delta ADC with reduced quantization levels |
JP6019870B2 (ja) * | 2012-07-20 | 2016-11-02 | ソニー株式会社 | 固体撮像装置、及び、製造方法 |
TWI595637B (zh) * | 2012-09-28 | 2017-08-11 | Sony Corp | 半導體裝置及電子機器 |
JP6168064B2 (ja) * | 2012-12-06 | 2017-07-26 | パナソニックIpマネジメント株式会社 | Ad変換器、イメージセンサ、およびデジタルカメラ |
JP6468188B2 (ja) * | 2013-07-11 | 2019-02-13 | 株式会社ソシオネクスト | 電流型d/a変換器、デルタシグマ変調器および通信装置 |
JP6021090B2 (ja) * | 2013-12-12 | 2016-11-02 | パナソニックIpマネジメント株式会社 | アナログデジタル変換装置、その駆動方法、撮像素子、撮像装置およびバッテリモニタシステム |
EP2887553B1 (en) * | 2013-12-18 | 2018-07-18 | Nxp B.V. | A/D converter input stage providing high linearity and gain matching between multiple channels |
WO2015107575A1 (ja) * | 2014-01-15 | 2015-07-23 | パナソニックIpマネジメント株式会社 | 撮像装置 |
JP2016039392A (ja) | 2014-08-05 | 2016-03-22 | ソニー株式会社 | 撮像装置及び画素信号読み出し方法 |
JP6272387B2 (ja) | 2015-05-29 | 2018-01-31 | キヤノン株式会社 | 撮像素子および撮像装置 |
US9413383B1 (en) * | 2015-08-03 | 2016-08-09 | Texas Instruments Incorporated | Delta sigma modulator apparatus and method to mitigate DAC error induced offset and even order harmonic distortion |
US9866227B1 (en) * | 2016-12-27 | 2018-01-09 | Intel IP Corporation | Sigma-delta analog-to-digital converter including loop filter having components for feedback digital-to-analog converter correction |
-
2017
- 2017-11-21 WO PCT/JP2017/041840 patent/WO2018135125A1/ja active Application Filing
- 2017-11-21 US US16/476,429 patent/US10917107B2/en active Active
- 2017-11-21 CN CN201780082928.0A patent/CN110168937B/zh active Active
- 2017-11-21 KR KR1020197019249A patent/KR102458186B1/ko active IP Right Grant
- 2017-11-21 JP JP2018562905A patent/JP6953448B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JPWO2018135125A1 (ja) | 2019-12-12 |
US20200059240A1 (en) | 2020-02-20 |
CN110168937A (zh) | 2019-08-23 |
CN110168937B (zh) | 2023-07-18 |
KR20190104145A (ko) | 2019-09-06 |
US10917107B2 (en) | 2021-02-09 |
WO2018135125A1 (ja) | 2018-07-26 |
KR102458186B1 (ko) | 2022-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6953448B2 (ja) | アナログ−デジタル変換器、固体撮像素子、及び、電子機器 | |
US9912894B2 (en) | Imaging apparatus and method of driving the same | |
US10277843B2 (en) | Oversampled image sensor with conditional pixel readout | |
JP5407264B2 (ja) | 固体撮像素子およびカメラシステム | |
US8089530B2 (en) | Solid-state image pickup apparatus, drive method for the solid-state image pickup apparatus, and image pickup apparatus | |
US7616146B2 (en) | A/D conversion circuit, control method thereof, solid-state imaging device, and imaging apparatus | |
US20070120990A1 (en) | Solid-state image pickup device and signal processing method therefor | |
JP4613311B2 (ja) | 2重積分型a/d変換器、カラム処理回路、及び固体撮像装置 | |
KR102481552B1 (ko) | 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기 | |
JP5641112B2 (ja) | 固体撮像素子およびカメラシステム | |
JP4613620B2 (ja) | 固体撮像装置 | |
JPWO2020095544A1 (ja) | 撮像装置及び電子機器 | |
JP7114565B2 (ja) | アナログ-デジタル変換器、固体撮像素子、及び、電子機器 | |
JP2016105571A (ja) | 撮像装置及び撮像システム | |
JP2001307496A (ja) | サンプル・ホールド回路及びそれを用いた光電変換装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201014 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210215 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20210303 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210416 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210903 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210929 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6953448 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |