KR102481552B1 - 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기 - Google Patents

아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기 Download PDF

Info

Publication number
KR102481552B1
KR102481552B1 KR1020197024337A KR20197024337A KR102481552B1 KR 102481552 B1 KR102481552 B1 KR 102481552B1 KR 1020197024337 A KR1020197024337 A KR 1020197024337A KR 20197024337 A KR20197024337 A KR 20197024337A KR 102481552 B1 KR102481552 B1 KR 102481552B1
Authority
KR
South Korea
Prior art keywords
current
analog
input signal
loop filter
unit
Prior art date
Application number
KR1020197024337A
Other languages
English (en)
Other versions
KR20190119594A (ko
Inventor
타카시 모우에
타카시 마츠모토
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20190119594A publication Critical patent/KR20190119594A/ko
Application granted granted Critical
Publication of KR102481552B1 publication Critical patent/KR102481552B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
    • H03M1/0648—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by arranging the quantisation value generators in a non-sequential pattern layout, e.g. symmetrical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H03M1/1047—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables using an auxiliary digital/analogue converter for adding the correction values to the analogue signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/32—Delta-sigma modulation with special provisions or arrangements for power saving, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains, by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/466—Multiplexed conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
    • H03M3/48—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting
    • H03M3/482—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the quantisation step size
    • H03M3/484—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the quantisation step size by adapting the gain of the feedback signal, e.g. by adapting the reference values of the digital/analogue converter in the feedback path
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45288—Differential amplifier with circuit arrangements to enhance the transconductance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45356—Indexing scheme relating to differential amplifiers the AAC comprising one or more op-amps, e.g. IC-blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals

Abstract

루프 필터, 루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부, 및, 양자화 회로부의 출력을 루프 필터로 피드백하는 루프 중에 마련된 커런트 스티어링형 디지털-아날로그 변환부를 구비한다. 그리고, 제1의 입력 신호 전류를 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스, 제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스, 디지털-아날로그 변환부의 일방의 피드백 출력단을, 루프 필터의 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스, 및, 디지털-아날로그 변환부의 타방의 피드백 출력단을, 루프 필터의 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함한다.

Description

아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기
본 개시는, 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기에 관한 것이다.
아날로그-디지털 변환기(AD 변환기)의 하나로서, 예를 들면, ΔΣ 아날로그-디지털 변환기가 알려져 있다(예를 들면, 특허 문헌 1 참조). ΔΣ 아날로그-디지털 변환기 중, 연속시간형의 ΔΣ 아날로그-디지털 변환기에서는, 통상, 피드백 루프의 안정성을 위해, 피드백 루프 중에 디지털-아날로그 변환부(DA 변환부)를 복수 마련하는 것이 많다.
특허 문헌 1 : 특개2012-165088호 공보
상술한 바와 같이, 피드백 루프 중에 디지털-아날로그 변환부(변환기)를 복수 마련함으로써, 피드백 루프의 안정성을 도모할 수 있다. 그렇지만, 디지털-아날로그 변환부의 수가 증가하는 분만큼, 피드백 루프 중에서의 디지털-아날로그 변환부에서의 소비 전력이 증가하게 된다.
그래서, 본 개시는, 소비 전력의 저감을 도모할 수 있는 아날로그-디지털 변환기, 당해 아날로그-디지털 변환기를 이용하는 고체 촬상 소자, 및, 당해 고체 촬상 소자를 갖는 전자 기기를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 개시의 아날로그-디지털 변환기는,
종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부, 및,
양자화 회로부의 출력을 루프 필터로 피드백하는 피드백 루프 중에 마련된 커런트 스티어링형 디지털-아날로그 변환부를 구비한다. 그리고,
제1의 입력 신호 전류를 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
커런트 스티어링형 디지털-아날로그 변환부의 일방의 피드백 출력단을, 루프 필터의 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스, 및,
커런트 스티어링형 디지털-아날로그 변환부의 타방의 피드백 출력단을, 루프 필터의 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함한다.
상기한 목적을 달성하기 위한 본 개시의 고체 촬상 소자는,
광전변환부를 포함하는 단위화소가 행렬형상으로 배치되어 이루어지는 화소 어레이부, 및,
단위화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함하는 칼럼 처리부를 구비한다. 그리고,
아날로그-디지털 변환기는,
종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부, 및,
양자화 회로부의 출력을 루프 필터로 피드백하는 피드백 루프 중에 마련된 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1의 입력 신호 전류를 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
커런트 스티어링형 디지털-아날로그 변환부의 일방의 피드백 출력단을, 루프 필터의 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스, 및,
커런트 스티어링형 디지털-아날로그 변환부의 타방의 피드백 출력단을, 루프 필터의 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함한다. 또한, 상기한 목적을 달성하기 위한 본 개시의 전자 기기는, 상기한 구성의 고체 촬상 소자를 갖는다.
상기한 구성의 아날로그-디지털 변환기, 고체 촬상 소자, 또는, 전자 기기에서, 제2의 입력 신호 전류 패스와 제2의 피드백 전류 패스가 함께 2단째의 적분기의 입력단에 접속되어 있음으로써, 커런트 스티어링형 디지털-아날로그 변환부의 편측의 출력 전류와 제2의 입력 신호 전류가 상쇄된다.
본 개시에 의하면, 디지털-아날로그 변환부의 편측의 출력 전류와 제2의 입력 신호 전류가 상쇄되기 때문에, 소비 전력의 저감을 도모하면서, 소비 전류의 입력 레벨 의존성을 저감할 수 있다. 또한, 여기에 기재된 효과로 반드시 한정되는 것이 아니고, 본 명세서 중에 기재된 어느 하나의 효과라도 좋다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 이것으로 한정되는 것이 아니고, 또한 부가적인 효과가 있어도 좋다.
도 1은, 종래례 1에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 2는, 종래례 2에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 3은, 실시례 1에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 4는, 실시례 2에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 5는, 실시례 3에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 6은, 실시례 4에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 7은, 실시례 5에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도시하는 회로도.
도 8은, 본 개시의 고체 촬상 소자의 기본적인 시스템 구성을 도시하는 개략 구성도.
도 9는, 적층 구조의 CMOS 이미지 센서의 구성의 개략을 도시하는 분해 사시도.
도 10은, 본 개시의 전자 기기의 한 예인 촬상 장치의 구성을 도시하는 블록도.
이하, 본 개시의 기술을 실시하기 위한 형태(이하, 「실시 형태」라고 기술한다)에 관해 도면을 이용하여 상세히 설명한다. 본 개시의 기술은 실시 형태로 한정되는 것이 아니고, 실시 형태에서의 여러가지의 수치 등은 예시이다. 이하의 설명에서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하는 것으로 하고, 중복되는 설명은 생략한다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기, 전반에 관한 설명
2. 본 개시의 아날로그-디지털 변환기
2-1. 종래례 1(피드백 루프 중의 디지털-아날로그 변환부가 2개인 경우의 예)
2-2. 종래례 2(피드백 루프 중의 디지털-아날로그 변환부가 하나인 경우의 예)
2-3. 실시례 1(본 실시 형태에 관한 ΔΣ 아날로그-디지털 변환기의 기본형 : 2차의 ΔΣ 아날로그-디지털 변환기의 예)
2-4. 실시례 2(실시례 1의 변형례 : 입력단에 전압-전류 변환 회로부를 갖는 예)
2-5. 실시례 3(실시례 2의 변형례 : 전압-전류 변환 회로부로서 차동 트랜스 컨덕턴스 앰프를 이용하는 예)
2-6. 실시례 4(실시례 1의 변형례 : 루프 필터가 액티브 RC형 적분기를 이용하여 구성되는 예)
2-7. 실시례 5(3차의 ΔΣ 아날로그-디지털 변환기의 예)
2-8. 변형례
3. 본 개시의 고체 촬상 소자(CMOS 이미지 센서의 예)
3-1. 기본적인 시스템 구성
3-2. 적층 구조
4. 본 개시의 전자 기기(촬상 장치의 예)
5. 본 개시가 취할 수 있는 구성
<본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기, 전반에 관한 설명>
본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기에서는, 루프 필터에 관해, 2단째의 적분기를 반전 동작시키는 구성으로 할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기에서는, 입력단에, 제1의 입력 신호 전류 및 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부를 갖는 구성으로 할 수 있다. 그리고, 전압-전류 변환 회로부에 관해, 바이어스 전류를 흘리는 전류원, 및, 바이어스 전류를 제1의 입력 신호 전류와 제2의 입력 신호 전류로 배분하는 회로부로 이루어지는 구성, 또는 또한, 차동 트랜스 컨덕턴스 앰프로 이루어지는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기에서는, 루프 필터에 관해, 액티브 RC형 적분기를 이용하여 구성할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 고체 촬상 소자, 및, 전자 기기에서는, 단위화소로부터는 아날로그 화소 신호로서, 전하 축적부를 리셋한 때의 리셋 레벨, 및, 광전변환 소자에서 광전변환한 때의 신호 레벨이 출력된다. 이때, 전압-전류 변환 회로부에 관해, 리셋 레벨과 신호 레벨과의 차분을 취하는 구성으로 할 수 있다.
<본 개시의 아날로그-디지털 변환기>
본 개시의 아날로그-디지털 변환기(AD 변환기)는, 직류 신호나 저주파의 입력 신호를 저분해능(1bit∼수bit)이며 고(高)샘플링 레이트의 디지털 신호로 변환하는 ΔΣ 변조기를 이용하는 ΔΣ 아날로그-디지털 변환기이다. 또한, 본 개시의 실시 형태에 관한 아날로그-디지털 변환기는, 피드백 루프 중에 커런트 스티어링형 디지털-아날로그 변환부(DA 변환부)를 갖는 연속시간형의 ΔΣ 아날로그-디지털 변환기이다. 피드백 루프 중에 디지털-아날로그 변환부를 가짐으로써, 피드백 루프의 안정성을 도모할 수 있다.
본 실시 형태에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기는, 제1의 입력 신호와 당해 제1의 입력 신호와 역부호(역극성)의 제2의 입력 신호를 전류 입력으로 한다. 예를 들면, 제1의 입력 신호가 전류(Isig)로서 입력될때, 제2의 입력 신호는, 소정의 바이어스 전류(Ibias)에 대해, Ibias-Isig의 전류로서 입력된다.
본 실시 형태에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 구체적인 실시례에 관해 설명하기 전에, 피드백 루프 중에 디지털-아날로그 변환부를 갖는 연속시간형의 ΔΣ 아날로그-디지털 변환기의 종래례에 관해, 종래례 1 및 종래례 2로서 이하에 설명한다.
[종래례 1]
종래례 1은, 피드백 루프 중의 디지털-아날로그 변환부가 2개인 경우의 예이다. 종래례 1에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 1에 도시한다.
연속시간형의 ΔΣ 아날로그-디지털 변환기(1)는, 루프 필터(10), 양자화 회로부(20), 디지털 필터의 한 예인 데시메이션 필터(30), 제1의 디지털-아날로그 변환부(40), 제2의 디지털-아날로그 변환부(50), 및, 제어 회로부(60)를 구비하는 구성으로 되어 있다. 루프 필터(10), 양자화 회로부(20), 제1의 디지털-아날로그 변환부(40), 제2의 디지털-아날로그 변환부(50), 및, 제어 회로부(60)는, ΔΣ 변조기를 구성하고 있다.
루프 필터(10)는, 싱글 엔드 형의 루프 필터이다. 루프 필터(10)는, 예를 들면, 종속 접속된2개의 적분기, 즉, 1단째의 적분기(11) 및 2단째의 적분기(12)를 갖는 적분 회로부에 의해 구성되고, 아날로그 입력 신호인 제1의 입력 신호 전류(Isig)와 피드백값과의 차분을 적분한다.
루프 필터(10)에서, 1단째의 적분기(11)는, 당해 적분기(11)의 전류 입력단(N1)과 기준 전위점(예를 들면, GND)과의 사이에 접속된 용량 소자(C1)에 의해 구성되어 있다. 2단째의 적분기(12)는, 전압을 전류로 변환한 gm 앰프(121)를 가지며, 당해 gm 앰프(121)의 출력단(적분기(12)의 전류 입력단)(N2)과 기준 전위점(예를 들면, GND)과의 사이에, 저항 소자(R2) 및 용량 소자(C2)가 직렬로 접속된 구성으로 되어 있다.
양자화 회로부(20)는, 예를 들면 비교기(21)로 구성되어 있고, 클록 신호(CLK)에 동기하여, 루프 필터(10)의 출력을 기준 전압(Vref)과 비교함에 의해 루프 필터(10)의 출력을 양자화하고, 예를 들면 1bit의 디지털 신호로서 출력한다. 이 디지털 신호는, 데시메이션 필터(30) 및 제어 회로부(60)에 공급된다.
데시메이션 필터(30)는, 루프 필터(10), 양자화 회로부(20), 제1의 디지털-아날로그 변환부(40), 제2의 디지털-아날로그 변환부(50), 및, 제어 회로부(60)로 이루어지는 ΔΣ 변조기에서 발생한 양자화 노이즈를 제거함과 함께, 솎아냄(間引き)(데시메이션)에 의해 샘플링 주파수를 낮게 하는 처리를 행하여, 디지털 신호(OUT)로서 출력한다.
제1의 디지털-아날로그 변환부(40) 및 제2의 디지털-아날로그 변환부(50)는, 커런트 스티어링형의 디지털-아날로그 변환부이고, ΔΣ 아날로그-디지털 변환기(1)의 피드백 루프 중에 마련되어 있다.
제1의 디지털-아날로그 변환부(40)는, 전류원(41) 및 2개의 스위치 소자(42, 43)로 이루어지는 차동 스위치 회로에 의해 구성되어 있다. 스위치 소자(42, 43)의 각 일단은, 일단이 접지된 전류원(41)의 타단에 공통으로 접속되어 있다. 스위치 소자(42)의 타단은, 1단째의 적분기(11)의 전류 입력단(N1)에 전기적으로 접속되어 있다. 스위치 소자(43)의 타단은, 트랜지스터(44)를 통하여 전원 전압(Vdd)의 노드에 접속되어 있다. 트랜지스터(44)는, 소정의 바이어스 전압이 게이트 전극에 인가됨에 의해 부하 소자로서 기능한다.
제2의 디지털-아날로그 변환부(50)는, 제1의 디지털-아날로그 변환부(40)와 마찬가지로, 전류원(51) 및 2개의 스위치 소자(52, 53)로 이루어지는 차동 스위치 회로에 의해 구성되어 있다. 스위치 소자(52, 53)의 각 일단은, 일단이 접지된 전류원(51)의 타단에 공통으로 접속되어 있다. 스위치 소자(52)의 타단은, 2단째의 적분기(12)의 전류 입력단(N2)에 전기적으로 접속되어 있다. 스위치 소자(53)의 타단은, 트랜지스터(54)를 통하여 전원 전압(Vdd)의 노드에 접속되어 있다. 트랜지스터(54)는, 소정의 바이어스 전압이 게이트 전극에 인가됨에 의해 부하 소자로서 기능한다.
상기한 구성의 제1의 디지털-아날로그 변환부(40)는, 제어부(60)에 의한 제어하에, 양자화 회로부(20)의 출력에 응한 피드백값을 생성하고, 1단째의 적분기(11)에 공급한다. 또한, 상기한 구성의 제2의 디지털-아날로그 변환부(50)는, 제어부(60)에 의한 제어하에, 양자화 회로부(20)의 출력에 응한 피드백값을 생성하고, 2단째의 적분기(12)에 공급한다.
제어부(60)는, 예를 들면, 양자화 회로부(20)의 출력을 D입력으로 하는 D-FF(플립플롭)(61)에 의해 구성되어 있다. D-FF(61)는, Q출력에 의해 제1의 디지털-아날로그 변환부(40)의 스위치 소자(42), 및, 제2의 디지털-아날로그 변환부(50)의 스위치 소자(52)의 온/오프 제어를 행한다. 또한, D-FF(61)는, Q출력의 반전 출력에 의해 제1의 디지털-아날로그 변환부(40)의 스위치 소자(43), 및, 제2의 디지털-아날로그 변환부(50)의 스위치 소자(53)의 온/오프 제어를 행한다.
종래례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)는, 전류 생성부(70)를 구비하고 있다. 전류 생성부(70)는, 전류원(71) 및 2개의 P채널 MOS 트랜지스터(72, 73)에 의해 구성되어 있다. 전류원(71)은, MOS 트랜지스터(72)의 드레인 전극과, 기준 전위점(예를 들면, GND)과의 사이에 접속되어 있다. MOS 트랜지스터(72, 73)는, 각 소스 전극이 전원 전압(Vdd)의 노드에 접속되고, 각 게이트 전극이 공통으로 접속되고, 그 공통 접속 노드가 MOS 트랜지스터(72)의 드레인 전극에 접속된 커런트 미러 회로의 구성으로 되어 있다. MOS 트랜지스터(73)의 드레인 전극은, 2단째의 적분기(12)의 전류 입력단(N2)에 전기적으로 접속되어 있다.
상기한 구성의 전류 생성부(70)는, 제2의 입력 신호 전류(Ibias-Isig)가 전류원(71)에 공급됨으로써, 그 전류를 되접어서 제1의 입력 신호 전류(Isig)와 같은 전류(Isig_copy)를 생성하고, 2단째의 적분기(12)의 전류 입력단(N2)에 공급한다. 이에 의해, 1단째의 적분기(11) 및 2단째의 적분기(12)에는, 동일한 전류(Isig)(=Isig _copy)가 입력되게 된다.
상술한 바와 같이, 종래례 1에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기(1)는, 피드백 루프 중에 복수의 디지털-아날로그 변환부, 예를 들면 2개의 디지털-아날로그 변환부(40, 50)를 가짐으로써, 피드백 루프의 안정화를 도모한 구성으로 되어 있다. 그리고, 종래례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)에서는, 2단째의 적분기(12)에도, 제1의 입력 신호 전류(Isig)의 카피 전류(Isig _copy)를 공급하는 구성을 채택하고 있다.
2단째의 적분기(12)에 카피 전류(Isig _copy)를 공급함에 의해, 후단에 접속된 제2의 디지털-아날로그 변환부(50)에 의해 2단째의 적분기(12)로부터 빠지는(引かれる) 평균전류와 밸런스를 취할 수 있다. 이에 의해, 루프 필터(10)의 내부 신호 진폭을 억제할 수 있기 때문에, 저전원 전압 설계의 용이성이나 다이내믹 레인지의 손실 저감에 효과가 있다.
그렇지만, 상기한 구성의 종래례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)에서는, 피드백 루프의 안정화를 위해, 피드백 루프 중에 디지털-아날로그 변환부를 복수 마련하는 것으로 되기 때문에, 디지털-아날로그 변환부에서의 소비 전력이 증가한다는 문제가 있다. 게다가, 2단째의 적분기(12)에 카피 전류(Isig _copy)를 공급함으로써, 디지털-아날로그 변환부에서의 소비 전력이 더욱 증가한다는 문제가 있다.
[종래례 2]
종래례 2는, 피드백 루프 중의 디지털-아날로그 변환부가 하나인 경우의 예이다. 종래례 2에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 2에 도시한다.
종래례 2에 관한 ΔΣ 아날로그-디지털 변환기(1)는, 1단째의 적분기(11)를 구성하는 용량 소자(C1)에 대해 저항 소자(R1)를 직렬로 접속함으로써, 피드백 루프 중에 디지털-아날로그 변환부(40)가 하나 배치된 구성이라도, 루프의 안정성이 추하여진 설계를 가능하게 하고 있다. 이에 의해, 줄여진 디지털-아날로그 변환부(50)(도 1 참조)만큼의 소비 전류를 저감할 수 있다.
종래례 2에 관한 ΔΣ 아날로그-디지털 변환기(1)에서는, 피드백 루프 중에, 2단째의 적분기(12)에 대응하는 디지털-아날로그 변환부가 배치되지 않음으로써, 2단째의 적분기(12)로부터 전류가 빠지지 않기 때문에, 전류 생성부(70)로부터 2단째의 적분기(12)에 전류를 공급할 필요가 없다. 단, 후술하는 바와 같이, 예를 들면 CMOS 이미지 센서의 칼럼 처리부의 아날로그-디지털 변환기로서 이용하는 경우, 아날로그-디지털 변환기의 소비 전류에 입력 레벨 의존성이 있으면, 전원 배선의 IR드롭을 통하여 다른 아날로그-디지털 변환기에의 간섭이 발생하고, 스트리킹이라고 불리는 화질 열화에 이어진다.
이 스트리킹이라고 불려지는 화질 열화를 막기 위해서는, 아날로그-디지털 변환기의 소비 전류를 입력 레벨에 의하지 않고서 일정하게 유지할 것이 요구된다. 이와 같은 관점에서, 종래례 2에 관한 ΔΣ 아날로그-디지털 변환기(1)에서는, 전류 생성부(70)를 완전하게 배제할 수가 없어서, 전류 생성부(70)는, 전류원(71)과, 게이트 전극과 드레인 전극이 공통 접속된 P채널 MOS 트랜지스터(72)를 갖는 회로 구성으로 되어 있다.
상기한 구성의 종래례 2에 관한 ΔΣ 아날로그-디지털 변환기(1)에서, 디지털-아날로그 변환부(40)의 일방의 피드백 출력단과, 1단째의 적분기(11)의 입력단(N1)을 연결한 피드백 전류 패스(Lfeedback _ 1)에는, 펄스 폭·밀도가 입력 레벨에 응하여 변화하는 구형파형상(矩形波狀)의 피드백 전류가 흐른다. 이 피드백 전류의 평균전류는, 제1의 입력 신호 전류(Isig)와 거의 동등하게 된다.
한편, 디지털-아날로그 변환부(40)의 타방의 피드백 출력단부터 전원 전압(Vdd)의 노드에 전류를 버리게 된다. 이 버리는 전류의 평균전류는, 전류원(41)의 전류를 Idac라고 할 때, 거의(Idac-Isig)가 된다. 그리고, 버리는 전류의 부분의 소비 전류가 ΔΣ 아날로그-디지털 변환기(1)의 입력 레벨 의존성을 갖기때문에, 상기한 스트리킹의 문제가 발생하게 된다.
이 소비 전류의 입력 레벨 의존성을 지우기 위해서는, 제1의 입력 신호 전류(Isig)와 역부호의 제2의 입력 신호 전류(Ibias-Isig)를 전류 생성부(70)에서 되접어서 전원 전압(Vdd)의 노드로부터 여분에 빼는 것이 생각된다. 그러나, 이 방법에서는, 여분의 전력을 소비하여 버린다는 문제가 있다.
[실시례 1]
실시례 1은, 본 실시 형태에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 기본 형태이다. 여기서는, 실시례 1에 관해, 2차의 ΔΣ 아날로그-디지털 변환기를 예로 들어 설명한다. 실시례 1에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 3에 도시한다.
실시례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)는, ΔΣ 변조기를 구성하는 루프 필터(10) 및 양자화 회로부(20)와, 디지털 필터의 한 예인 데시메이션 필터(30)를 구비하고 있다. 그리고, ΔΣ 아날로그-디지털 변환기(1)는, 양자화 회로부(20)의 출력을 루프 필터(10)에 피드백하는 피드백 루프 중에, 디지털-아날로그 변환부가 하나, 구체적으로는, 커런트 스티어링형 디지털-아날로그 변환부(40)가 배치된 구성으로 되어 있다.
루프 필터(10)는, 1단째의 적분기(11) 및 2단째의 적분기(12)의 2개의 적분기를 갖는 구성으로 되어 있다. 루프 필터(10)에서, 2단째의 적분기(12)를 구성하는 gm 앰프(121)는, 1단째의 적분기(11)의 출력을 반전(-) 입력으로 하여, 기준 전압(Vref)를 비반전(+) 입력으로 하고 있다. 양자화 회로부(20)를 구성하는 비교기(21)는, 루프 필터(10)의 출력을 반전 입력으로 하고, 기준 전압(Vref)을 비반전 입력으로 하고 있다.
상기한 구성의 실시례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)에서, 제1의 입력 신호 전류(Isig)는, 제1의 입력 신호 전류 패스(Linput _ 1)를 통하여 루프 필터(10)의 1단째의 적분기(11)의 입력단(N1)에 공급된다. 제1의 입력 신호 전류(Isig)와 역부호의 제2의 입력 신호 전류(Ibias-Isig)는, 제2의 입력 신호 전류 패스(Linput _ 2)를 통하여 루프 필터(10)의 2단째의 적분기(12)의 전류 입력단(N2)에 공급된다.
또한, 커런트 스티어링형 디지털-아날로그 변환부(40)의 일방의 피드백 출력단, 즉, 스위치 소자(42)의 타단은, 제1의 피드백 전류 패스(Lfeedback _ 1)를 통하여 루프 필터(10)의 1단째의 적분기(11)의 입력단(N1)에 접속되어 있다. 커런트 스티어링형 디지털-아날로그 변환부(40)의 타방의 피드백 출력단, 즉, 스위치 소자(43)의 타단은, 제2의 피드백 전류 패스(Lfeedback _ 2)를 통하여 루프 필터(10)의 2단째의 적분기(12)의 전류 입력단(N2)에 접속되어 있다.
상술한 바와 같이, 실시례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)에서는, 제2의 입력 신호 전류를 흘리는 제2의 입력 신호 전류 패스(Linput _ 2)와, 디지털-아날로그 변환부(40)의 편측(타방의 피드백 출력단측)의 출력 전류를 흘리는 제2의 피드백 전류 패스(Lfeedback _ 2)를 함께, 2단째의 적분기(12)의 전류 입력단(N2)에 접속하는 구성을 취하고 있다.
여기서, 제2의 입력 신호 전류의 바이어스 성분(Ibias)을 Ibias=Idac라고 하면, 제2의 입력 신호 전류 패스(Linput _ 2)에 흐르는 전류와, 제2의 피드백 전류 패스(Lfeedback_2)에 흐르는 전류의 평균치는 모두, 제1의 입력 신호 전류(Isig)의 역부호이고, 거의 같게 된다. 따라서, 전류 밸런스를 취할 수 있다.
이때, 제2의 입력 신호 전류 패스(Linput _2) 및 제2의 피드백 전류 패스(Lfeedback_2)가 접속된 2단째의 적분기(12)는, 종래례 1 및 종래례 2의 경우와 역부호의 신호가 입력되게 된다. 그래서, 상술한 바와 같이, 1단째의 적분기(11)의 출력을 gm 앰프(121)의 반전 입력으로 함과 함께, 루프 필터(10)의 출력을 비교기(21)의 반전 입력으로 하고 있다. 그리고, 2단째의 적분기(12)만을 통째로 역극성으로 동작, 즉, 반전 동작시킴에 의해, 안정성 등의 ΔΣ 루프 특성을 유지할 수 있다.
그와 관련하여, 제2의 입력 신호 전류 패스(Linput _ 2)와 제2의 피드백 전류 패스(Lfeedback_2)를 공통 접속하면서도, 그들을 루프 필터(10)에는 접속하지 않는다는 수법도 생각되지만, 당해 수법에는 다음 2개의 문제가 있다. 그 하나는, 제2의 입력 신호 전류 패스(Linput _ 2)에 흐르는 전류와, 제2의 피드백 전류 패스(Lfeedback _ 2)에 흐르는 전류가 평균적으로는 평형을 이루고 있어도, 순간적으로는 다르기 때문에 밸런스가 완전히 취하여지지 않는 점이다. 2번째는, 이들의 전류를 설계상은 일치시켜도 실제로는 미스매치가 생기고, 그에 의해 접속점의 전압이 접지 전위 또는 전원 전위에 달라붙어 회로가 정상 동작하지 않게 되어 버리는 점이다.
이와 같은 관점에서, 제2의 입력 신호 전류 패스(Linput _ 2)와 제2의 피드백 전류 패스(Lfeedback _ 2)를 공통 접속함과 함께, 루프 필터(10)에 접속하는 실시례 1의 수법이 바람직하다. 이와 같이, 제2의 입력 신호 전류 패스(Linput _ 2)와 제2의 피드백 전류 패스(Lfeedback _ 2)라는 공통 접속점을 루프 필터(10)에 조립함에 의해, 피드백의 작용에 의해 상술한 미스매치 및 순간적인 전류 차분이 흡수되기 때문에, 공통 접속점의 전압을 어느 범위 내로 억제할 수 있다.
이상 설명한 바와 같이, 실시례 1에 관한 ΔΣ 아날로그-디지털 변환기(1)에서는, 제2의 입력 신호 전류 패스(Linput _ 2)와 제2의 피드백 전류 패스(Lfeedback _ 2)를 함께, 2단째의 적분기(12)의 입력단(N2)에 접속하고 있다. 이에 의해, 디지털-아날로그 변환부(40)의 편측(타방의 피드백 출력단측)의 출력 전류와 제2의 입력 신호 전류가 상쇄되기 때문에, 소비 전력의 저감을 도모할 수 있다. 또한, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아진다.
[실시례 2]
실시례 2는, 실시례 1의 변형례이고, ΔΣ 아날로그-디지털 변환기의 입력단에 전압-전류 변환 회로부를 갖는 예이다. 실시례 2에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 4에 도시한다.
실시례 2에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기(1)는, 그 입력단에 전압-전류 변환 회로부(80)를 갖고 있다. 전압-전류 변환 회로부(80)는, 전류원(81), 2개의 버퍼 앰프(82, 83), 2개의 P채널 MOS 트랜지스터(84, 85), 및, 저항 소자(86)로 이루어지고, 바이어스 전류(Ibias)를 배분하는 형식의 회로 구성으로 되어 있다.
전압-전류 변환 회로부(80)에서, 전류원(81)은 그 일단이 전원 전압(Vdd)의 노드에 접속되고, 바이어스 전류(Ibias)를 흘린다. 버퍼 앰프(82)는, 제1의 입력 전압(Vin+)을 입력으로 하고, 그 출력단이 P채널 MOS 트랜지스터(84)의 게이트 전극에 접속되어 있다. 버퍼 앰프(83)는, 제2의 입력 전압(Vin-)을 입력으로 하고, 그 출력단이 P채널 MOS 트랜지스터(85)의 게이트 전극에 접속되어 있다.
P채널 MOS 트랜지스터(84)는, 소스 전극이 전류원(81)의 타단에 접속되어 있고, 제2의 입력 신호 전류 패스(Linput _ 2)에 제2의 입력 신호 전류(Ibias-Isig)를 공급한다. P채널 MOS 트랜지스터(85)는, 소스 전극이 전류원(81)의 타단에 저항 소자(86)를 통하여 접속되어 있고, 제1의 입력 신호 전류 패스(Linput _ 1)에 제1의 입력 신호 전류(Isig)를 공급한다.
입력단에 전압-전류 변환 회로부(80)를 마련한 이외의 구성, 즉, 루프 필터(10), 양자화 회로부(20), 데시메이션 필터(30), 디지털-아날로그 변환부(40), 및, 제어 회로부(60)의 구성은, 실시례 1의 경우와 기본적으로 같다. 따라서, 실시례 2에 관한 ΔΣ 아날로그-디지털 변환기(1)에서도, 실시례 1의 경우와 마찬가지로, 소비 전력의 저감을 도모할 수 있음과 함께, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아진다.
[실시례 3]
실시례 3은, 실시례 2의 변형례이고, 전압-전류 변환 회로부로서 차동 트랜스 컨덕턴스 앰프를 이용하는 예이다. 실시례 3에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 5에 도시한다.
실시례 3에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기(1)는, 실시례 2의 전압-전류 변환 회로부(80)에 대신하여, 전압-전류 변환 회로부(80)로서 차동 트랜스 컨덕턴스 앰프(87)를 이용한 구성으로 되어 있다. 차동 트랜스 컨덕턴스 앰프(87)는, 제1의 입력 전압(Vin+) 및 제2의 입력 전압(Vin-)을 입력으로 하고, 제1의 입력 신호 전류 패스(Linput _ 1)에 제1의 입력 신호 전류(Isig)를 공급하고, 제2의 입력 신호 전류 패스(Linput _ 2)에 제2의 입력 신호 전류(Ibias-Isig)를 공급한다.
차동 트랜스 컨덕턴스 앰프(87)를 이용한 전압-전류 변환 회로부(80)를 입력단에 마련한 이외의 구성, 즉, 루프 필터(10), 양자화 회로부(20), 데시메이션 필터(30), 디지털-아날로그 변환부(40), 및, 제어 회로부(60)의 구성은, 실시례 1의 경우와 기본적으로 같다. 따라서, 실시례 3에 관한 ΔΣ 아날로그-디지털 변환기(1)에서도, 실시례 1의 경우와 마찬가지로, 소비 전력의 저감을 도모할 수 있음과 함께, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아진다.
[실시례 4]
실시례 4는, 실시례 1의 변형례이고, 루프 필터가 액티브 RC형 적분기를 이용하여 구성되는 예이다. 실시례 4에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 6에 도시한다.
실시례 4에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기(1)에서, 루프 필터(10)는, 액티브 RC형 적분기를 이용하여 구성되어 있다. 루프 필터(10)에는, 제1의 입력 전압(Vin+)이 저항 소자(R1p)를 통하여 입력되고, 제2의 입력 전압(Vin-)이 저항 소자(R1m)를 통하여 입력된다.
제1의 입력 전압(Vin+)은, 저항 소자(R1p)를 경유하여 제1의 입력 신호 전류(Isig)로서, 제1의 입력 신호 전류 패스(Linput _ 1)에 의해 1단째의 적분기(11)의 전류 입력단(N1)에 공급된다. 제2의 입력 전압(Vin-)은, 저항 소자(R1m)를 경유하여 제2의 입력 신호 전류(Ibias-Isig)로서, 제2의 입력 신호 전류 패스(Linput _ 2)에 의해 2단째의 적분기(12)의 전류 입력단(N2)에 공급된다.
1단째의 적분기(11)는, 연산 증폭기(OP1)를 이용한 회로 구성으로 되어 있다. 연산 증폭기(OP1)의 반전(-) 입력단에는, 저항 소자(R1p)를 통하여 제1의 입력 신호 전류(Isig)가 입력됨과 함께, 제1의 피드백 전류 패스(Lfeedback _ 1)를 통하여 피드백 전류가 입력된다. 연산 증폭기(OP1)의 비반전(+) 입력단에는, 기준 전압(Vref)이 입력된다. 또한, 연산 증폭기(OP1m)의 반전 입력단과 출력단과의 사이에는 용량 소자(C1)가 접속되어 있다.
2단째의 적분기(12)는, 연산 증폭기(OP2)를 이용한 회로 구성으로 되어 있다. 연산 증폭기(OP2)의 반전 입력단에는, 저항 소자(R2)를 통하여 1단째의 적분기(11)의 출력이 입력되고, 저항 소자(R1m)를 통하여 제2의 입력 신호 전류(Ibias-Isig)가 입력됨과 함께, 제2의 입력 신호 전류 패스(Linput _ 2)를 통하여 피드백 전류가 입력된다. 연산 증폭기(OP2)의 비반전 입력단에는, 기준 전압(Vref)이 입력된다. 또한, 연산 증폭기(OP2)의 반전 입력단과 출력단 사이에는, 용량 소자(C2) 및 저항 소자(Rc)가 직렬로 접속되어 있다.
루프 필터(10)가 액티브 RC형 적분기로 이루어지는 이외의 구성, 즉, 양자화 회로부(20), 데시메이션 필터(30), 디지털-아날로그 변환부(40), 및, 제어 회로부(60)의 구성은, 실시례 1의 경우와 기본적으로 같다. 따라서, 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)에서도, 실시례 1의 경우와 마찬가지로, 소비 전력의 저감을 도모할 수 있음과 함께, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아진다.
실시례 4의 기술은, 실시례 1 내지 실시례 3에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기(1)에 대해서도 적용할 수 있다.
[실시례 5]
실시례 5는, 3차의 ΔΣ 아날로그-디지털 변환기의 예이다. 실시례 5에 관한 연속시간형의 ΔΣ 아날로그-디지털 변환기의 회로 구성을 도 7에 도시한다.
실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)에서, 1단째의 적분기(11) 및 2단째의 적분기(12)는, 실시례 1의 경우와 같은 회로 구성으로 되어 있다. 단, 이 회로 구성으로 한정되는 것은 아니고, 예를 들면 1단째의 적분기(11) 및 2단째의 적분기(12)에 관해, 실시례 4와 같이, 연산 증폭기(OP1) 및 연산 증폭기(OP2)를 이용한 회로 구성이라도 좋다.
3단째의 적분기(13)는, gm 앰프(131)를 가지며, 당해 gm 앰프(131)의 출력단(N3)과 기준 전위점(예를 들면, GND)과의 사이에, 저항 소자(R3) 및 용량 소자(C3)가 직렬로 접속된 회로 구성으로 되어 있다.
루프 필터(10)가 3단계의 적분기(11, 12, 13)로 이루어지는 이외의 구성, 즉, 양자화 회로부(20), 데시메이션 필터(30), 디지털-아날로그 변환부(40), 및, 제어 회로부(60)의 구성은, 실시례 1의 경우와 기본적으로 같다. 따라서, 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)에서도, 실시례 1의 경우와 마찬가지로, 소비 전력의 저감을 도모할 수 있음과 함께, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아진다.
이상 설명한 실시례 1 내지 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)에 의하면, 피드백 루프 중에 마련하는 디지털-아날로그 변환부의 수나 여분의 전류원 등을, 종래례 1에 비하여 줄일 수 있기 때문에, 회로 면적의 저감 및 비용의 삭감을 도모할 수 있다. 또한, 제2의 입력 신호 전류 패스(Linput _ 2)에 흐르는 전류와, 제2의 피드백 전류 패스(Lfeedback _ 2)에 흐르는 전류가, 평균적으로는 평형을 이루는 상태가 되기 때문에, 루프 필터(10) 내의 전류 밸런스가 양호해지고, 쓸데없는 내부 진폭의 증가를 피할 수 있다. 이에 의해, 저전원 전압에의 대응성이 향상하고, 다이내믹 레인지의 손실을 최소한으로 억제할 수 있다. 그리고, 이들의 효과에 관해, 여분의 전력을 소비하는 일 없게 실현할 수 있다.
[변형례]
상기한 실시례 1 내지 실시례 5에서는, 1bit의 ΔΣ 아날로그-디지털 변환기에 적용한 경우에 관해 설명하였지만, 1bit의 ΔΣ 아날로그-디지털 변환기에의 적용으로 한정되는 것이 아니다. 즉, 본 개시의 기술은, 멀티bit의 ΔΣ 아날로그-디지털 변환기에 대해서도 마찬가지로 적용할 수 있다.
<본 개시의 고체 촬상 소자>
[기본적인 시스템 구성]
도 8은, 본 개시의 고체 촬상 소자의 기본적인 시스템 구성을 도시하는 개략 구성도이다. 여기서는, 고체 촬상 소자로서, X-Y 어드레스 방식의 고체 촬상 소자의 일종인 CMOS 이미지 센서를 예로 들어 설명한다. CMOS 이미지 센서란, CMOS 프로세스를 응용하여, 또는, 부분적으로 사용하여 작성된 이미지 센서이다.
본 예에 관한 CMOS 이미지 센서(90)는, 도시하지 않은 반도체 기판(칩)상에 형성된 화소 어레이부(91), 및, 당해 화소 어레이부(91)와 같은 반도체 기판상에 집적된 주변 회로부를 갖는 구성으로 되어 있다. 주변 회로부는, 예를 들면, 수직 구동부(92), 칼럼 처리부(93), 수평 구동부(94), 및, 시스템 제어부(95)에 의해 구성되어 있다.
CMOS 이미지 센서(90)는 또한, 신호 처리부(98) 및 데이터 격납부(99)를 구비하고 있다. 신호 처리부(98) 및 데이터 격납부(99)에 대해서는, CMOS 이미지 센서(90)와 같은 기판상에 탑재하여도 상관없고, CMOS 이미지 센서(90)와는 다른 기판상에 배치하도록 하여도 상관없다. 또한, 신호 처리부(98) 및 데이터 격납부(99)의 각 처리에 관해서는, CMOS 이미지 센서(90)와는 다른 기판에 마련된 외부 신호 처리부, 예를 들면, DSP(Digital Signal Processor) 회로나 소프트웨어에 의한 처리라도 상관없다.
화소 어레이부(91)는, 광전변환을 행함으로써, 수광한 광량에 응한 광전하를 생성하고, 또한, 축적하는 광전변환부를 포함하는 단위화소(이하, 단지 「화소」라고 기술하는 경우가 있다)(2)가 행방향 및 열방향으로, 즉, 행렬형상으로 2차원 배치된 구성으로 되어 있다. 여기서, 행방향이란 화소행의 화소의 배열 방향(이른바, 수평 방향)을 말하고, 열방향이란 화소열의 화소의 배열 방향(이른바, 수직 방향)을 말한다.
화소 어레이부(91)에서, 행렬형상의 화소 배열에 대해, 화소행마다 화소 구동선(96)(961∼96m)이 행방향에 따라 배선되고, 화소열마다 수직 신호선(97)(971∼97n)이 열방향에 따라 배선되어 있다. 화소 구동선(96)은, 화소로부터 신호를 판독할 때의 구동을 행하기 위한, 후술하는 구동 신호를 전송한다. 도 8에서는, 화소 구동선(96)에 관해 1개의 배선으로서 나타내고 있지만, 1개로 한정되는 것이 아니다. 화소 구동선(96)의 일단은, 수직 구동부(92)의 각 행에 대응한 출력단에 접속되어 있다.
수직 구동부(92)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(91)의 각 화소(2)를 전 화소 동시 또는 행 단위 등으로 구동한다. 즉, 수직 구동부(92)는, 당해 수직 구동부(92)를 제어하는 시스템 제어부(95)와 함께, 화소 어레이부(91)의 각 화소(2)를 구동하는 구동부를 구성하고 있다. 이 수직 구동부(92)는 그 구체적인 구성에 관해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소출 주사계의 2개의 주사계를 갖는 구성으로 되어 있다.
판독 주사계는, 단위화소(2)로부터 신호를 판독하기 위해, 화소 어레이부(91)의 단위화소(2)를 행 단위로 차례로 선택 주사한다. 단위화소(2)로부터 판독되는 신호는 아날로그 신호이다. 소출 주사계는, 판독 주사계에 의해 판독 주사가 행해지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사를 행한다.
이 소출 주사계에 의한 소출 주사에 의해, 판독 행의 단위화소(2)의 광전변환부에서 불필요한 전하가 소출됨에 의해 당해 광전변환부가 리셋된다. 그리고, 이 소출 주사계에 의한 불필요 전하의 소출하는(리셋하는) 것에 의해, 이른바 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전변환부의 광전하를 버리고, 새롭게 노광을 시작하는(광전하의 축적을 시작하는) 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독된 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 수광한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위화소(2)에서의 광전하의 노광 기간이 된다.
수직 구동부(92)에 의해 선택 주사된 화소행의 각 화소(2)로부터 출력된 신호는, 화소열마다 수직 신호선(97)의 각각을 통하여 칼럼 처리부(93)에 입력된다.
칼럼 처리부(93)는, 화소 어레이부(91)의 화소열마다, 또는 복수의 화소열을 단위로 하여, 선택행의 각 화소(2)로부터 수직 신호선(97)을 통하여 출력되는 아날로그의 화소 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(AD 변환기)(931)를 갖고 있다.
수평 구동부(94)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(93)의 하나의 화소열, 또는 복수의 화소열에 대응하는 단위 회로를 순번대로 선택 주사한다. 이 수평 구동부(94)에 의한 선택 주사에 의해, 칼럼 처리부(93)에서 단위 회로마다 AD 변환 등의 신호 처리가 행하여진 화소 신호가 순번대로 출력된다.
시스템 제어부(95)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 당해 타이밍 제너레이터에서 생성된 각종의 타이밍을 기초로, 수직 구동부(92), 칼럼 처리부(93), 및, 수평 구동부(94) 등의 구동 제어를 행한다.
신호 처리부(98)는, 적어도 연산 처리 기능을 가지며, 칼럼 처리부(93)로부터 출력된 화소 신호에 대해 연산 처리 등의 여러가지의 신호 처리를 행한다. 데이터 격납부(99)는, 신호 처리부(98)에서의 신호 처리에서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
상기한 구성의 CMOS 이미지 센서(90)에서, 칼럼 처리부(93)에, 화소 어레이부(91)의 화소열마다, 또는 복수의 화소열을 단위로 하여 마련된 아날로그-디지털 변환기(931)로서, 선술한 실시례 1 내지 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)를 이용할 수 있다.
실시례 1 내지 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)에 의하면, 소비 전력의 저감을 도모할 수 있다. 따라서, 아날로그-디지털 변환기(931)로서, 실시례 1 내지 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)를 이용함에 의해, 아날로그-디지털 변환기(931), 나아가서는 CMOS 이미지 센서(90)의 소비 전력의 저감을 도모할 수 있다.
또한, 실시례 1 내지 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)에 의하면, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아진다. 따라서, 아날로그-디지털 변환기(931)로서, 실시례 1 내지 실시례 5에 관한 ΔΣ 아날로그-디지털 변환기(1)를 이용함으로써, 전원 배선의 IR 드롭을 통하여 다른 아날로그-디지털 변환기에의 간섭(스트리킹)을 억제할 수 있다.
그런데, CMOS 이미지 센서(90)에서는, 일반적으로, 단위화소(2)의 리셋 동작시의 노이즈를 제거하기 위해, 상관 이중 샘플링(Correlated Double Sampling : CDS)에 의한 노이즈 제거 처리가 행하여진다. 단위화소(2)로부터는, 예를 들면, 리셋 레벨(P상) 및 신호 레벨(D상)의 순서로 판독된다. 리셋 레벨은, 단위화소(2)의 전하 축적부(플로팅·디퓨전)를 리셋한 때의 당해 전하 축적부의 전위에 상당한다. 신호 레벨은, 광전변환 소자에서의 광전변환에 의해 얻어지는 전위, 즉, 광전변환 소자에 축적된 전하를 전하 축적부에 전송한 때의 당해 전하 축적부의 전위에 상당한다.
리셋 레벨을 먼저 판독하는 판독 방식에서는, 리셋한 때에 발생하는 랜덤 노이즈는 전하 축적부에서 유지되어 있기 때문에, 신호 전하를 가(加)하여 판독된 신호 레벨에는, 리셋 레벨과 동일한 노이즈량이 유지되어 있다. 이 때문에, 신호 레벨에서 리셋 레벨을 감산한 상관 이중 샘플링 동작을 행함에 의해, 이들의 노이즈를 제거한 신호를 얻는 것이 가능해진다.
상기한 구성의 CMOS 이미지 센서(90)에서, 아날로그-디지털 변환기(931)로서, 실시례 2 또는 실시례 3에 관한 ΔΣ 아날로그-디지털 변환기(1)를 이용함에 의해, 아날로그-디지털 변환기(931)에서, 아날로그-디지털 변환 동작에 더하여, 상관 이중 샘플링 동작을 행할 수가 있다. 구체적으로는, 도 4(실시례 2)의 경우에는, 제1의 입력 전압(Vin+)으로서 리셋 레벨(P상)을 입력하고, 제2의 입력 전압(Vin-)으로서 신호 레벨(D상)을 입력함으로써, 상관 이중 샘플링 동작을 실현할 수 있다. 또한, 도 5(실시례 3)의 경우에는, 제1의 입력 전압(Vin+)으로서 신호 레벨(D상)을 입력하고, 제2의 입력 전압(Vin-)으로서 리셋 레벨(P상)을 입력함으로써, 상관 이중 샘플링 동작을 실현할 수 있다.
또한, 상술한 CMOS 이미지 센서(90)의 시스템 구성은, 한 예이고, 이것으로 한정되는 것이 아니다. 예를 들면, 데이터 격납부(99)를 칼럼 처리부(93)의 후단에 배치하고, 칼럼 처리부(93)로부터 출력되는 화소 신호를, 데이터 격납부(99)를 경유하여 신호 처리부(98)에 공급하는 시스템 구성이라도 좋다. 또는 또한, 칼럼 처리부(93)에 대해 데이터 격납부(99) 및 신호 처리부(98)를 병렬적으로 마련하는 시스템 구성이라도 좋다.
[적층 구조]
또한, 상기한 CMOS 이미지 센서(90)에서는, 화소 어레이부(91)와 같은 반도체 기판상에, 아날로그-디지털 변환기(931)를 포함하는 칼럼 처리부(93)나, 신호 처리부(98) 등의 주변 회로부를 형성한, 이른바, 평치(平置) 구조의 CMOS 이미지 센서를 예로 들어 설명하였지만, 평치 구조의 CMOS 이미지 센서로의 적용으로 한정되는 것이 아니다. 즉, 복수의 반도체 기판이 서로 적층되어 이루어지는, 이른바, 적층 구조의 CMOS 이미지 센서에도 적용할 수 있다. 적층 구조의 한 구체례로서는, 예를 들면 도 9에 도시하는 바와 같이, 화소 어레이부(91)가 형성된 반도체 기판(201)과, 아날로그-디지털 변환기(931)를 포함하는 칼럼 처리부(93)나, 신호 처리부(98), 데이터 격납부(99) 등의 주변 회로부가 형성된 반도체 기판(202)이 적층되고 이루어지는 적층 구조를 예시할 수 있다.
이 적층 구조의 CMOS 이미지 센서(90)에 의하면, 1층째의 반도체 기판(201)으로서 화소 어레이부(91)를 형성할 수 있는 만큼의 크기의 것(면적)으로 끝나기 때문에, 1층째의 반도체 기판(201)의 사이즈(면적), 나아가서는, 칩 전체의 사이즈를 작게 할 수 있다. 또한, 1층째의 반도체 기판(201)에는 화소의 작성에 적합한 프로세스를 적용할 수 있고, 2층째의 반도체 기판(202)에는 회로의 작성에 적합한 프로세스를 적용할 수 있기 때문에, CMOS 이미지 센서(90)의 제조에서, 프로세스의 최적화를 도모할 수 있는 메리트도 있다.
또한, 여기서는, 2층의 적층 구조를 예시하였지만, 2층으로 한정되는 것이 아니고, 3층 이상의 적층 구조라도 좋다.
<본 개시의 전자 기기>
상술한 본 개시의 고체 촬상 소자는, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 소자를 이용하는 복사기 등의 전자 기기 전반에서, 그 촬상부(화상 취입 부)로서 이용할 수 있다. 또한, 고체 촬상 소자는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다. 전자 기기에 탑재된 상기 모듈형상의 형태, 즉, 카메라 모듈을 촬상 장치로 하는 경우도 있다.
[촬상 장치]
도 10은, 본 개시의 전자 기기의 한 예인 촬상 장치의 구성을 도시하는 블록도이다. 도 10에 도시하는 바와 같이, 본 예에 관한 촬상 장치(100)는, 렌즈군 등을 포함하는 촬상 광학계(101), 촬상부(102), DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108) 등을 갖고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108)가 버스 라인(109)을 통하여 서로 접속된 구성으로 되어 있다.
촬상 광학계(101)는, 피사체로부터의 입사광(상광)을 취입하여 촬상부(102)의 촬상면상에 결상한다. 촬상부(102)는, 광학계(101)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. DSP 회로(103)는, 일반적인 카메라 신호 처리, 예를 들면, 화이트 밸런스 처리, 디모자이크 처리, 감마 보정 처리 등을 행한다.
프레임 메모리(104)는, DSP 회로(103)에서의 신호 처리의 과정에서 적절히 데이터의 격납에 사용된다. 표시 장치(105)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상부(102)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(106)는, 촬상부(102)에서 촬상된 동화 또는 정지화를, 가반형의 반도체 메모리나, 광디스크, HDD(Hard Disk Drive) 등의 기록 매체에 기록한다.
조작계(107)는, 유저에 의한 조작하에, 본 촬상 장치(100)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 및, 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상기한 구성의 촬상 장치(100)에서, 촬상부(102)로서, 선술한 본 개시에 관한 CMOS 이미지 센서(90)를 이용할 수 있다. 본 개시에 관한 CMOS 이미지 센서(90)에 의하면, ΔΣ 아날로그-디지털 변환기(1)에서 소비 전력을 저감할 수 있다. 따라서, 촬상부(102)로서, 본 개시에 관한 CMOS 이미지 센서(90)를 이용함으로써, 촬상 장치(100)의 저소비 전력화를 도모할 수 있다. 또한, 본 개시에 관한 CMOS 이미지 센서(90)는, 소비 전류의 입력 레벨 의존성이 크게 저감되고, 전류 일정성이 높아지기 때문에, 스트리킹을 억제할 수 있다. 따라서, 촬상부(102)로서, 본 개시에 관한 CMOS 이미지 센서(90)를 이용함으로써, 스트리킹이라고 불리는 화질 열화가 없는, 표시 화상을 제공할 수 있다.
<본 개시가 취할 수 있는 구성>
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
≪A. 아날로그-디지털 변환기≫
[A-1] 종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부, 및,
양자화 회로부의 출력을 루프 필터로 피드백하는 피드백 루프 중에 마련된 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1의 입력 신호 전류를 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
커런트 스티어링형 디지털-아날로그 변환부의 일방의 피드백 출력단을, 루프 필터의 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스, 및,
커런트 스티어링형 디지털-아날로그 변환부의 타방의 피드백 출력단을, 루프 필터의 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함하는,
아날로그-디지털 변환기.
[A-2] 루프 필터는, 2단째의 적분기를 반전 동작시키는,
상기 [A-1]에 기재된 아날로그-디지털 변환기.
[A-3] 입력단에, 제1의 입력 신호 전류 및 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부를 갖는,
상기 [A-1] 또는 상기 [A-2]에 기재된 아날로그-디지털 변환기.
[A-4] 전압-전류 변환 회로부는, 바이어스 전류를 흘리는 전류원, 및, 바이어스 전류를 제1의 입력 신호 전류와 제2의 입력 신호 전류로 배분하는 회로부로 이루어지는,
상기 [A-3]에 기재된 아날로그-디지털 변환기.
[A-5] 전압-전류 변환 회로부는, 차동 트랜스 컨덕턴스 앰프로 이루어지는,
상기 [A-3]에 기재된 아날로그-디지털 변환기.
[A-6] 루프 필터는, 액티브 RC형 적분기를 이용하여 구성되는,
상기 [A-1]부터 상기 [A-5]의 어느 하나에 기재된 아날로그-디지털 변환기.
≪B. 고체 촬상 소자≫
[B-1] 광전변환부를 포함하는 단위화소가 행렬형상으로 배치되어 이루어지는 화소 어레이부, 및,
단위화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함하는 칼럼 처리부를 구비하고,
아날로그-디지털 변환기는,
종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부, 및,
양자화 회로부의 출력을 루프 필터로 피드백하는 피드백 루프 중에 마련된 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1의 입력 신호 전류를 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
커런트 스티어링형 디지털-아날로그 변환부의 일방의 피드백 출력단을, 루프 필터의 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스, 및,
커런트 스티어링형 디지털-아날로그 변환부의 타방의 피드백 출력단을, 루프 필터의 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함하는,
고체 촬상 소자.
[B-2] 루프 필터는, 2단째의 적분기를 반전 동작시키는,
상기 [B-1]에 기재된 고체 촬상 소자.
[B-3] 입력단에, 제1의 입력 신호 전류 및 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부를 갖는,
상기 [B-1] 또는 상기 [B-2]에 기재된 고체 촬상 소자.
[B-4] 전압-전류 변환 회로부는, 바이어스 전류를 흘리는 전류원, 및, 바이어스 전류를 제1의 입력 신호 전류와 제2의 입력 신호 전류로 배분하는 회로부로 되는,
상기 [B-3]에 기재된 고체 촬상 소자.
[B-5] 전압-전류 변환 회로부는, 차동 트랜스 컨덕턴스 앰프로 이루어지는,
상기 [B-3]에 기재된 고체 촬상 소자.
[B-6] 단위화소로부터는 아날로그 화소 신호로서, 전하 축적부를 리셋한 때의 리셋 레벨, 및, 광전변환 소자에서 광전변환한 때의 신호 레벨이 출력되고,
전압-전류 변환 회로부는, 리셋 레벨과 신호 레벨과의 차분을 취하는,
상기 [B-4] 또는 상기 [B-5]에 기재된 고체 촬상 소자.
[B-7] 루프 필터는, 액티브 RC형 적분기를 이용하여 구성되는,
상기 [B-1]부터 상기 [B-6]의 어느 하나에 기재된 고체 촬상 소자.
≪C. 전자 기기≫
[C-1] 광전변환부를 포함하는 단위화소가 행렬형상으로 배치되어 이루어지는 화소 어레이부, 및,
단위화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함하는 칼럼 처리부를 구비하고,
아날로그-디지털 변환기는,
종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부, 및,
양자화 회로부의 출력을 루프 필터로 피드백하는 피드백 루프 중에 마련된 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1의 입력 신호 전류를 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
커런트 스티어링형 디지털-아날로그 변환부의 일방의 피드백 출력단을, 루프 필터의 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스, 및,
커런트 스티어링형 디지털-아날로그 변환부의 타방의 피드백 출력단을, 루프 필터의 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함하는,
고체 촬상 소자를 갖는 전자 기기.
[C-2] 루프 필터는, 2단째의 적분기를 반전 동작시키는,
상기 [C-1]에 기재된 전자 기기.
[C-3] 입력단에, 제1의 입력 신호 전류 및 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부를 갖는,
상기 [C-1] 또는 상기 [C-2]에 기재된 전자 기기.
[C-4] 전압-전류 변환 회로부는, 바이어스 전류를 흘리는 전류원, 및, 바이어스 전류를 제1의 입력 신호 전류와 제2의 입력 신호 전류로 배분하는 회로부로 되는,
상기 [C-3]에 기재된 전자 기기.
[C-5] 전압-전류 변환 회로부는, 차동 트랜스 컨덕턴스 앰프로 이루어지는,
상기 [C-3]에 기재된 전자 기기.
[C-6] 단위화소로부터는 아날로그 화소 신호로서, 전하 축적부를 리셋한 때의 리셋 레벨, 및, 광전변환 소자에서 광전변환한 때의 신호 레벨이 출력되고,
전압-전류 변환 회로부는, 리셋 레벨과 신호 레벨과의 차분을 취하는,
상기 [C-4] 또는 상기 [C-5]에 기재된 전자 기기.
[C-7] 루프 필터는, 액티브 RC형 적분기를 이용하여 구성되는,
상기 [C-1]부터 상기 [C-6]의 어느 하나에 기재된 전자 기기.
1 : 연속시간형의 ΔΣ 아날로그-디지털 변환기
2 : 단위화소
10 : 루프 필터
20 : 양자화 회로부
30 : 데시메이션 필터
40 : 제1의 디지털-아날로그 변환부
50 : 제2의 디지털-아날로그 변환부
60 : 제어 회로부
70 : 전류 생성부
80 : 전압-전류 변환 회로부
90 : CMOS 이미지 센서
91 : 화소 어레이부
92 : 수직 구동부
93 : 칼럼 처리부
94 : 수평 구동부
95 : 시스템 제어부
96(961∼96m) : 화소 구동선
97(971∼97n) : 수직 신호선
98 : 신호 처리부
99 : 데이터 격납부
Linput _1 : 제1의 입력 신호 전류 패스
Linput _2 : 제2의 입력 신호 전류 패스
Lfeedback _1 : 제1의 피드백 전류 패스
Lfeedback _2 : 제2의 피드백 전류 패스

Claims (20)

  1. 종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
    루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부,
    상기 양자화 회로부의 출력을 상기 루프 필터로 피드백하는 피드백 루프 중의 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
    상기 커런트 스티어링형 디지털-아날로그 변환부는 제1의 전류원, 제1의 스위치 소자 및 제2의 스위치 소자를 포함하고,
    상기 제1의 스위치 소자의 2개의 단부 중 제1의 단부 및 상기 제2의 스위치 소자의 2개의 단부 중 제1의 단부는, 상기 제1의 전류원에 접속되고,
    제1의 입력 신호 전류를 상기 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
    상기 제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 상기 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
    상기 제1의 스위치 소자의 2개의 단부 중 제2의 단부를 상기 루프 필터의 상기 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스 및
    상기 제2의 스위치 소자의 2개의 단부 중 제2의 단부를 상기 루프 필터의 상기 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    상기 2단째의 적분기는 반전 동작되는 것을 특징으로 하는 아날로그-디지털 변환기.
  3. 제1항에 있어서,
    입력단에, 상기 제1의 입력 신호 전류 및 상기 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부를 더 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
  4. 제3항에 있어서,
    상기 전압-전류 변환 회로부는, 바이어스 전류를 흘리는 전류원, 및, 상기 바이어스 전류를 상기 제1의 입력 신호 전류와 상기 제2의 입력 신호 전류로 배분하는 회로부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  5. 제3항에 있어서,
    상기 전압-전류 변환 회로부는, 차동 트랜스 컨덕턴스 앰프를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  6. 제1항에 있어서,
    상기 루프 필터는, 액티브 RC형 적분기를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  7. 각각이 광전변환부를 포함하고, 아날로그 화소 신호를 출력하는 행렬형상의 단위화소를 갖는 화소 어레이부 및
    상기 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함하는 칼럼 처리부를 구비하고,
    각각의 상기 아날로그-디지털 변환기는,
    종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
    루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부 및
    상기 양자화 회로부의 출력을 상기 루프 필터로 피드백하는 피드백 루프 중의 커런트 스티어링형 디지털-아날로그 변환부를 포함하고,
    상기 커런트 스티어링형 디지털-아날로그 변환부는 제1의 전류원, 제1의 스위치 소자 및 제2의 스위치 소자를 포함하고,
    상기 제1의 스위치 소자의 2개의 단부 중 제1의 단부 및 상기 제2의 스위치 소자의 2개의 단부 중 제1의 단부는 상기 제1의 전류원에 접속되고,
    제1의 입력 신호 전류를 상기 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
    상기 제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 상기 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
    상기 제1의 스위치 소자의 2개의 단부 중 제2의 단부를, 상기 루프 필터의 상기 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스 및
    상기 제2의 스위치 소자의 2개의 단부 중 제2의 단부를, 상기 루프 필터의 상기 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  8. 제7항에 있어서,
    상기 2단째의 적분기는 반전 동작되는 것을 특징으로 하는 고체 촬상 소자.
  9. 제7항에 있어서,
    입력단에, 상기 제1의 입력 신호 전류 및 상기 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부 더 구비하는 것을 특징으로 하는 고체 촬상 소자.
  10. 제9항에 있어서,
    상기 전압-전류 변환 회로부는, 바이어스 전류를 흘리는 전류원, 및, 상기 바이어스 전류를 상기 제1의 입력 신호 전류와 상기 제2의 입력 신호 전류로 배분하는 회로부를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  11. 제9항에 있어서,
    상기 전압-전류 변환 회로부는, 차동 트랜스 컨덕턴스 앰프를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  12. 제11항에 있어서,
    각각의 상기 단위화소는 전하 축적부를 포함하고,
    상기 아날로그 화소 신호로서, 상기 전하 축적부의 리셋시의 리셋 레벨, 및, 상기 광전변환부의 광전변환 소자에서 광전변환시의 신호 레벨이 출력되는 것을 특징으로 하는 고체 촬상 소자.
  13. 제7항에 있어서,
    상기 루프 필터는, 액티브 RC형 적분기를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  14. 고체 촬상 소자를 구비하고,
    상기 고체 촬상 소자는,
    각각이 광전변환부를 포함하고, 아날로그 화소 신호를 출력하는 행렬형상의 단위화소를 갖는 화소 어레이부 및
    상기 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함하는 칼럼 처리부를 구비하고,
    각각의 상기 아날로그-디지털 변환기는,
    종속 접속된 적어도 2개의 적분기를 갖는 루프 필터,
    루프 필터의 출력을 디지털값으로 변환하는 양자화 회로부 및
    상기 양자화 회로부의 출력을 상기 루프 필터로 피드백하는 피드백 루프 중의 커런트 스티어링형 디지털-아날로그 변환부를 포함하고,
    상기 커런트 스티어링형 디지털-아날로그 변환부는 제1의 전류원, 제1의 스위치 소자 및 제2의 스위치 소자를 포함하고,
    상기 제1의 스위치 소자의 2개의 단부 중 제1의 단부 및 상기 제2의 스위치 소자의 2개의 단부 중 제1의 단부는 상기 제1의 전류원에 접속되고,
    제1의 입력 신호 전류를 상기 루프 필터의 1단째의 적분기의 입력단에 흘리는 제1의 입력 신호 전류 패스,
    상기 제1의 입력 신호 전류와 역부호의 제2의 입력 신호 전류를 상기 루프 필터의 2단째의 적분기의 입력단에 흘리는 제2의 입력 신호 전류 패스,
    상기 제1의 스위치 소자의 2개의 단부 중 제2의 단부를, 상기 루프 필터의 상기 1단째의 적분기의 입력단에 접속하는 제1의 피드백 전류 패스 및
    상기 제2의 스위치 소자의 2개의 단부 중 제2의 단부를, 상기 루프 필터의 상기 2단째의 적분기의 입력단에 접속하는 제2의 피드백 전류 패스를 포함하는 것을 특징으로 하는 전자 기기.
  15. 제14항에 있어서,
    상기 2단째의 적분기는 반전 동작되는 것을 특징으로 하는 전자 기기.
  16. 제14항에 있어서,
    입력단에, 상기 제1의 입력 신호 전류 및 상기 제2의 입력 신호 전류를 공급하는 전압-전류 변환 회로부를 더 구비하는 것을 특징으로 하는 전자 기기.
  17. 제16항에 있어서,
    상기 전압-전류 변환 회로부는, 바이어스 전류를 흘리는 전류원, 및, 상기 바이어스 전류를 상기 제1의 입력 신호 전류와 상기 제2의 입력 신호 전류로 배분하는 회로부를 포함하는 것을 특징으로 하는 전자 기기.
  18. 제16항에 있어서,
    상기 전압-전류 변환 회로부는, 차동 트랜스 컨덕턴스 앰프를 포함하는 것을 특징으로 하는 전자 기기.
  19. 제18항에 있어서,
    각각의 상기 단위화소는 전하 축적부를 포함하고,
    상기 아날로그 화소 신호로서, 상기 전하 축적부의 리셋시의 리셋 레벨, 및, 상기 광전변환부의 광전변환 소자에서 광전변환시의 신호 레벨이 출력되는 것을 특징으로 하는 전자 기기.
  20. 제14항에 있어서,
    상기 루프 필터는, 액티브 RC형 적분기를 포함하는 것을 특징으로 하는 전자 기기.
KR1020197024337A 2017-03-08 2018-02-02 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기 KR102481552B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017043470 2017-03-08
JPJP-P-2017-043470 2017-03-08
PCT/JP2018/003612 WO2018163679A1 (ja) 2017-03-08 2018-02-02 アナログ－デジタル変換器、固体撮像素子、及び、電子機器

Publications (2)

Publication Number Publication Date
KR20190119594A KR20190119594A (ko) 2019-10-22
KR102481552B1 true KR102481552B1 (ko) 2022-12-27

Family

ID=63447802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197024337A KR102481552B1 (ko) 2017-03-08 2018-02-02 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기

Country Status (5)

Country Link
US (1) US10965301B2 (ko)
JP (1) JP7125384B2 (ko)
KR (1) KR102481552B1 (ko)
CN (1) CN110383694B (ko)
WO (1) WO2018163679A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047966A (ja) * 2018-09-14 2020-03-26 ソニーセミコンダクタソリューションズ株式会社 デルタシグマ変調器およびデルタシグマ変調器の駆動方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130194116A1 (en) * 2012-02-01 2013-08-01 Fujitsu Semiconductor Limited Continuous-time incremental analog-to-digital converter
US20160028978A1 (en) * 2014-01-15 2016-01-28 Panasonic Intellectual Property Management Co., Ltd. Imaging apparatus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826102B2 (en) * 2002-05-16 2004-11-30 Micron Technology, Inc. Noise resistant small signal sensing circuit for a memory device
DE10254651B3 (de) * 2002-11-22 2004-11-04 Infineon Technologies Ag Quantisierer für einen Sigma-Delta-Modulator und Sigma-Delta-Modulator
US20050068213A1 (en) * 2003-09-25 2005-03-31 Paul-Aymeric Fontaine Digital compensation of excess delay in continuous time sigma delta modulators
DE102006004212B4 (de) * 2006-01-30 2009-09-24 Xignal Technologies Ag Delta-Sigma-Analog-Digital-Wandler und Verfahren zur Delta-Sigma-Analog-Digital-Wandlung mit Offsetkompensation
WO2010079539A1 (ja) * 2009-01-08 2010-07-15 パナソニック株式会社 積分器回路およびこれを備えたδς変調器
JP5696508B2 (ja) 2011-02-04 2015-04-08 ソニー株式会社 Δς変調器および信号処理システム
US8766835B2 (en) * 2012-02-20 2014-07-01 Texas Instruments Incorporated Sigma delta ADC with current mode mixer input
WO2014087561A1 (ja) 2012-12-06 2014-06-12 パナソニック株式会社 Ａｄ変換器、イメージセンサ、およびデジタルカメラ
US8842030B1 (en) * 2013-05-10 2014-09-23 Nvidia Corporation Sigma-delta analog to digital converter with improved feedback
JP2015115907A (ja) 2013-12-16 2015-06-22 ソニー株式会社 アナログデジタル変換装置
JP6358267B2 (ja) * 2013-12-27 2018-07-18 株式会社ソシオネクスト 積分器、デルタシグマ変調器および通信装置
CN104954018B (zh) * 2014-03-28 2018-03-27 澜起科技（上海）有限公司 ∑‑δ模数转换器
US9564916B2 (en) * 2015-06-03 2017-02-07 Analog Devices, Inc. Suppressing signal transfer function peaking in a feedforward delta sigma converter
CN106059586B (zh) * 2016-05-27 2019-07-02 中国电子科技集团公司第二十四研究所 采样装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130194116A1 (en) * 2012-02-01 2013-08-01 Fujitsu Semiconductor Limited Continuous-time incremental analog-to-digital converter
US20160028978A1 (en) * 2014-01-15 2016-01-28 Panasonic Intellectual Property Management Co., Ltd. Imaging apparatus

Also Published As

Publication number Publication date
US10965301B2 (en) 2021-03-30
JP7125384B2 (ja) 2022-08-24
WO2018163679A1 (ja) 2018-09-13
JPWO2018163679A1 (ja) 2020-01-16
US20200244277A1 (en) 2020-07-30
CN110383694A (zh) 2019-10-25
CN110383694B (zh) 2023-09-19
KR20190119594A (ko) 2019-10-22

Similar Documents

Publication Publication Date Title
US10574925B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
KR102458186B1 (ko) 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기
TWI495341B (zh) Solid state camera device
KR101579273B1 (ko) 고체 촬상 소자, 고체 촬상 소자의 신호 판독 방법 및 촬상 장치
JP5407264B2 (ja) 固体撮像素子およびカメラシステム
KR101450904B1 (ko) Ａ/ｄ 변환 회로, ａ/ｄ 변환 회로의 제어 방법, 고체 촬상장치 및 촬상 장치
US7683307B2 (en) Solid state image pickup element and camera system
US8253836B2 (en) Solid-state imaging device, imaging device and driving method of solid-state imaging device
US20160241804A1 (en) Solid-State Imaging Device and Camera System
US20080117321A1 (en) Solid-state imaging device, method of driving solid-state imaging device, and camera
US10645327B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
US9860468B2 (en) Solid-state image pickup device, and image pickup device which provides for enhanced image quality
JP2014017838A (ja) 固体撮像素子およびカメラシステム
KR102481552B1 (ko) 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자 기기
JP2022144245A (ja) 光電変換装置、電子機器および基板
WO2014196176A1 (ja) 固体撮像素子および撮像装置
JP7114565B2 (ja) アナログ－デジタル変換器、固体撮像素子、及び、電子機器
JP2017050577A (ja) 固体撮像装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant