JP6035419B2 - 高速画像センサのための二段のアナログデジタル変換器 - Google Patents

Description

本発明は、アナログ画像信号をデジタル信号に変換するアナログデジタル変換に関する。特に、本発明は、高速用途に特に適したアナログデジタル変換に関する。

発明の背景
カメラや携帯電話といった一般消費者向け電子機器だけでなく、ビデオ監視およびモニタリングなどの専門向け電子アプリケーションの多くが、相補型金属酸化膜半導体（ＣＭＯＳ）画像センサ（ＣＩＳ）を使用する。様々なアプリケーションは、空間と時間分解能に異なる要件を提起する。一般的に、センサの解像度が増加すると、所望のフレームレートのセンサの動作は、より高いデータ変換率を伴う。ＣＭＯＳ画像センサは、典型的に、画素マトリクスと読出回路とを備える。画素マトリクスは、マトリクスの行と列とで編成される複数のＣＭＯＳ画素センサを備える。ＣＭＯＳ画素センサでは、入力光の明るさは、例えばピンドフォトダイオードによって、対応するアナログ電気信号に変換される。読出回路は、画素マトリクスをスキャンして、シーン情報が含まれているデジタル画像信号を出力する。典型的には、画素は、各画素行を順次選択することによって読み取られる。同時に、画素信号が、選択された列の複数の列から読み出される。

伝統的に、読出回路は、画素信号を計算し、必要なレベルに増幅するための相関二重サンプリング（ＣＤＳ）増幅器と、調整されデジタル化されたアナログ信号をセンサから取り出すための出力バッファと、を含んできた。相関二重サンプリングは、同じ画素からノイズの多い信号値（ＮＳ）と暗レベルの値（Ｎ）とを減算することにより、ノイズを除去する。得られた信号値（Ｓ）は、その後通常、アナログデジタル変換のための基礎としての役割を果たす。最近の実装の大部分は、チップ上にアナログデジタル変換（ＡＤＣ）を含む。したがって、ＣＤＳ増幅器の後にしばしばＡＤＣブロックが続く。

複数の列の読出は、並列化することができ、特に高速用途に有利である。一方、並列処理はより多くの回路部品を必要とする。例えば、すべての列から並列に画素を読み出すために、各列に対し相関二重サンプリング（ＣＤＳ）と、増幅および／またはＡＤ変換回路とを提供すべきである。並列化のレベルは、アプリケーションに関して選択してもよく、（ＣＤＳのみ、あるいはＣＤＳと増幅器、など）一部の段のみを並列化してもよい。代替的に、あるいは加えて、並列化は、選択された行の列のサブセットとみなすのみであってもよい。

多くの用途では、速度要件が増加するにつれて、読出チャネル数も増加させる必要がある。各読出チャネルには、そのため、有利には、ＣＤＳアンプとＡＤＣが含まれる。理論的には、ＣＩＳの達成可能なフレームレートは、並列に動作する読出素子の数とともに線形的に増加する。実際には、読出素子は、複製の数によって増加する実効速度を有する単一の読出チャネルとして見ることができる。実際には、この並列度は、必要なだけ大きくすることができる。読出要素は、単一の列の画素からの信号処理を担うので、今日では多くのＣＩＳ実装が、画素列ごとに読出素子を採用している。また、並列度は、画素列ごとに複数の読出素子を実装することによってさらに高めることができる。このような場合、複数の読出素子が、同じ列内の複数の画素を処理する。これは、複数の行が同時に読み出されることを意味する。この技術は、非常に高速なＣＩＳのために有用であることが証明されており、１メガピクセル（Ｍｐ）ほどの解像度に対し１秒あたり数千フレームを生じさせる。

しかし、超高速ＣＩＳに対し、並列処理の増加は、極端に大きい量の読出チャネルを必要とする場合がある。これらの読出チャネルは、そのため、それらをオンチップ実装するために非常に高い電力消費とシリコン面積占有率に悩まされる可能性がある。これらのケースでは、個々の読出チャネルの速度を向上させることが面積や消費電力を合理的に有限に維持するために必須である。

上述の従来技術の問題に基づいて、本発明の目的は、追加のハードウェアコストを可能な限り低く維持しながら、より高い読出速度を可能にする読出回路を提供することにある。

これは、独立請求項の内容によって達成される。
本発明の有利な実施形態は従属請求項の内容に示す。

積分器のゲインに反比例するゲインでスケーリングした後に、第２の段のＡＤＣの入力に第１の段のＡＤＣの積分器の出力を提供することによって、回路の量を減らすことが、本発明の特別のアプローチである。

本発明の第１の局面によれば、画像センサからのアナログ信号をデジタル値に変換するための、アナログデジタル変換器が提供される。変換器は、デジタル値の第１のビット数を取得するための第１のアナログデジタル変換器であって、第１のゲインを有する積分器と、積分された信号を第１の基準信号と比較する比較器と、を含む第１のアナログデジタル変換器と、第１の段内の第１のビット数の変換後の積分器の出力を、第１のゲインに基づいて予め定められたゲインによって増幅するための中間増幅器と、を含む第１の段と、中間増幅器からの信号入力に基づいてデジタル値の第２のビット数を取得するための第２のアナログデジタル変換器、を含む第２の段と、を備える。

好ましくは、所定のゲインは、積分器の第１のゲインの逆数である。これは、飽和を回避するという利点を提供する。

好ましくは、第１のアナログデジタル変換器は、比較器の決定を蓄積するためのデジタルカウンタをさらに含む、１次増分アナログデジタル変換器である。しかしながら、本発明はこれに限定されるものではなく、第１のＡＤＣは、単一ループまたはＭＡＳＨ（カスケード）のシグマ・デルタ・トポロジを含む高次増分ＡＤＣであってもよい。

有利には、第２のアナログデジタル変換器は、第２のアナログデジタル変換器へ入力される信号を基準アナログランプ信号と比較するための比較器と、アナログランプ信号が入力信号と交差する時間に対応するデジタル値を記憶するためのデジタルレジスタと、を備えるランプアナログデジタル変換器である。

具体的には、ＡＤＣは、第２のアナログデジタル変換器からの出力に従いおよびスケーリングされた第１のアナログデジタル変換器からの変換された信号出力を加算するための加算手段をさらに備えてもよい。

アナログデジタル変換器は、第１の段と第２の段へ入力される基準信号間の不一致を補償するためのゲイン補正手段をさらに備えてもよい。ゲイン補正手段は、好ましくは、比較器によって行われる異なる比較数に対応する設定を用い、第１の段と第２の段のアナログデジタル変換器を通しての変換により取得されたデジタル信号に基づいて決定された第１のゲインによって、第１のアナログデジタル変換器からの信号出力をスケーリングするための第１の増幅器と、および／または、比較器によって行われる異なる比較数に対応する設定を用い、第１の段と第２の段のアナログデジタル変換器を通しての変換により取得されたデジタル信号に基づいて決定された第２のゲインによって、第２のアナログデジタル変換器からの信号出力をスケーリングするための第２の増幅器と、を含む。具体的には、２つのゲインは互いに逆数であってもよい。

アナログデジタル変換器は、第１の段と第２の段とへ入力される基準信号間の不一致によるオフセットを補償するための、オフセット補正手段をさらに備え、オフセット補正手段が、第２のアナログデジタル変換器の出力からオフセットを減算するためのオフセット減算器をさらに備えてもよい。

オフセット補正手段は、第２の段の出力の経路内のゲイン補正手段の前であってもよく、そのため、ゲイン補正は、オフセット補正後に適用されてもよいことに留意されたい。

第１のアナログデジタル変換器の積分器は、有利には、スイッチトキャパシタ演算トランスコンダクタンス増幅器を用いて実現される。しかしながら、本発明はこれに限定されるものではなく、当業者には明らかなように、他の実装が可能である。

本発明の別の局面によれば、２段アナログデジタル変換器のキャリブレーション及び補正方法が提供される。方法は、比較器による比較の第１の数を用いることによって、第１の予め定められた信号を変換して、第１のキャリブレーション出力信号を決定するステップと、比較器による比較の第２の数を用いることによって、第１の予め定められた信号を変換して、第２のキャリブレーション出力信号を決定するステップと、第１および第２の段のアナログデジタル変換器へ入力される基準信号の間の比に基づいて計算することによって、決定された第１及び第２のキャリブレーション出力信号に基づいて補正ゲインを決定するステップと、第１および／または第２の段による信号出力を決定された補正ゲインにより補正するステップと、を備える。

代替的にまたは追加的に、２段アナログデジタル変換器を用いゼロ入力信号を変換することによって、オフセットを決定するステップと、決定されたオフセットを第２のアナログデジタル変換器からの信号出力から減算するステップと、を備える、２段アナログデジタル変換器のキャリブレーション及び補正方法を提供する。

キャリブレーション方法は、上記の両方の方法の利点を組み合わせてもよく、ゲインとオフセットとの両方を補正してもよい。したがって、方法は、２段アナログデジタル変換器を用いゼロ入力信号を、第１の比較数に設定された比較器の決定の数で変換するステップと、決定されたオフセットを第２のアナログデジタル変換器からの信号出力から減算するステップと、第２の段による信号出力と、決定されたオフセットの減算ステップによって既に補正された信号とを補正するステップと、を備える。

本発明の別の局面によれば、上記のようなアナログ・デジタル変換器を具現化するための集積回路が提供される。

好ましくは、集積回路はＣＩＳであり、ＣＩＳは、各画素が光を電気信号に変換するための光電手段を含む、画像の画素のマトリックスによって形成されたセンサと、画素行を順次選択する選択回路と、選択された画素行の異なる列から複数の画素を並列に読み出すための列読出回路と、をさらに備える。順次の選択は、複数の行の並列な選択を含んでもよいことに留意されたい。列ごとに複数の読出チャネルがあってもよく、すなわち（列毎にスタックされたチャネルの数のようなできるだけ多くの行といった）複数の行が、並列に変換されてもよい。

有利には、読出回路は、並列に動作する上記のような複数のアナログ・デジタル変換器を含む。特に、読出回路は、アナログ・デジタル変換器に出力を提供する相関二重サンプリング回路を、さらに備える。

本発明の上記および他の目的および特徴は、添付の図面と併せて与えられる以下の説明及び好ましい実施形態からより明らかになるであろう。

シングルランプアナログデジタル変換器を示すブロック図である。 シングルランプアナログデジタル変換器の動作を示すグラフ図である。 増分アナログデジタル変換器の１つの例を示す回路図である。 本発明の実施形態による２段アナログデジタル変換器の１つの例を示す回路図である。 例示的な２段アナログデジタル変換器の第１の段の詳細を、回路の切り替えタイミングとともに示す回路図である。 例示的な２段アナログデジタル変換器の第２の段のさらなる詳細を、回路の切り替えタイミングとともに示す模式図である。 ２段の基準電圧が完全に一致していると仮定したときの、２段ＡＤＣのＩＮＬとＤＮＬと伝達曲線とについての結果を示すグラフを表した図である。 第１および第２のＡＤＣ段のそれぞれの基準電圧の１０％の不一致に起因する、非線形性を示すグラフを表した図である。 信号範囲が理想的に一致する、第１と第２の段の入力信号を示す図である。 高い変換誤差につながる回路誤差の影響と飽和に起因する情報の損失をを示す図である。 変換誤差の減少をもたらす入力信号の補正を示す図である。 ｎ_Ｃ１＝２とｎ_Ｃ２＝４との設定に対し、不等式ｎ_Ｃ１Ｓ_ｈ２≠ｎ_Ｃ２Ｓ_ｈ１が成り立つ入力電圧の範囲を表すグラフである。 ｎ_Ｃ１＝２とｎ_Ｃ２＝３との設定に対し、不等式ｎ_Ｃ１Ｓ_ｈ２≠ｎ_Ｃ２Ｓ_ｈ１が成り立つ入力電圧の範囲を表すグラフである。 図７の例の１０％の不一致の基準電圧に適用される本発明の実施形態に係るキャリブレーションおよび補正手法の結果を示すグラフを表した図である。 本発明の１つの実施形態に係る補正手順の実施を表す回路図である。 １２．５％の不一致の基準電圧に適用された、本発明の実施形態に係るキャリブレーションおよび補正手法の結果を示すグラフを表した図である。 ゲインとオフセット誤差および１０％の二次非線形性及びキャリブレーションの結果を含む第２の段階の静特性を示すグラフである。 本発明の実施形態による、代替のキャリブレーション方法を使用し補正する前の非線形性を示すグラフである。 本発明の実施形態による、代替のキャリブレーション方法を使用し補正した後の非線形性を示すグラフである。 本発明の実施形態による集積回路の機能ブロックを示す概略図である。

発明の詳細な説明
読出チャネルのブロックのうち、アナログデジタル変換（ＡＤＣ）は、必要な分解能（ビット深度）が高い場合は特に、面積および消費電力のかなりの部分を占める。現在、８から１０ビットがＣＩＳには一般的である。しかし、いくつかの用途のために、１２〜１４ビットのビット深度が採用される。したがって、サンプルあたりのビットに関してより高い解像度を可能にし、同時に、面積効率および電力効率の高い実装を可能にするアナログデジタル変換回路を提供することが望ましい。

複数列並列のＡＤＣを実現するために、積分型ＡＤＣトポロジーがよく使用されてきた。特に、ランプＡＤＣは、列レベルの読出並列処理を用いるＣＩＳのために有利である。列ごとのランプＡＤＣに必要な回路の量はかなり少なく、ＣＩＳの高い空間分解能を可能にする非常に低い画素ピッチ（画像センサの画素の距離）と適合する。

シングルランプアナログデジタル変換器１００の例を、図１Ａに示す。特に、シングルランプＡＤＣ１００は、比較器１２０とレジスタ１４０とを含む。比較器１２０は、デジタル化されるべき別個の入力“アナログランプ”信号１１０と信号Ｓとを有する。比較器１２０の出力はレジスタ１４０を制御する。具体的には、アナログランプ（積分信号）が信号値を超えた場合、比較器は信号（図１Ａの「ｅｎ」）を生成する。レジスタ１４０は、デジタルカウンタに対応してもよい「デジタルランプ」１３０が入力される。比較器１２０からの信号を受信すると、レジスタ１４０は、記憶されたデジタル・ランプ・カウントを出力する。

シングルランプＡＤＣ１００の機能は、図１Ｂでさらに示される。変換は、デジタルランプ１３０（通常はデジタルカウンタ）の開始と同時に、アナログ信号（Ｓ）の範囲の下限から始まるアナログランプ１１０で開始する。どちらのランプも、それらの両方が同時に全信号範囲をカバーするように同期される。この状態で、アナログランプがアナログ入力と交差する時刻Ｔ_ｃｏｍｐは、アナログ信号の値に比例する。デジタル値は、基準クロックのサイクル数としてのＴ_ｃｏｍｐにより、符合化される。交点が、図１Ｂに「Ｃ」として示されている。したがって、レジスタ１４０に記憶されたカウンタの現在値も、アナログ信号Ｓの値に比例する。

上述したように、シングルランプＡＤＣは、その局所回路が少ない量であることにより、列並列変換のために好ましい。このアーキテクチャは、各読出チャネルのために必要な唯一の回路が、１つの比較器１２０とデジタルデータを記憶するための１つのレジスタ１４０とのみであるため、完全に並列な実施のために特に適している。例示的に、１つのチャネルが画素マトリクスの１列に一致する。アナログランプ信号１１０は、基準信号を構成し、すべての列で共通する。同じことが、デジタル・ランプ１３０に適用される。

ランプＡＤＣの主な欠点は、かなり遅いということである。Ｂビットの分解能を有する画像信号をデジタル化するのに必要なクロックサイクル数は、シングルランプ比較器の場合２のＢ乗（２^Ｂ）に比例し、または、ダブルランプ比較器タイプの場合、２^Ｂ＋１に比例する。ダブルランプ変換器は、上図のようにランプアップしてから、再度ランプダウンする。積分定数とクロック周期とへの変動依存性が抑制されるため、それは、シングルランプ変換器よりも正確である。したがって、１０ビット分解能（ビット深度）は、単一のデジタル化されたデータをシングルランプＡＤＣを用いて得るためには１０２４クロックサイクル、ダブルランプＡＤＣを用いて得るためには２０４８クロックサイクルを必要とするであろう。これは、低または中程度の速度のＣＩＳには十分かもしれない。しかし、速度および／または解像度の要件が増加するにつれて大きくなりすぎるだろう。

この制限に対処するために、他のＡＤＣトポロジが提案され使用されている。例えば、列単位のシグマ―デルタＡＤＣと、ＳＡＲ（逐次比較レジスタ）と、アルゴリズムＡＤＣとが、とりわけ使用される。例えば、「ＣＭＯＳ画像センサ用複数ランプ列並列ＡＤＣアーキテクチャ」（ＭＦ Ｓｎｏｅｉｊ ｅｔ ａｌ．，ＩＥＥＥ ＪＳＳＣ、巻４２：１２、ＰＰ．２９６８〜２９７７、２００７年１２月）が、現在のＡＤＣのアプローチの概要を提供し、参照により本明細書に組み入れられる。全ての場合において、より速いＡＤＣのために支払うべき代償は、回路の、従ってシリコン面積の増加である。

高速アナログデジタル変換のためのより高い面積効率を達成するために、２段ＡＤＣが設計されている。２段ＡＤＣは、２つのサブＡＤＣに対応する２つの段で変換を行う。特に、第１の段は、最上位ビット（ＭＳＢ）の第１の数を解決し、第２の段は、必要な解像度が達成されるまで、最下位ビット（ＬＳＢ）である残りの第２のビット数を解決する。サブＡＤＣの局所分解能が低いので、各サブＡＤＣの速度を、減少された領域内で、高くすることができる。また、パイプライン方式で実行するときには、両方のサブＡＤＣは、連続したデータ・サンプルについて同時に動作してもよい。２段ＡＤＣの主要な実用上の問題は、それらの正確な性能は２段の特性間において良好な一致を必要とすることである。具体的には、２つのサブＡＤＣ入出力曲線間の違いを避けるべきである。特に、２段の間のオフセットの不一致と、ゲインと、非線形誤差とは、実質的にＡＤＣの全体的な線形性に影響を与える可能性がある。ＣＩＳでは、このような非線形性は、キャプチャされた画像において可視のアーティファクトを誘発する可能性がある。

本発明の目的は、回路の不完全性に対して堅牢であり、非線形性を緩和するのに役立つ効率的な自己キャリブレーションおよび／または補正機構を有する、高速２段ＡＤＣの開発を可能にすることである。

本発明の一実施形態によれば、高速２段ＡＤＣが提供される。本発明のＡＤＣは、有利な方法で、特に、第１の段で用いられ、積分器のゲインに比例するゲインでスケーリングされた積分器の出力を、第２の段に提供することによって、複数段のＡＤＣを２段接続する。

本発明の実施形態による２段ＡＤＣは、その第１の段に増分ＡＤＣを備える。そのような増分ＡＤＣの１つの例が図２に示される。図２は１次の増分ＡＤＣを示す。しかし、本発明は、これに限定されず、高次の増分トポロジを代わりに使用してもよいことに留意されたい。１次の増分ＡＤＣは、回路のコンテンツを最小化するために有利である。ただし、アプリケーションの要件に応じて、より高次の増分ＡＤＣを使用してもよい。

増分ＡＤＣ２００は、ゲインｇを有する積分器２１０と、比較器２２０と、を備える。積分器２１０は、各クロックサイクルで入力信号「入力」とフィードバック信号との差を蓄積する。図２は、「加算器」２５０による、差分信号の形成を示す。比較器２２０は、積分器２１０の出力を基準電圧Ｖ_ｒ／２と比較する。比較器の出力が高い場合（論理１）に、基準電圧Ｖ_ｒが出力され、論理値１を示すフィードバックを行う。そうではなく比較器出力が低い場合（論理０）は、グランド電圧が出力され、論理０を示すフィードバックを行う。各変換中、比較器（論理０または論理１）の出力は、カウンタ２３０にデジタル的に蓄積される。 そして、出力コード「出力」が、連続する比較器の決定の合計として形成される。各変換の開始時に、積分器及びデジタル累算器の両方が、例えば、図２に示す制御線「リセット」によって、リセットされる。

例えば、実行される連続した比較数に４を与えると、起こりうるデジタル出力は、以下のように変換されたデジタル値にマッピングすることができる。
− 比較器の決定００００は、デジタルコード「０」にマッピングされ、
− 比較器の決定１０００、０１００、００１０、０００１は、デジタルコード「１」にマッピングされ、
− 比較器の決定１１００または０１１０または００１１は、デジタルコード「２」にマッピングされ、
− 比較器の決定１１１０または０１１１は、デジタルコード「３」にマッピングされ、
− 比較器の決定１１１１は、デジタルコード「４」にマッピングされる。

上記から分かるように、アナログ信号の値は、予め定められた数の連続する比較のうち、比較結果が論理１である回数によって符号化される。上記の例では、４つの連続した比較は、５つの異なる数の同じ決定をもたらしてもよい。これにより、５つの異なるデジタルのレベルに解決可能である。一般に、連続した比較数ｎ_ｃとともに得られたデジタルレベル数は、ｎ_Ｃ＋１となり、０と１からｎ_ｃの論理１の決定とを含む。したがって、対応するＡＤＣの分解能のビット（ビット深度）は、ｌｏｇ_２（ｎ_Ｃ＋１）に等しい。

第２の段のＡＤＣが第１の段に続く。第１の段（変換結果）の出力に基づいてアナログ信号値のビットをさらに解決するために、基準レベルが、第２の段のＡＤＣに対し調整される。２段ＡＤＣを実現するために、サンプルアンドホールド回路が、例示的に第２の段の入力で使用される。第２の段は、入力として、入力信号と第１の段のＤＡＣ変換結果との間の差分を有する。これは、例示的には、さらに増幅される。つまり、第２の段の入力は、一度増幅された第１の段の変換の残差（すなわち、ＡＤＣの入力マイナス第１の段のＤＡＣ変換結果）である。並列処理を可能にするために、この概念は、時間的に「拡散」である―第１の段の変換が行われている間に残差が作成される。

本発明のこの実施形態によれば、増分ＡＤＣ２００は、図３に示すように、２段ＡＤＣ３００を形成するために、第２の段のサブＡＤＣと組み合わされる。具体的には、第１の段のＡＤＣの結果をアナログ信号に逆変換してそれを入力信号から差し引くというよりはむしろ、必要なチップ面積を小さくするために、変換の終了時の積分器２１０の出力を、係数βを乗じて、第２のサブＡＤＣに入力する。変換の終了時に、積分器２１０の出力は、入力信号、すなわち最下位ビットの、残りの未変換部分に対応する。

第２の段のサブＡＤＣ３３０は、ランプＡＤＣ、増分またはシグマ―デルタＡＤＣ、または他のいずれのタイプといった、任意のタイプであってもよいことに留意されたい。第２の段はまた、必ずしも最終段である必要はなく、一般的には、複数のステージをカスケード接続することが可能である。適切な第２の段のＡＤＣの選択が、アプリケーションの要件に応じて行われてもよい。例えば、第２の段のＡＤＣは、第１の段と同様であってもよい。すなわち、第２の段は、増分ＡＤＣであってもよいし、意図する用途により適合するどのようなものであってもよい。列ごとの並列読出経路を有するＣＭＯＳ画像センサの場合は、回路部分を最小にすることが望ましい。したがって、図１Ａ及び１Ｂを参照して上述したような積分ランプＡＤＣは、有利には第２の段として採用されてもよい。

図３から分かるように、本発明のこの実施形態によれば、第１のサブＡＤＣ２００の第１の出力コードＤ_１は、定数Ｋ_１にスケーリング３４０され、そして、加算器３５０（「デジタル加算器」）に入力され、第２のサブＡＤＣ３３０の第２の出力コードＤ_２と加算されて出力デジタル語Ｄ_ｏｕｔを形成する。なお、第２の段のＡＤＣ３３０は、基準電圧Ｖ_ｒ２の入力を含み、同様に、ＤＡＣ２４０は、基準電圧Ｖ_ｒ１の入力を含むことに留意されたい。有益には、これらの電圧は等しい。さらに、図３は、サンプルホールド回路３２０への入力f_ＣＯＮＶを示す。この入力は、以下に例示するように、サンプルホールド回路をを制御するためのタイミング入力である。

列ごとの回路を最小限にするために、サブＡＤＣスケーリングおよび／または２つのデジタルサブコード（第１のデジタルコードＤ_１及び第２のデジタルコードＤ_２）といった後述の動作は、例えば出力データ経路を構築するシリアライゼーションブロック内でＡＤＣ列回路とは別に実施することができ、あるいはそれらをオフチップでも実装することができる。

以下、本発明のより詳細な例示的な実施形態が、図４および図５を参照して説明されるだろう。

図４は、ＡＤＣの第１の段の例示的な実施を示している。図２のカウンタ２４０に機能的に対応するデジタルカウンタは、図示されていない。第１の段のＡＤＣは、スイッチト・キャパシタ（ＳＣ）積分器とラッチ比較器４２０とを備える。スイッチトキャパシタ積分器は、演算トランスコンダクタンス（相互コンダクタンス）アンプ（ＯＴＡ）を用いて実装される。ＯＴＡは電圧制御電流源である。すなわち、それは、例えばコンデンサを充電するために、入力電圧を受け取り、出力電流を提供する。スイッチトキャパシタ回路は、後述するようにスイッチを制御する際に、コンデンサに対して電荷の転送を行う回路である。

図４の下部はスイッチｐｈ０からｐｈ５の動作のためのクロックフェーズを示している。第１の段のＡＤＣ４００の動作は、以下のステップを含む。

スイッチｐｈ０とｐｈ１とが同時にアクティブ（スイッチがオン）であり、変換時間スロットの開始時に、積分器がリセットされる。これは、図４の下部のタイミング図の第１の周期間隔（フェーズ「ｃｃ１」）によって示される。ここで、ｐｈ０とｐｈ１とは、パルスを示す信号であり、残りの信号ｐｈ２からｐｈ５は、対応するスイッチの上でのインパルスを示さない。特に、ＯＴＡは、１のゲインフィードバック構成であり、ｐｈ１がオンになっており、ｐｈ４がオフになっているので、これはスイッチ「ＯＲ（ｐｈ１、ｐｈ４）」がオンであることを意味する。「ＯＲ（ｐｈ１、ｐｈ４）」という用語は、ｐｈ１とｐｈ４の少なくとも一方がオンにされたときにスイッチがオンであることを意味する。従って、コンデンサＣ_１２およびＣ_２は、Ｖ_ｃｍと呼ばれる中間電圧にプリチャージされる。同時に、基準画素レベルＮは、キャパシタＣ_１１の中に記憶される。すべてのコンデンサはＯＴＡオフセットも記憶することに留意されたい。このオートゼロ技術、すなわちＮおよび信号の画素値（レベル）ＮＳの測定値を差し引くことは、ＯＴＡのオフセットの効果を取り除くことを可能する。また、ＯＴＡ低周波１／ｆノイズを減衰させる。したがって、第１の段で、積分器のスイッチドキャパシタＣ_２がプリチャージされる。

次の間隔（クロックサイクル）においては、スイッチｐｈ２とｐｈ３（位相「ｃｃ２」）とが、所定数のクロックサイクル間、重複しない順番でｐｈ１スイッチ（位相「ｃｃ３」）と交互にアクティベートされる。各サイクルにおいて、画素基準出力Ｎと信号出力ＮＳが交互にコンデンサＣ_１１でサンプリングされ、画素基準出力と信号出力（Ｎ−ＮＳ）との差が、コンデンサＣ_２にＣ_１１／Ｃ_２のゲインで、蓄積される。コンデンサＣ_２は、スイッチｐｈ３がオンのフェーズの間、ＯＴＡを超えてオン（接続）にされる。

各クロックサイクルの終了時に、比較器４２０は、ｐｈ３のネゲートフェーズによって、ラッチされる。すなわち、スイッチｐｈ３がオフされ、積分器の出力マイナス基準電圧Ｖ_ｒ１／２、の符合についてＹという決定を行う。これは、図２と図３とを参照して説明した比較器２２０の動作に対応する。この決定は、第１の段の出力を形成するために（図４に図示しない）カウンタ２４０に蓄積され、コンデンサＣ_１２にグランドあるいはＶ_ｒ１のいずれかを蓄積するためにフィードバックされる。これは、スイッチをＡＮＤ（Ｙ、ｐｈ３）に動作させることによって達成され、電圧−Ｖ_ｒ１が、Ｙとｐｈ３との両方が“ハイ”の値を持つときにオンにされること、すなわちＹが論理１の値を有し、信号ｐｈ３が論理１の値に対応するパルスを示すこと、を意味する。グランドまたは−Ｖ_ｒ１のいずれかのサンプリングされた電圧はまた、Ｃ_１２／Ｃ_２に等しいゲインでＣ_２に蓄積される。したがって、ｎ番目のクロックサイクルの後、積分器の出力Ｖ_０，ｎは

となる。
ここで、Ｖ_{０，ｎ−１}とＹ_ｎ−１は、それぞれ、前のクロックサイクルの終わりでの積分器と比較器との出力を表し、Ｖ_ｓ＝Ｎ―ＮＳはオフセット補正された画素信号を表す。この演算は複数回繰り返される。電圧Ｖ_ｒ１は第１の基準電圧である。この例では、簡単にするためと、図３に準拠するために、Ｃ_１１／Ｃ_２＝Ｃ_１２／Ｃ_２＝ｇと仮定する。しかし、一般的には、必ずしもこの条件を厳密に満たさなければならないわけではないことに留意されたい。

図４の下側のタイミング図の次のクロックサイクル（フェーズ「ｃｃａ」）で、スイッチｐｈ４が、コンデンサＣ_１１とＣ_１２とがリセットされるように、アクティベートされる。ｐｈ４の「オン」フェーズ中、画素出力はサンプリングされない。次のフェーズ「ｃｃｂ」でｐｈ３スイッチがオンになり、前のクロックサイクル中に行われた最後の比較器の決定がフィードバックされる。その時点で、Ｃ_２に記憶された電圧Ｖ_０，ｎｃは、

によって与えられ、ここで、ｎ_ｃは第１の段のＡＤＣの比較数を表す。Ｃ_１１＝Ｃ_１２を仮定すると、閉じられた範囲［０，Ｖ_ｒ１］内の任意の入力に対し、Ｃ_２／Ｃ_１１で増幅されたときに依然として前記範囲内にあるために、電圧Ｖ_０，ｎｃは、Ｃ_１１／Ｃ_２・Ｖ_ｒ１以下であることを示すことができる。

最後の段（フェーズ「ｃｃｃ」）は、前述の増幅を実施する。この目的のために、コンデンサＣ_２の底板は、再びｐｈ０をアクティベートすることによりグランドにされ、一方、コンデンサがＣ_１１は、スイッチｐｈ５を用いてＯＴＡを超えてスイッチされる。このように、Ｃ_２に蓄積された電荷はＣ１１に転送して戻され、そのためＣ_２／Ｃ_１１の電圧増幅が達成される。したがって、図３の第２のサブＡＤＣの前のゲイン係数βは、本発明のこの例示的な実施形態では、第１のサブＡＤＣ回路を再利用することで実施される。これにより、シリコン面積と消費電力を節約できる。さらに、このような構成によってβ・ｇ＝１が確保される。

図５は、第１の段のＡＤＣ４００と第２の段のＡＤＣとを示す。上述のように、かなり少ない量の回路部品を必要とするため、シングルランプＡＤＣ１００は、高速列並列変換のために有利である。図５は、上記の図４を参照して前述した第１のＡＤＣ４００に接続された第２の段のＡＤＣの詳細を例示する。

図５の左下部は、図４に示される第１の段のタイミング（ｃｃｃ―ｃｃ１）を示す。図５の右下部は、第２の段で行う変換のタイミングを示す。特に、ｐｈ６およびｐｈ７フェーズは第２の段のサブＡＤＣを制御しており、すべての変換スロットで反復される。同じことがｐｈ０からｐｈ５フェーズに適用される。２段の動作が時間的に連続するように見えるかもしれないが、これは与えられたＡＤＣの入力例に対してのみあてはまる。２つの段がすべての時間パイプライン方式で動作する。

デジタルカウントがその最大値

に到達したときに、ランプが全信号範囲に到達する。ここで、Ｔ_ｃｌｋは、サイクルの長さを表し、ｍは所定の定数であり、Ｎ_２は第２の段のＡＤＣによって、もたらされる（換算される）ビット数を表す。言い換えれば、ランプは、各ステップの高さの値がｍ×Ｔ_ｃｌｋである、階段のように表してもよい。実際には、係数ｍは、アナログランプをデジタルのものよりも「遅く進む」ようにすることによって、一定のゲインを変換に適用するために使用することができる。

通常の動作中、比較器５１０が傾く時、それはアナログランプ値とアナログ入力値とが交差し、すなわち等しいことを意味するが、この時にデジタル・ランプがラッチされる（デジタルレジスタ５５０から出力される）。この時に、

である。図３に示すように、２段ＡＤＣの出力は、係数Ｋ_１によって一度増幅された、第１の段の出力と第２の段の出力とを加算することによって形成される。

Ｋ_１＝２^Ｎ２、Ｖ_ｒ１＝Ｖ_ｒ２＝Ｖ_Ｒにより、以下となる。

したがって、全体としてのデジタル出力信号Ｄ_ｏｕｔは、第２の段のＡＤＣ（Ｄ_２）で得られたものと同等であるが、入力信号からは係数ｎ_Ｃで増幅されている。そのため、完全なＡＤＣ入力を参照するとき、第２のサブＡＤＣの量子化誤差の二乗平均（ＲＭＳ）値は、上記係数で除算される。例えば、ｎ_Ｃ＝８のとき、全体としてＢビットのＡＤＣは、第２のサブＡＤＣよりも８倍小さいＬＳＢ、つまりＮ_２について３余分なビットが得られるといえる。このように、Ｂ＝１０ビットのＡＤＣは、ｎ_Ｃ＝８及びＮ_２＝７に設定することにより得られる。これらの値は単なる例にすぎず、一般的に、ｎ_Ｃ＝１６、Ｎ_２＝６と、ｎ_Ｃ＝３２、Ｎ_２＝５と、またはその他の組合せのような組み合わせとが可能であることに留意されたい。第１の段と第２の段との間の全体の解像度の分布は、例えば面積および／または電力消費を最小化するために、実際に最適化されることができる。

図５は、ＡＤＣ全体の可能な回路の実施を示し、第２のサブＡＤＣは、アナログランプ発生器と、デジタルランプ発生器（アップカウンタ）と、オートゼロ比較器５１０とによって形成される。後者は、それぞれスイッチ化されたｐｈ６とｐｈ７とをオンにすることに対応する、非オーバーラップの信号フェーズｐｈ６とｐｈ７とによって制御される。

図５では、Ｃ３の左側のスイッチ「ｐｈ５」はｐｈ６に対応し得ることに留意されたい。しかしｐｈ５がオフされるわずか前に、ｐｈ６のスイッチオフを行うために、実際には、異なるフェーズが使用される。これは、信号依存のチャージインジェクションを減衰させるために一般的である。スイッチｐｈ６のオン・フェーズの間に、第１のサブＡＤＣから転送されたデータは、コンデンサＣ_３でＯＴＡオフセットとともにサンプリングされる。ＯＴＡはフィードバック構成でホールドされる（ＯＴＡフィードバックのスイッチｐｈ６が閉じている）。コンデンサＣ_３は、サンプル・ホールド（Ｓ／Ｈ）回路３２０の機能を実行する。ここで、スイッチをｐｈ７をオンすることに対応する、信号ｐｈ７が「ハイ」の値を有する次のサイクルの間、アナログランプは、同じコンデンサＣ_３を介して入力される。アナログランプがサンプリングされた電圧を交差するとすぐに、（ｐｈ６のスイッチが開かれたオープンループ構成の）ＯＴＡは、整流し、そのため現在のデジタルランプコードをデジタルレジスタ５４０にをラッチするだろう。

列ごとの並列読出のこの実装では、回路のコンテンツは、２つのＯＴＡと、１つの比較器と、３つのコンデンサと、１２のスイッチと、３つのデジタルゲートと、１つのデジタルバッファと、１つのｌｏｇ_２（ｎ_ｃ）ビットのカウンタと、１つのＢビットのレジスタと、に減少させることができ、アナログランプ及びデジタルランプは全ての読出チャネルに共通である。差動入力のＯＴＡは、さらなるシリコン面積の削減、省電力化のための単一入力の反転増幅器で置き換え可能であることに留意されたい。

第１のサブＡＤＣがオーバーサンプリングと（シグマ−デルタＡＤＣのような）量子化誤差処理を採用しているという事実のおかげで、その動作は、回路の不完全性に対して非常に堅牢である。例えば、入力に関して、回路のノイズの影響と、ＯＴＡオフセットと、有限ゲイン及びダイナミクスと、比較誤差と、などは、１／ｎ_ｃによって減衰され、シリコン面積及び電力消費の点で安価な構築ブロックの設計を提供する。

さらに、同じ要因が、完全なＡＤＣ入力を参照するとき、第２のサブＡＤＣで起こりうる誤差を減衰させる。

図６は、ｎ_ｃ＝８、Ｎ_２＝７で、第２のサブＡＤＣでのオフセット及びゲイン誤差ならびに非線形性を含む回路の非理想性の合理的な値である２段のＡＤＣモデルのシミュレーションの結果得られる、積分非線形性（ＩＮＬ）と、微分非線形性（ＤＮＬ）と、伝達曲線とを示す。これらの誤差にもかかわらず、全体的なＩＮＬは＋／−１．５ＬＳＢ_{１０ｂｉｔ}によって制限され、ＤＮＬは＋／−１ＬＳＢ_{１０ＢＩＴ}以内である。

Ｄ_ｏｕｔに対する上記の式が示唆するように、これらの優れた性能は、２つのサブＡＤＣによって使用される基準電圧の適切なマッチングに依存する。このような良いマッチングが、例えばＶ_ｒ１＝Ｖ_ｒ２であるときに、提供される。この等式が満たされない場合は、より大きな非線形性が現れるかもしれない。この効果が、図７内で、２つの基準１０％の偏差が誘発され、回路の残りの部分が理想的であるシミュレーションにおいて、示されている。その結果、伝達曲線下部で顕著な、＋／−５ＬＳＢ_{１０ｂｉｔ}のきびしいＩＮＬが得られる。

また、かなり大きなミッシング・コードが表れることがある。後者は、処理された画像内のアーティファクトを誘発し、ＡＤＣから最大限の利益を得るために避けるべきである。この問題は、ほとんどすべての多段ＡＤＣトポロジに共通であり、画像センサにおけるそれらの使用を制限する。

一致しない基準電圧を補正するために、本発明のさらなる実施形態は、後述のように、補正／キャリブレーション手順を提供する。一般的に、このキャリブレーション手法は、その適用において限定されるものではなく、異なる多段ＡＤＣ、パイプラインＡＤＣまたはサブレンジＡＤＣといった、異なる他のＡＤＣアーキテクチャのために利用できることに留意されたい。

キャリブレーション／補正方法は、一般的にＡＤＣの特性を線形化することを目的とする。

以下の典型的なキャリブレーション／補正アプローチは、ＡＤＣ全体の線形性への２つの段の間のオフセットとゲインのミスマッチの影響を回避することを目的とする。単一の単離されたＡＤＣのオフセットとゲインと（すなわち、基準電圧）の両方が、入力信号範囲を図８（左図）に示される理想的な状況を取得するためにトリミング可能であり、ここで、（図の「Ｐｘ範囲」と表記される）入力信号範囲は、完全に、（図中の「第１の段の入力範囲」と表記される）第１の段の入力範囲と一致し、生成された残差の範囲も、（図に「第２の段の入力範囲」として示される）第２の段の入力範囲と一致する。

この理想的な状況では、変換誤差が（右側のグラフに示される）意図する全体の解像度の＋／−１ＬＳＢに収まるように、飽和を引き起こすことなく、第２の段で変換された段間の信号（残差）をもたらす。上部のグラフは、残差の大きさを示し、下部のグラフは、対応する変換誤差を示す。

しかし、実際には、特に多くのＡＤＣは（列ごとの並列型Ａ／Ｄ変換方式でのＣＩＳの場合のように）並列に動作しているとき、回路誤差（不一致、電源と基準の分布内の非ゼロ抵抗による抵抗降下、ノイズ等）は、図９（左側の図）に示されている状況につながる可能性がある。ここで、入力信号範囲の一部が第１の段の入力範囲外にあり（したがって、低レベルの飽和を引き起こし）、最も重要なことに、残差の一部は、第２の段の入力範囲外にある。この状況では、残差を適切にデジタル化することができず、全体的なＡＤＣは、（右側のグラフに示されている）大きな変換誤差に悩まされる。さらに、情報が飽和により失われるので、これらの誤差を検出し、修正することができない。

これを防止するために、図１０に示された状況が望ましい。この場合、連続的な信号範囲は一致しないが、お互いに適合する。すなわち、第１の段の入力範囲は、入力信号に影響を与える非理想的（非線形性）を生じさせ得る余地があり、第２の段も、第１の段で生成された残差に関して、同様である。ノミナルな非線形性不可避であるが（右側のグラフ内の変換誤差を参照）、いかなる情報の損失が飽和により生じないので、右側のグラフに示すように、このような非線形性のキャリブレーション及び補正が、完全に可能である。

並列に動作する複数のＡＤＣの手動トリミングは、実用的なアプリケーションのために実行可能ではなく、自動で堅牢な線形化手法を考案する必要がある。線形化は、キャリブレーション（または非線形効果のセンシング）とその補正を含む。一般に、「キャリブレーション」という用語は、理想状態からの偏差を決定することに言及しているものと見ることができ、「補正」という用語は、偏差の抑制または減少を指すことができる。要約すると、本発明の実施形態によると、第１の段又は第２の段のＡＤＣに入る信号の範囲を補正するための補正手段が提供される。補正は、２つの入力範囲の間の不一致によって引き起こされる変換誤差を減らすために行われる。信号のオフセット及びゲインの補正は、全体的なデジタル出力を形成するために２つの出力を組みあわせる前に、第１の段のデジタル出力に、あるいは、代替的に第２の段のデジタル出力に行うことができる。

キャリブレーションの結果は、補正を行うための信号に適用されるゲインとオフセットなどの補正係数である。このように、本発明の実施形態によれば、第１の段又は第２の段の信号の出力を補正するための補正手段によって適用されるべき補正ゲインと補正オフセットを決定するための手段が提供される。

一般的には、補正係数（オフセットとゲイン）は、第１の段で行われる比較数（ｎ_ｃ）に関してＡＤＣの２つの構成を使用して変換される２つのキャリブレーション信号から、得られる。この一般的な手順を以下に説明する。

単純な表記のために、通常のＡＤＣ出力を２^Ｎ２で割り、正規化されたＡＤＣ出力を定義してみる。ここで、Ｎ_２は、第２の段の解像度である（ビット単位）。

与えられたｎ_ｃと入力信号Ｖ_ｓに対し、量子化の影響をなくすため、以下のように書くことができる。

ここで、Ｓは第１の段のカウント（比較器の連続する決定Ｙ_ｉ、「０」または「１」の合計）を表す。この式では、δ_０は、第１の段と第２の段の間のオフセットの差の結果、ＡＤＣ出力で起こりうるオフセット誤差を表す。実際には、例示的にＮＵＬＬの入力信号はＡＤＣのＮＵＬＬ出力と一致しないが、低レベルの飽和を回避するために、アナログオフセットが、意図的に加えられる。さらに、不一致のサブＡＤＣのゲインは、サブＡＤＣ基準電圧Ｖ_ｒ１とＶ_ｒ２の異なる値にマッピングされる。

２つの異なる入力Ｖ_ｓｌとＶ_ｓｈと、ｎ_ｃについての２つの異なる設定、すなわちｎ_ｃ１とｎ_ｃ２とを考えてみる。対応する正規化されたデジタル出力は次のようになる。

ここで

などである。
Ｖ_ｓｌが、Ｓ_ｌ１およびＳ_ｌ２の両方が０であるように十分に低く選択されるならば、はじめの２つの方程式は次のように単純化することができ、

したがって、

となる。
これは、入力信号Ｖ_ｓｌのいかなる値にも当てはまる。

キャリブレーション信号Ｖ_ｓｌの正確な値は、ｎ_ｃ１とｎ_ｃ２とで行う２つの変換に対し同じままである場合、重要ではない。実際には、そのような目的のために一定の非ゼロ電圧をＡＤＣ入力として提供可能である。

一方、等式の２番目の対は、Ｖ_ｒ１とＶ_ｒ２とについて解くことができ、それらの比を計算すると、

が得られ、すべてのＶ_ｓｈは

の条件を満たす。測定からＶ_ｒ１／Ｖ_ｒ２の比を完全に決定するために、δ_０を先に計算した値、

によって置き換え、

を得る。要件ｎ_ｃ１Ｓ_ｈ２≠ｎ_Ｃ２Ｓ_ｈｌは、ｎ_ｃ１とｎ_ｃ２との値に応じて、入力信号範囲の１つまたは複数の領域で満たされる。例えば、ｎ_ｃ１＝１とｎ_ｃ２＝２（最も簡単な選択肢）に対し、この不等式はＳ_ｈ１＝０とＳ_ｈ２＝１であり、（Ｖｒ１／２ Ｖｒ１］の範囲内の任意の入力に対し満たされる。図１１はｎｃ_１＝２とｎｃ_２＝４である状況を図示する。

Ｖ_Ｓｈは入力信号の範囲の４分割の第２あるいは第４番目に含まれるべきであることに留意する。一般に、ｎ_Ｃ１およびｎ_Ｃ２が大きい値となるにつれて、ｎ_ｃ１Ｓ_ｈ２≠ｎ_Ｃ２Ｓ_ｈｌを満たす入力範囲の領域は狭くなる。したがって、（量子化ノイズの影響に関する）ｎ_ｃのキャリブレーションを増加させる有益な影響は、結果が入力信号Ｖ_ｓｈのキャリブレーション位置に、より敏感であるという事実によってすぐにマスクされ、したがって、キャリブレーション処理のレンダリングをノイズと干渉に対してあまり堅牢ではなくする。しかし興味深い選択肢は、ｎ_ｃ１＝２とｎ_ｃ２＝３であり、その結果を、図１２に示す。

入力範囲の２／３に対し、ｎ_ｃ１Ｓ_ｈ２≠ｎ_Ｃ２Ｓ_ｈｌである。下のグラフは、Ｖ_ｒ１／Ｖ_ｒ２の比の分母（すなわちｎ_ｃ１Ｓ_ｈ２−ｎ_Ｃ２Ｓ_ｈｌ）を表し、これは＋／−１または２になる。これらの３つの可能なケースは、いずれも反転やシフト以外に実際の除算やを必要としないため、容易にデジタル実装可能である。したがって、補正ゲインとオフセットを決定するための有利な設定は、ｎ_ｃ１＝１とｎ_ｃ２＝２と、ｎ_ｃ１＝２とｎ_ｃ２＝４と、ｎ_ｃ１＝２とｎ_ｃ２＝３と、のいずれかである。しかし、本発明は、上記に示されるものに限られるものではなく、一般的に他の任意の組み合わせが用いられてもよい。より簡単な計算式のため、簡単な回路実装をもたらす組み合わせを選択することが有益である。

いずれのｎ_ｃの値に対してもＳ_ｈ＝ｎ_ｃ−１となるようにＶ_ｓｈが選ばれば、Ｖ_ｒ１／Ｖ_ｒ２の方程式の簡略化されたバージョンが得られる。後者は、（ＡＤＣ全体の飽和の前に）第１の段のサブＡＤＣの出力での最大カウントを生成する入力を選択することと同等である。Ｖ_ｒ１／ Ｖ_ｒ２をこのようにすると、以下に簡略化される。

理論的には可能であるが、Ｖ_Ｓｌ＝０Ｖは、第２の段のサブＡＤＣが飽和した低出力コードを生成するかもしれないので、実際には便利な選択ではない。上述したように，実際には、飽和による情報の損失を回避するために、オフセットがゼロレベルの入力信号に意図的に加えられる。これにより、補正オフセットおよび第１の段の入力の補正ゲインと、第２の段の入力の補正ゲインとの最終的な簡略化された式は、

となる。反転が不要（ｎ_ｃ１とｎ_ｃ２とが２の階乗として選択されたとき、加算とビットシフトのみ）であるため、後者の式Ｋ_{ｃｏｒｒ２}はＶ_ｒ１対Ｖ_ｒ２の不一致が過大でない場合に実装的に有意な近似となる。

補正は、オフセット（Ｄ_ｏｆｆ）の追加とゲイン係数（Ｋ_ｃｏｒｒ）による乗算を伴う。後者は、第１の段と第２の段とが組み合わされてＡＤＣ全体の出力が形成される前に、第１の段に（Ｋ_{ｃｏｒｒ１}を介して）あるいは、第２の段に（Ｋ_{ｃｏｒｒ２}を介して）適用されることができる。

それにもかかわらず、第２の段の出力の操作は、複数の並列変換シナリオで最良の結果を生む。その理由は、補正係数の潜在的な不正確さが、ＭＳＢに適用した場合チャネル間の大きな誤差にマッピングされるかもしれないためである。したがって（第２の段の出力）ＬＳＢに補正を適用することが、実用的な理由のために望ましい。

実際には、補正係数データの推定の精度を（キャリブレーションを介して）高めるために、平均化またはフィルタリングを有利に使用することができる。このようにして、得られた係数値へのノイズや干渉の影響を大幅に減衰させることができる。

ここでは２つのアプローチが想定され、第１のフォアグランド（オフライン）キャリブレーションに基づくものと、第２の（ＣＩＳ内の複数のＡＤＣの通常の動作と互換する）バックグラウンド・キャリブレーションに基づくものである。

両方の場合において、補正手順と補正係数を得るための関連する計算は、アプリケーションとその内部と外部のリソースに応じて、オンチップまたはオフチップのいずれかで実施することができる。

以下では、オフラインで、すなわち、ＣＩＳがイメージキャプチャ／処理を行わないときに行われる、平均化によるキャリブレーションについて説明する。

ｎ_Ｃ１およびｎ_Ｃ２の値が選択されると、（ｎ_ｃ２とＶ_ｓｈ、ｎ_ｃ２とＶ_ｓｌと、ｎ_ｃ１とＶ_ｓｈと、ｎ_ｃ１とＶ_ｓｌとの各組み合わせに対応する）各キャリブレーション出力データ、δ_ｈ２、δ_ｌ２、δ_ｈ１、δ_ｌ１がＭ回得られ、これらの値は、以下の補正係数の計算に先立って平均化される（δ_ｈ２、δ_ｌ２、δ_ｈ１、δ_ｌ１の上のバーの表示は、平均化されたことを意味する）。

ＣＩＳでは、この方法は、通常の画像取得を停止し、出力画像がキャリブレーションデータによって排他的に形成されるキャリブレーションの取得のセットを実行することによって実現することができる。上述したように補正係数を計算した後、これらは、通常のシーケンスですべての画像に適用される。これは、電源や温度や内部ＣＩＳ構成の変更がない限り、補正係数が時間的に急激に変化することが予想されない。したがって、原理的にキャリブレーションサイクルは、センサの電源投入時または環境条件が実質的に変化するたびに実行されるべきである。しかしながら、本発明はこれに限定されるものではなく、定期的なキャリブレーションは、所定の時間間隔でも実行されてもよく、または別の方法で実行されてもよい。

要約すると、「オフライン」キャリブレーションの実施形態による、決定手段は、補正ゲインと補正オフセットを複数回Ｍ回計算する際に使用される値の決定を行うことと、これらの値を平均化することと、ゲインとオフセットを平均化された値を用いて計算することと、を行うための平均化手段をさらに含むことができる。

以下、フィルタリングによるキャリブレーションについて説明する。この手法は、オンラインで、すなわちＣＩＳの動作中に―通常動作の「バックグラウンド」で、実行されてもよい。

いくつかの用途では、画像取得を停止することは不可能であったり、適当ではない。そのため、以下のように、バックグラウンド（オンライン）のキャリブレーション方法が提案される。

− すべての正規画像の一部を形成する、キャリブレーションデータを有する４行（δ_ｌ１に対し１つ_、δ_ｌ２に対し別の１つ、）があり、１行の各値は１つのＡＤＣに対応する（列ごとのパラレル変換を想定）。

− これらのキャリブレーションデータは、画素アレイ内の２つの専用線から得られ、１つのプリセットはＶ_ｓlでＡＤＣを駆動するためのもの、もう１つのプリセットはそれらをＶ_ｓｈで駆動するためのものである。１つの可能な実装は、キャリブレーション線の各「擬似画素」が、対応するＡＤＣを局地的に駆動するために使用されるバッファを含むことである。キャリブレーションがＶ_ｓｈとＶ_ｓｌの正確な値に敏感ではないため、線形化は局地的なバッファの間で起こりうるミスマッチによる影響を受けない。これにより、例えば、安価なソースフォロアを用いてそれらの局地的バッファを実装することを可能とする。

- 画像毎のキャリブレーションデータが、各ＡＤＣに対しＤ_ｏｆｆとＫ_{ｃｏｒｒ２}の瞬間値を計算するために使用され、実際の値は、瞬間値をローパスフィルタ処理することにより得られる。たとえば、１次のローパスＩＩＲフィルターが以下のように使用される。

ここで、ｎは画像（反復）数であり、０＜α＜１である。実際には、αの値は、補正係数の値が十分に安定で十分な収束速度を得るために調整されるべきである。より洗練されたフィルタを使用することも可能である。

画像毎の未キャリブレーションの正規のデータは、その時得られた係数のフィルタリングされた値で補正される。電源投入後のシーケンスの始めに、補正係数の正確な、安定した値を得るために、いくつかの画像を撮影してもよい。その後、フィルタ処理は再キャリブレーションのための停止の画像取得を必要とすることなく、任意の環境の変化（電源、温度など）やＣＩＳ構成を追跡する。また、フィルタメモリ（フィルタ係数の現在の値）が画像のシーケンスの後にリセットされる必要はないが、それは以下の１つに保ち、収束をスピードアップする。要約すると、「バックグラウンド」キャリブレーションの実施形態による、画素アレイは、それぞれ２つのキャリブレーション信号を有するＡＤＣを駆動するための２つの追加の信号線を含む。決定手段は、補正データを計算する際に使用される瞬間値を取得し、補正データを算出するために使用する前に、ローパスフィルタを用いて瞬間値をフィルタリングする。具体的には、フィルタリングは、現在の値と１つまたはそれ以上前の値との移動加重平均として行うことができる。しかし、他のフィルタリング手法を用いることもできる。

以下に前述のキャリブレーションと補正の特定の例が提供されるが、しかしながら、ゼロの値を有する入力信号を考慮する。本発明のこの例示的な実施形態によれば、キャリブレーション手順は、同じ入力信号に２つの連続した変換を行う。例えば、第１の変換中、変換すべきビット数ｎ_ｃは１に設定され、一方第２の変換ではｎ_ｃが２に設定される。このようにして、第１の変換に対するＡＤＣ出力は次のようになり、

第２の変換のＡＤＣ出力は次のようになる。

Ｄ_{ｏｕｔ，Ｉ}とＤ_{ｏｕｔ，ＩＩ}に対するこれらの得られた関係は、以下に要約する仮定を適用することによって得られる。特に、前述のとおり０≦Ｖ_ｓ≦Ｖ_ｒ１に対して、以下の条件があてはまると考えられる。

等式が成り立つ十分に大きいＶ_ｓに対し、以下のようになる。

したがって、第１および第２の基準電圧Ｖ_ｒ１とＶ_ｒ２の不一致を補正するために、スケール係数Ｋ_ｃｏｒ２は、以下のように決定することができる。

そして、補正係数Ｋ_ｃｏｒ２は、第２のサブＡＤＣの出力に適用される。この補正したシミュレーションの結果は、図１３に示される。図１３において、線形性が所望のレベルに回復していることが分かる。

補正係数Ｋ_ｃｏｒ１は、第１のサブＡＤＣの出力に適用することができる。

この補正は、同じ結果を得る。
非線形性の別の原因は、第１の段と第２の段のサブＡＤＣの全範囲との間の起こりうるオフセットに見られる。スケール間の不一致は、それぞれのサブＡＤＣの飽和につながる可能性があり、全体的な線形性に大きな影響を与える。

この影響を回避するために、本発明の別の実施形態による、オフセットが検出され、補正される。ＡＤＣのオフセットを決定するために、ＡＤＣにはそれを変換するためのゼロ信号が入力される。特に、Ｖｓはゼロに設定され、出力信号が検出される。

出力信号は、オフセットＤ_ｏｆｆに対応する。
図１４は、図３を参照して説明した、補正係数Ｋ_ｃｏｒ１またはＫ_ｃｏｒ２と、決定されたオフセットとによって行われる補正を組み込んだ、ＡＤＣ方式のバージョンを例示する。特に、図１４から分かるように、オフセットＤ_ｏｆｆは、第１の段ＡＤＣの出力への加算前に第２の段のＡＤＣの出力に適用される。具体的には、決定されたオフセットが第２の段のＡＤＣ出力Ｄ_２に加算器９３０で加算される。また、補正係数Ｋ_ｃｏｒ１またはＫ_ｃｏｒ２は、それぞれ第１および第２の段のＡＤＣの出力をスケーリングするために適用される。具体的には、係数Ｋ_ｃｏｒ１は第１の段のＡＤＣの出力Ｄ_１をスケーリングするために適用される。これは、係数Ｋ_ｃｏｒ１を乗じたＫ_１を最上位ビットのゲインに対応するゲイン９１０に適用することによって行われてもよい。また、オフセット補正された信号Ｄ_２−Ｄ_ｏｆｆは、決定された補正係数Ｋ_ｃｏｒ２に対応するゲイン９２０によってスケーリングされる。

以下では、オフセットと補正係数（キャリブレーションフェーズ）の両方を決定するための手順の一例を説明する。電源投入フェーズで行うか、画像の取得の直前にされるキャリブレーションフェーズ中に有利に行われるキャリブレーションフェーズ中、ＡＤＣは、オフセットを補正するために、２つの異なる入力を変換するように構成される。

ａ）Ｎｕｌｌ（ゼロ）入力信号が変換される。
ｂ）十分に大きな予め定義された入力信号、例えば、〜３／４Ｖ_ｒ１が変換される。

設定ｂ）の電圧の高さが異なるように選択することができることに留意されたい。しかし、その値は１／２Ｖ_ｒ１より高い場合に有益であり、入力信号は上側の入力電圧範囲を表すのに十分高くなければならない。また、前述のＫ_ｃｏｒ１とＫ_ｃｏｒ２パラメータの計算のための２つの異なる設定が考慮される。これらの設定は、第１のサブＡＤＣでの連続した比較数、ｎ_ｃを、
ｉ）ｎ_ｃ＝１、
ｉｉ）ｎ_ｃ＝２、
とみなす。Ｋ_ｃｏｒ１とＫ_ｃｏｒ２の補正パラメータの簡略化された堅牢な計算のためにｎ_ｃを１または２とする設定が前述のように選択されていることに留意されたい。しかしながら、本発明はこれに一般的に限定されるものではなく、基準電圧Ｖ_ｒ１とＶ_ｒ２の比を計算するために、Ｋ_ｃｏｒ１とＫ_ｃｏｒ２とに任意の２つの異なる値が適用されてもよく、そして前述のように補正係数を取得するために逆数とされる。しかし、前述のように、１及び２のそれぞれの値は、Ｖ_ｓのサイズについての仮定が満たされたときに計算を簡略化するという利点を有する。オフセットと補正パラメータを計算するための入力の組み合わせおよび設定の例は、
ａ）＋ｉ）がＶ_ｓ＝０とｎ_ｃ＝１に対応、
ｂ）＋ｉ）が第２の（より高い）値に設定されたＶ_ｓとｎ_ｃ＝１とに対応、
ｂ）＋ｉｉ）が第２の（より高い）値に設定されたＶ_ｓとｎ_ｃ＝２とに対応、
となる。

これらの組み合わせのそれぞれについて、好ましくはいくつかの変換が行われ、結果として得られる出力コードは、一時的なノイズの影響を軽減するために平均化される。代替的に、上記のように、バックグラウンド・キャリブレーション値は、平均の代わりに、フィルターされるよう実行されてもよい。入力電圧と比較回数の所定の組み合わせの所定の回数の変換の後に、オフセットと補正パラメータが次のように得られ、
ａ）＋ｉ）の結果、Ｄ_ｏｆｆ＝ａｖｅｒａｇｅ（Ｄ_ｏｕｔ）
ｂ）＋ｉ）の結果、Ｄ_{ｏｕｔ，Ｉ}＝ａｖｅｒａｇｅ（Ｄ_ｏｕｔ）
ｂ）＋ｉｉ）の結果、Ｄ_{ｏｕｔ，ＩＩ}＝ａｖｅｒａｇｅ（Ｄ_ｏｕｔ）
これに基づいて補正パラメータが次のように得られる。

補正係数（チャネルごとに２つ）は、適用されるＣＩＳのアーキテクチャに応じてオンチップまたはオフチップで記憶されてもよい。Ｄ_１及びＤ_２のシリアル化に応じて、補正を適用してもよい。オフセットの上記補正は係数Ｋ_ｃｏｒ１、Ｋ_ｃｏｒ２による補正と独立に用いてもよいことに留意されたい。これは、ＡＤＣが２つの補正のいずれかのみを使用してもよいことを意味する。

本発明は、より多くの変換を実行することについて限定されず、一般的には、また、上記の組み合わせのそれぞれについて、単一の変換が使用されてもよいことに留意されたい。しかし、より多くの変換がされると、より補正（キャリブレーション）が正確となる。

また、入力電圧と比較回数の組み合わせについて異なる選択をしてもよい。別の例は、キャリブレーション処理をより高くするｎ_ｃの値の対に対して、例えば、ｎ_ｃ＝３、ｎ_ｃ＝４であってもよい。この場合、キャリブレーション入力信号は、以下のように選択されなければならない。

この場合、以下の関係が依然として成り立つ。

一般に、任意に選択されたｎ_ｃの対の値（ｎ_Ｃ２とｎ_Ｃ１）に対し、また両方のｎ_ｃの設定に対し第１の段の出力が最大値をとるような十分に大きいキャリブレーション信号を適用するため、以下を示すことができる。

ｎ_Ｃ２＝ｎ_Ｃ１＋１を満たす任意の対の値に対し、Ｋ_ｃｏｒ１の上記の式は同じまま（同様にＫ_ｃｏｒ２＝Ｋ_ｃｏｒ１ ^−１）である。より大きな値のｎ_ｃを選択する利点は（量子化、回路ノイズ、電源／グラウンドバウンスなどの）第２の段で起こりうる誤差が、デジタル出力全体により低い影響を持ち、そのために、より正確な補正係数Ｋ_ｃｏｒ１あるいはＫ_ｃｏｒ２を得ることができることである。このＫ_ｃｏｒ１の式は、δ_ｌ１＝δ_ｌ２＝０の条件で、すなわちＶ_ｓｌ＝０Ｖ、δ_０＝０（そして、δ＝Ｄ／２^Ｎ２）である場合、以前に示した式と同じく、

であることに留意されたい。Ｖ_ｒ１／Ｖ_ｒ２のための上記の式は、そのためより一般的である。上述したように、本実施形態は一例であり、実際には非ゼロ信号を選択することが有益であるかもしれない。

図１５は、上部のグラフにおいて、Ｖ_ｒ１とＶ_ｒ２の間に１２．５％の偏差を仮定し、未補正のシミュレーションされたＩＮＬを示す。図１５の中央のＩＮＬグラフは、ｎ_ｃ１＝１、ｎ_ｃ２＝２で得られた補正係数のときに、キャリブレーションされた場合に対応する。図１５の下部には、ｎ_ｃ１＝３、ｎ_ｃ２＝５を使用して取得した係数を用いた補正後のキャリブレーションされたＩＮＬである。図から分かるように、より大きなｎ_ｃについて得られた下のグラフの値が低いＩＮＬピークを示す。

なお、本発明は、上記に提供されたキャリブレーションの例に限定されないことに留意されたい。別のキャリブレーション方法は、第１の段を積分器として動作させることで、第１の段のループを開くことに基づく。これは、Ｖ_ｒに基づく信号が蓄積された入力からまったく減算されないように比較器の決定をゲーティングすることによって達成することができる。小さな一定の入力に対し、連続した積分は、第２の段の入力範囲を掃引することができ、そのため、その入出力カーブの測定値を得ることができる。具体的には、キャリブレーション入力は、基準電圧Ｖ_ｒ１から導出される信号であってもよい。このキャリブレーションデータを用い、係数は、オフセットおよびゲイン誤差、ならびに非線形性を平滑化するなど、第２のＡＤＣ段の静的誤差を補正するために導き出すことができる。

例として、下記の図１６は、ゲインとオフセット誤差と１０％の二次非線形性とを含む第２の段の静的特性（丸「ｏ」を有する実線）を示している。それは、１／８＊Ｖ_ｒ１に等しい一定の入力を適用し、またｎ_ｃ＝１から８、で連続する変換を行うことによって得られる。しかし、これは一例に過ぎず、他の比率が選択されてもよいことに留意されたい。そして、非線形フィッティングが、応答を線形化するために必要な補正係数を計算するために使用される。結果は、図中の×印の実線で表示される。比較のため、理想的な特性も示す（破線）。

図１７および図１８は、この補正前後の非線形性のプロットを示す。特に、図１７は、１２．５％のゲイン誤差および１０％の非線形性誤差の下でキャリブレーションなしでの、非線形性を示している。図１８は、上述の代替のキャリブレーション方法を使用し補正した後の非線形性を示している。

この第２のアプローチは、（既知量Ｖ_ｒ１に関して）キャリブレーション入力定数が十分に制御されているという事実に依存する。実際には、マッチング特性が良好であって、キャリブレーション電圧の誤差を必要なレベルまで低下させることが可能である、抵抗性または容量性分圧器を介し、Ｖ_ｒ１からキャリブレーション電圧を導出することによって達成することができる。

まとめると、本実施形態では、比較器が入力信号を蓄積するように、第１の段の比較器で使用される基準電圧に比例する一定の入力信号を設定するステップと、入出力に基づき、第２の段の出力を得るために予め定められた回数の変換工程を行うステップと、補正係数を計算するステップと、補正係数を第２の段の信号に適用するステップと、を含む、２段アナログデジタル変換器のキャリブレーション方法が提供される。

上記から分かるように、本発明は、ＣＩＳ用途に特に適した読出アプローチを提供する。具体的には、ＣＩＳの読出チャネルは、多くの場合、前述のようなＡＤＣに続くＣＤＳ増幅器から成る。通常、これらの読出チャネルでは、ＣＤＳ増幅器のゲインは、低レベルの信号により高いゲインが適用されるように、手動で設定されるか、または画素信号に適応される。しかし、ＡＤＣの飽和を回避するために、十分な大きさの信号に適用することができる最大ゲインは１である。本発明によれば、全画素信号範囲にわたって、そのレベルによらず、一定の高いゲインにが適用される。ゲインは、第１の段で実行される比較数に対応する。それぞれの比較に対し、積分が行われる。一定の入力を有する積分器（アキュムレータ）は、積分の数でゲインが与えられる増幅器、として見ることができる。各積分は、信号の一部「ｇ」を蓄積する。減算（デルタ）が行われず、積分器の出力でクリッピングがないと仮定した場合は、蓄積された信号は、ｎ_ｃ＊ｇ＊Ｖ_ｓｉｇとなるだろう。信号が第２のステージに渡されたとき、ｎ_ｃ＊Ｖ_ｓｉｇに対応する１／ｇで増幅される。したがって、実際のゲインは、ｎ_ｃに対応する。デルタ減算２５０の存在は、ゲインの利点を維持しながら、クリッピングを避ける。

これは、制御を簡略化し、読出チャネル入力に換算するときのＡＤＣの誤差の寄与を減らすことができる。また、高いゲインが全てのサンプルに適用されるため、入力換算ノイズが低減される。デルタメカニズムは、高い増幅値に対しても飽和を避けることができる。

提案されたＡＤＣの速度は、サブレンジ化、すなわち複数のステージを提供することによって、上昇する。第１のサブＡＤＣで行われる連続した比較数をｎ_ｃとすると、ここでの２段ＡＤＣは、１段のランプＡＤＣよりもｎ_Ｃ倍速い。なお、本発明は、２段変換に限定されず、さらに２段以上の複数のカスケード接続に適用してもよいことに留意されたい。

上述の本実施形態において説明された自己キャリブレーションと補正の手順は、サブＡＤＣの間のオフセットとゲイン誤差に対して、より高い堅牢性をもたらす２段ＡＤＣをもたらす。キャリブレーションおよび補正手順はまた、上記に示した２段ＡＤＣ以外のアーキテクチャのために使用することができることに留意されたい。特に、段間のゲインおよび／またはオフセット不一致が発生する任意の多段アーキテクチャに適する。

キャリブレーションと補正の手法は、非線形性を抑制するためのＣＩＳの読出チャネルのために特に有益である。シングルＡＤＣを使用する他のアプリケーションでは、重要な点は、このＡＤＣが、良好な性能を有することである。しかし、数百または数千の読出チャネルを有するＣＩＳ回路では、すべての読出チャネルが良好な性能を有することのみでなく、すべてのチャネルが可能な限り同一（類似）の動作を有することも重要である。これを本質的な方法で達成することは非常に困難である。ランプ比較器は、通常すべての読出チャネルのために同じ基準を共有しているため、この機能を可能にする。この場合であっても、他の非理想性を考慮しなければならない。上述のキャリブレーションおよび補正手法では、ＡＤＣアーキテクチャの束に対する複数の読出チャネルの等化を自動的に行うことができる。このキャリブレーションの別の利点は、読出チャネルレベルでの余分な特別のハードウェアを必要としないことである。（すべてのチャネルに対してグローバルである）制御波形のみを変調する必要がある。上述のａ）とｂ）とｉ）とｉｉ）との設定の組み合わせに対応する比較器の入力に適用される信号のみが、オフセットの追加とゲインのスケーリング構成の実施とは別に追加的なハードウェアを必要としないＡＤＣアーキテクチャに提供することを意味する。前述のように本発明は、従来技術に比べていくつかの利点を提供する。本発明によれば、外部プログラム性または自己適応のいずれも必要とせず、最大の一定のゲインが、画素信号に適用可能である。したがって、第２のサブＡＤＣの回路の誤差の影響が（β・ｇ＝１であるので第１のサブＡＤＣに適用されるゲインによって減衰され）最小化される。

本発明の利点をまとめると、（増分またはシグマデルタループに積分器を適用する）オーバーサンプリングと、誤差処理とを用いて、第１のサブＡＤＣの回路の誤差の影響を最小限に抑える。制御フェーズ（スイッチ操作）が画素信号のレベルと独立し、常に同じであるため、読出チャネルの制御が容易である。アーキテクチャは、容易に高解像度に拡張することができる。特に、精度及び変換時間のトレードオフのために非常に適切である。変換時間が２倍にされるたびに、少ないコストで、同じ制御波形を維持しながら２つの追加ビットをＡＤＣから（サブＡＤＣ当り１）得ることができる。回路（回路コンテンツ）の必要量が少ないため、列ごとの並列読出に非常に適している。増分／シグマデルタの第１の段は、有利には、電力および面積消費の点で要求がさほど厳しくないアーキテクチャの１つである、非常に良好な結果を有するシングルランプアプローチＡＤＣと、組み合わせてもよい。ＣＭＯＳ・ＣＩＳプロセスが使用される場合、すべての回路は、同じチップ内に含めることができ、コストを削減できる。デジタル回路は、低い電源電圧で動作可能であるため、総消費電力は、他のアプローチよりも低くなる。

本発明の別の実施形態は、ハードウェアおよびソフトウェアを使用する、上述の様々な実施形態の実施に関する。これは、本発明の様々な実施形態はコンピューティングデバイス（プロセッサ）を使用して実施または実行されてもよいことが認識される。コンピューティングデバイスまたはプロセッサは、例えば、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブルロジックデバイスなどであってもよい。本発明の様々な実施形態もまた、これらのデバイスの組合せによって実行あるいは具体化されてもよい。

特に、集積回路が、前述のようなアナログ・デジタル変換器を具体化してもよい。集積回路は、図１９に模式的に示すような、画素のマトリックスによって形成された画像センサを有するＣＩＳであってもよい。各画素は、光を電気信号に変換する光電手段を含む。ＣＩＳは、画素行または複数の画素行を順次選択するための選択回路と、選択された画素行（複数可）の異なる列からの複数の画素を並列に読み出すための列読出回路をさらに含む。複数の行は並列に選択することができる。それに応じて、列ごとに複数の読出チャネルがあってもよく、すなわち、複数の行が並列に変換できてもよい。読出回路は、上記のようなアナログデジタル変換器を複数有し、並列（段）で動作してもよい。

要約すると、本発明は、２段あるいは多段のアナログデジタル変換器に関する。比較器は、好ましくは、第１の段に増分ＡＤＣを含む。増分ＡＤＣは、積分器及び比較器を備える。比較器によって行われる所定の数の比較の後に、適切にスケーリングされた積分器の出力は、それをさらにサンプリングする第２ステージに供給される。具体的には、スケーリングゲインは、積分器のゲインに反比例する。第２のＡＤＣは、残りの最下位ビットの変換を行い、そして両ステージの出力が組み合わされる。

Claims (13)

1. 画像センサからのアナログ信号をデジタル値に変換するための、アナログデジタル変換器であって、
   デジタル値の第１のビット数を取得するための第１のアナログデジタル変換器であって、第１のゲインを有する積分器と、積分された信号を第１の基準信号と比較する比較器と、を含む第１のアナログデジタル変換器とを含む第１の段と、
   第１の段内の第１のビット数の変換後の積分器の出力を、第１のゲインに基づいて予め定められたゲインによって増幅するための中間増幅器と、
   中間増幅器からの信号入力に基づいてデジタル値の第２のビット数を取得するための第２のアナログデジタル変換器、を含む第２の段と、を備え、第２のアナログデジタル変換器は、ランプアナログデジタル変換器であって、
   第２のアナログデジタル変換器への信号入力を基準アナログランプ信号と比較する比較器と、
   アナログランプ信号が入力信号と交差する時間に対応するデジタル値を記憶するデジタルレジスタと、を備え、
   予め定められたゲインが積分器の第１のゲインの逆数である、アナログデジタル変換器。
2. 第１のアナログデジタル変換器が、比較器の決定を蓄積するためのデジタルカウンタをさらに含む、増分アナログデジタル変換器である、請求項１に記載の、アナログデジタル変換器。
3. 第２のアナログデジタル変換器からの出力に従いおよびスケーリングされた、第１のアナログデジタル変換器からの変換された信号出力を加算する、加算器をさらに備える、請求項１または請求項２に記載の、アナログデジタル変換器。
4. 第１の段と第２の段へ入力される基準信号の間の不一致を補償するためのゲイン補正手段をさらに備え、ゲイン補正手段は、
   第１の段と第２の段のアナログデジタル変換器を通して比較器によって行われるそれぞれ異なる比較数に対応する設定を用い、変換により取得されたデジタル信号に基づいて決定された第１のゲインによって、第１のアナログデジタル変換器からの信号出力をスケーリングするための第１の増幅器と、および／または、
   第１の段と第２の段のアナログデジタル変換器を通して比較器によって行われるそれぞれ異なる比較数に対応する設定を用い、変換により取得されたデジタル信号に基づいて決定された第２のゲインによって、第２のアナログデジタル変換器からの信号出力をスケーリングするための第２の増幅器と、を含む、請求項１から請求項３のいずれか１項に記載の、アナログデジタル変換器。
5. 第１の段と第２の段とへ入力される基準信号の間の不一致によるオフセットを補償するための、オフセット補正手段をさらに備え、オフセット補正手段が、第２のアナログデジタル変換器の出力からオフセットを減算するためのオフセット減算器をさらに備える、請求項１から請求項４のいずれか１項に記載の、アナログデジタル変換器。
6. 第１のアナログデジタル変換器の積分器が、スイッチトキャパシタ演算トランスコンダクタンス増幅器を用いて実現される、請求項１から請求項４のいずれか１項に記載の、アナログデジタル変換器。
7. 請求項４または５に記載の、２段アナログデジタル変換器のキャリブレーション及び補正の方法であって、
   比較器による第１の比較数を用いることによって、第１の予め定められた信号を変換して、第１のキャリブレーション出力信号を決定するステップと、
   比較器による第２の比較数を用いることによって、第１の予め定められた信号を変換して、第２のキャリブレーション出力信号を決定するステップと、
   第１および第２の段のアナログデジタル変換器へ入力される基準信号の間の比に基づいて計算することによって、決定された第１及び第２のキャリブレーション出力信号に基づいて補正ゲインを決定するステップと、
   第１および／または第２の段による信号出力を決定された補正ゲインにより補正するステップと、を備える、方法。
8. 請求項４または５に記載の、２段アナログデジタル変換器のキャリブレーション及び補正方法であって
   ２段アナログデジタル変換器のゼロ入力信号を変換することによって、オフセットを決定するステップと、
   決定されたオフセットを第２のアナログデジタル変換器からの信号出力から減算するステップと、を備える、方法。
9. ２段アナログデジタル変換器のゼロ入力信号を変換するステップと、
   決定されたオフセットを第２のアナログデジタル変換器からの信号出力から減算するステップと、
   第２の段による信号出力と、決定されたオフセットの減算ステップによって既に補正された信号と、を補正するステップと、をさらに備える、請求項７に記載の方法。
10. 請求項１から６に記載のアナログデジタル変換器を具現化する、集積回路。
11. 各画素が光を電気信号に変換するための光電手段を含む、画素のマトリックスによって形成された画像センサと、
    少なくとも１つの画素行を順次選択する選択回路と、
    少なくとも１つの選択された画素行の異なる列から複数の画素を並列に読み出すための
    列読出回路と、をさらに備える、請求項１０に記載の、集積回路。
12. 読出回路が、並列に動作する、請求項１から請求項６のいずれか１項に記載の複数のアナログデジタル変換器を含む、請求項１１に記載の、集積回路。
13. 読出回路が、アナログデジタル変換器に出力を提供する相関二重サンプリング回路を、さらに備える、請求項１１または請求項１２に記載の、集積回路。