CN111277270A - 一种高速逐次逼近型模数转换电路及dac权重分配方法 - Google Patents

一种高速逐次逼近型模数转换电路及dac权重分配方法 Download PDF

Info

Publication number
CN111277270A
CN111277270A CN202010204589.2A CN202010204589A CN111277270A CN 111277270 A CN111277270 A CN 111277270A CN 202010204589 A CN202010204589 A CN 202010204589A CN 111277270 A CN111277270 A CN 111277270A
Authority
CN
China
Prior art keywords
digital
comparator
circuit
input end
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010204589.2A
Other languages
English (en)
Other versions
CN111277270B (zh
Inventor
吴彤彤
贺小勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
South China University of Technology SCUT
Original Assignee
South China University of Technology SCUT
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by South China University of Technology SCUT filed Critical South China University of Technology SCUT
Priority to CN202010204589.2A priority Critical patent/CN111277270B/zh
Publication of CN111277270A publication Critical patent/CN111277270A/zh
Application granted granted Critical
Publication of CN111277270B publication Critical patent/CN111277270B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/125—Asynchronous, i.e. free-running operation within each conversion cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种高速逐次逼近型模数转换电路及DAC权重分配方法，所述电路包括比较器、数模转换器和逐次逼近逻辑电路；所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出；逐次逼近逻辑电路输出数字编码与数模转换器连接。所述方法包括以下步骤：1.重组电容阵列；2.将重组后的转换成单调电容开关时序的电容阵列。

Description

一种高速逐次逼近型模数转换电路及DAC权重分配方法
技术领域
本发明涉及模数转换技术领域，尤其涉及一种高速逐次逼近型模数转换电路及DAC权重分配方法。
背景技术
模数转换技术是将模拟信号转换成数字信号的一种技术。现实世界中出现的信号例如光强信号、心电图信号等都以模拟信号的形式出现，若需要将这些信号进行数字处理，则要将这些信号转换成数字信号。实现这一种技术的电路称为模数转换电路，而现今的模数转换电路多以半导体集成电路的形式实现。主流的半导体模数转换电路的结构有快闪型、逐次逼近型、流水线型和Sigma-Delta型等，其中逐次逼近型模数转换电路适用于诸如可穿戴设备和可植入式医疗设备等低功耗场合。
传统的逐次逼近型模数电路包括比较器、数模转换器和逐次逼近逻辑电路三个部分，其中比较器由前置放大器和动态锁存器组成，比较器将数模转换器的输出与共模电压进行比较。SAR ADC的转换速度主要受到三部分的限制：DAC电容建立时间，比较器比较及复位时间，SAR(successive approximation register)逻辑电路延时。随着工艺制作的进步，特征尺寸不断减小，使得比较器的速度可以达到上GHz，数字逻辑电路的时延更是能够低于ns级别。然而在高速的ADC设计中DAC电容建立时间却成为制约ADC转换速度的主要原因。
发明内容
本发明的目的在于克服现有技术的缺点与不足，提供一种高速逐次逼近型模数转换电路及DAC权重分配方法，该电路通过采用一种DAC(Digital-Analog converter)权重电容重组方法和高能效的单调电容开关算法在同等精度下，与10位传统结构相比，电容面积减小了50％，速度得到大幅度提升。
本发明至少通过如下技术方案之一实现。
一种高速逐次逼近型模数转换电路，包括比较器、数模转换器和逐次逼近逻辑电路；
所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；
所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码，逐次逼近逻辑电路输出数字编码与数模转换器连接。
进一步地，所述数模转换器包括第一数模转换器和第二数模转换器；所述第一数模转换器的采样输入端连接第一模拟输入信号，第二数模转换器的采样输入端连接第二模拟输入信号，第一数字编码输入端连接逐次逼近逻辑电路输出的第一数字编码，第二数字编码输入端连接逐次逼近逻辑电路输出的第二数字编码。
进一步地，所述比较器包括前置放大器、动态锁存器、锁存就绪信号产生电路和异步时钟产生电路I3；其中前置放大器的正相输入端作为比较器的正相输入端；前置放大器的反相输入端作为比较器的反相输入端；前置放大器的复位端作为比较器的复位输入端；前置放大器的正相输出端连接动态锁存器的正相输入端；前置放大器的反相输出端连接动态锁存器的反相输入端；动态锁存器的复位端作为比较器的时钟输入端；动态锁存器的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路的第一输入端；动态锁存器反相输出端连接锁存就绪信号产生电路的第二输入端；锁存就绪信号产生电路的输出端输出锁存就绪信号；动态锁存器的正相输出端输出比较器的比较结果，并连接异步时钟产生电路的第一输入端；动态锁存器反相输出端连接异步时钟产生电路的第二输入端；异步时钟产生电路的输出端输出异步时钟信号。
进一步地，所述锁存就绪信号产生电路包括第一反相器、第二反相器和非或门电路；其中第一反相器的输入端作为锁存就绪信号产生电路的第一输入端；第一反相器的输出端连接非或门电路的第一个输入端；第二反相器的输入端作为锁存就绪信号产生电路的第二输入端；第二反相器的输出端连接非或门电路的第二个输入端；非或门电路的输出端作为锁存就结信号产生电路的输出端。
进一步地，所述异步时钟产生电路包括第一或非电路、第二或非电路和与非门电路；其中第一或非门的输入端作为异步时钟产生电路的第一输入端；第一或非电路的输出端连接与非电路的第一个输入端；第二或非电路的输入端作为异步时钟产生电路的第二输入端；第二或非电路的输出端连接与非门电路的第二个输入端；与非电路的输出端作为异步时钟产生电路的输出端。
所述的高速逐次逼近型模数转换电路的DAC权重分配方法，包括以下步骤：
步骤1、将数模转换器中电容阵列的最高位电容分成(512-64)+16+16+8+8+8+2+2+2+1+1，除最高位的472电容外，其余电容添加到后续电容上，重组后的电容阵列为【448(512-64)，256，144(128+16)，80(64+16)、40(32+8)、24(16+8)、16(8+8)、6(4+2)、4(2+2)、2(+2)、2(1+1)、1(+1)、1】；每一位的冗余范围为(128、64、32、16、16、8、0、4、2、2、0、0)；
步骤2、将步骤1的电容序列转换成单调电容开关时序的电容阵列。
进一步地，所述单调电容开关时序的电容阵列为(224，128，72，40，20，12，8，3，2，1，1，1)。
进一步地，所述单调电容开关时序的控制包括以下步骤：
步骤S1、采样阶段：第一输入电压通过第一采样开关的导通连接到第一数模转换器中电容阵列的上级板，第一数模转换器中电容阵列所有下极板连接到VREF；第二输入电压通过第二采样开关的导通连接到第二数模转换器中电容阵列的下级板，第二数模转换器中电容阵列的所有下极板也连接到VREF；
步骤S2、采样结束后：采样开关断开，比较器直接进行第一次比较；如果第一输入电压大于第二输入电压，则MSB＝1，同时比较器第一输入端最大的电容接GND，比较器第二输入端最大电容保持不变；否则，MSB＝0，同时比较器第一输入端最大电容保持不变，比较器第二输入端最大电容接GND；
步骤S3、比较器开始第二次比较，得到MSB-1位数字码，重复步骤S2直到LSB确定。
本发明相对于现有技术具有如下的优点及效果：
本发明电路中的DAC没有添加额外的冗余电容，跟有额外冗余电容的DAC电路相比，电路相对较简单。本发明将DAC权重电容重组，冗余的安排变得很方便，具体将传统二进制电容阵列的最高位电容分出一个小于MSB电容一半的若干个二进制电容之和然后将这若干个二进制电容添加到除MSB电容以外的电容上，通过采用高能效的单调电容开关算法，消耗的开关能量比传统结构减少了81％。本发明提出的电容重组方法在DAC电容面积、开关能耗以及SAR ADC的精度方面达到了很好的折衷。
附图说明
图1是本实施例高速逐次逼近型模数转换电路的结构组成框图；
图2是本实施例高速逐次逼近型模数转换电路中比较器的结构组成框图；
图3是本实施例高速逐次逼近型模数转换电路中比较器中锁存就绪信号产生电路组成框图；
图4是本实施例高速逐次逼近型模数转换电路中比较器中异步时钟产生电路组成框图；
图5是本实施例逐次逼近型模数转换电路中数模转换电路中电容阵列的结构组成框图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
如图1所示，本实施例的一种逐次逼近型模数转换电路，包括比较器、数模转换器和逐次逼近逻辑电路。
所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；
所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码。
所述数模转换器包括第一数模转换器和第二数模转换器；所述第一数模转换器的采样输入端连接第一模拟输入信号，第二数模转换器的采样输入端连接第二模拟输入信号，第一数字编码输入端连接逐次逼近逻辑电路输出的第一数字编码，第二数字编码输入端连接逐次逼近逻辑电路输出的第二数字编码。
如图2所示，所述比较器包括前置放大器A1、动态锁存器I1和锁存就绪信号产生电路I2以及异步时钟产生电路I3；其中前置放大器A1的正相输入端作为比较器的正相输入端；前置放大器A1的反相输入端作为比较器的反相输入端；前置放大器A1的复位端作为比较器的复位输入端；前置放大器A1的正相输出端连接动态锁存器I1的正相输入端；前置放大器A1的反相输出端连接动态锁存器I1的反相输入端；动态锁存器I1的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路I2的第一输入端；动态锁存器I1反相输出端连接锁存就绪信号产生电路I2的第二输入端；锁存就绪信号产生电路I2的输出端输出锁存就绪信号；同时动态锁存器I1的正向输出端连接异步时钟产生电路I3的第一输入端，动态锁存器I1的反向输出端连接异步时钟产生电路I3的第二输入端；异步时钟产生电路输出异步时钟信号。
如图3所示，所述的锁存就绪信号产生电路I2包括第一反相器I21、第二反相器I22和非或门电路I23；其中第一反相器I21的输入端作为锁存就绪信号产生电路I2的第一输入端；第一反相器I21的输出端连接非或门电路I23的第一个输入端；第二反相器I22的输入端作为锁存就绪信号产生电路I2的第二输入端；第二反相器I22的输出端连接非或门电路I23的第二个输入端；非或门电路I23的输出端作为锁存就结信号产生电路I2的输出端。
如图4所示，所述的异步时钟产生电路I3包括第一或非电路n1、第二或非电路n2和与非门电路n3；其中第一或非门n1的输入端作为异步时钟产生电路I3的第一输入端；第一或非电路n1的输出端连接与非电路n3的第一个输入端；第二或非电路n2的输入端作为异步时钟产生电路I3的第二输入端；第二或非电路n2的输出端连接与非门电路n3的第二个输入端；与非电路n3的输出端作为异步时钟产生电路I3的输出端。
所述的高速逐次逼近型模数转换电路的DAC权重分配方法，包括以下步骤：
步骤1、将数模转换器中电容阵列的最高位电容分成(512-64)+16+16+8+8+8+2+2+2+1+1，除最高位的472电容外，其余电容添加到后续电容上，重组后的电容阵列为【448(512-64)，256，144(128+16)，80(64+16)、40(32+8)、24(16+8)、16(8+8)、6(4+2)、4(2+2)、2(+2)、2(1+1)、1(+1)、1】；每一位的冗余范围为(128、64、32、16、16、8、0、4、2、2、0、0)；
步骤2、将步骤1的电容阵列转换成采用单调电容开关时序的电容阵列。所述单调电容开关时序的电容阵列为(224，128，72，40，20，12，8，3，2，1，1，1)。
已知对于传统N位二进制数模转换器来说，二进制电容的分布为：(2N-1，2N-2，2N -3，···，2,1,1)。
所述单调电容开关时序的工作过程包括以下步骤：
步骤S1、采样阶段：如图5所示，第一输入电压通过第一采样开关的导通连接到第一数模转换器中电容阵列的上级板，第一数模转换器中电容阵列所有的下极板连接到VREF；第二输入电压通过第二采样开关的导通连接到第二数模转换器中电容阵列的下级板，第二数模转换器中电容阵列的所有下极板也连接到VREF；
步骤S2、采样结束后：采样开关断开，比较器直接进行第一次比较；如果第一输入电压大于第二输入电压，则MSB＝1，同时比较器第一输入端最大的电容接GND，比较器第二输入端最大电容保持不变；否则，MSB＝0，同时比较器第一输入端最大电容保持不变，比较器第二输入端最大电容接GND；
步骤S3、比较器开始第二次比较，得到MSB-1位数字码，重复步骤S2直到LSB确定。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (8)

1.一种高速逐次逼近型模数转换电路，其特征在于，包括比较器、数模转换器和逐次逼近逻辑电路；
所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；
所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码，逐次逼近逻辑电路数字编码输出与数模转换器连接。
2.根据权利要求1所述的一种高速逐次逼近型模数转换电路，其特征在于，所述数模转换器包括第一数模转换器和第二数模转换器；所述第一数模转换器的采样输入端连接第一模拟输入信号，第二数模转换器的采样输入端连接第二模拟输入信号，第一数字编码输入端连接逐次逼近逻辑电路输出的第一数字编码，第二数字编码输入端连接逐次逼近逻辑电路输出的第二数字编码。
3.根据权利要求1所述的一种高速逐次逼近型模数转换电路，其特征在于，所述比较器包括前置放大器(A1)、动态锁存器(I1)、锁存就绪信号产生电路(I2)和异步时钟产生电路I3；其中前置放大器(A1)的正相输入端作为比较器的正相输入端；前置放大器(A1)的反相输入端作为比较器的反相输入端；前置放大器(A1)的复位端作为比较器的复位输入端；前置放大器(A1)的正相输出端连接动态锁存器(I1)的正相输入端；前置放大器(A1)的反相输出端连接动态锁存器(I1)的反相输入端；动态锁存器(I1)的复位端作为比较器的时钟输入端；动态锁存器(I1)的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路(I2)的第一输入端；动态锁存器(I1)反相输出端连接锁存就绪信号产生电路(I2)的第二输入端；锁存就绪信号产生电路(I2)的输出端输出锁存就绪信号；动态锁存器(I1)的正相输出端输出比较器的比较结果，并连接异步时钟产生电路(I3)的第一输入端；动态锁存器(I1)反相输出端连接异步时钟产生电路(I3)的第二输入端；异步时钟产生电路(I3)的输出端输出异步时钟信号。
4.根据权利要求3所述的一种高速逐次逼近型模数转换电路，其特征在于，所述锁存就绪信号产生电路(I2)包括第一反相器(I21)、第二反相器(I22)和非或门电路(I23)；其中第一反相器(I21)的输入端作为锁存就绪信号产生电路(I2)的第一输入端；第一反相器(I21)的输出端连接非或门电路(I23)的第一个输入端；第二反相器(I22)的输入端作为锁存就绪信号产生电路(I2)的第二输入端；第二反相器(I22)的输出端连接非或门电路(I23)的第二个输入端；非或门电路(I23)的输出端作为锁存就结信号产生电路(I2)的输出端。
5.根据权利要求3所述的一种高速逐次逼近型模数转换电路，其特征在于，所述异步时钟产生电路(I3)包括第一或非电路(n1)、第二或非电路(n2)和与非门电路(n3)；其中第一或非门(n1)的输入端作为异步时钟产生电路(I3)的第一输入端；第一或非电路(n1)的输出端连接与非电路(n3)的第一个输入端；第二或非电路(n2)的输入端作为异步时钟产生电路(I3)的第二输入端；第二或非电路(n2)的输出端连接与非门电路(n3)的第二个输入端；与非电路(n3)的输出端作为异步时钟产生电路(I3)的输出端。
6.权利要求1所述的高速逐次逼近型模数转换电路的DAC权重分配方法，其特征在于，包括以下步骤：
步骤1、将数模转换器中电容阵列的最高位电容分成(512-64)+16+16+8+8+8+2+2+2+1+1，除最高位的472电容外，其余电容添加到后续电容上，重组后的电容阵列为【448(512-64)，256，144(128+16)，80(64+16)、40(32+8)、24(16+8)、16(8+8)、6(4+2)、4(2+2)、2(+2)、2(1+1)、1(+1)、1】；每一位的冗余范围为(128、64、32、16、16、8、0、4、2、2、0、0)；
步骤2、将步骤1的电容序列转换成单调电容开关时序的电容阵列。
7.根据权利要求6所述的分配方法，其特征在于，所述单调电容开关时序的电容阵列为(224，128，72，40，20，12，8，3，2，1，1，1)。
8.根据权利要求6所述的分配方法，其特征在于，所述单调电容开关时序的工作过程包括以下步骤：
步骤S1、采样阶段：第一输入电压通过第一采样开关的导通连接到第一数模转换器中电容阵列的上级板，第一数模转换器中电容阵列所有下极板连接到VREF；第二输入电压通过第二采样开关的导通连接到第二数模转换器中电容阵列的下级板，第二数模转换器中电容阵列的所有下极板也连接到VREF；
步骤S2、采样结束后：采样开关断开，比较器直接进行第一次比较；如果第一输入电压大于第二输入电压，则MSB＝1，同时比较器第一输入端最大的电容接GND，比较器第二输入端最大电容保持不变；否则，MSB＝0，同时比较器第一输入端最大电容保持不变，比较器第二输入端最大电容接GND；
步骤S3、比较器开始第二次比较，得到MSB-1位数字码，重复步骤S2直到LSB确定。
CN202010204589.2A 2020-03-22 2020-03-22 一种高速逐次逼近型模数转换电路及dac权重分配方法 Active CN111277270B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010204589.2A CN111277270B (zh) 2020-03-22 2020-03-22 一种高速逐次逼近型模数转换电路及dac权重分配方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010204589.2A CN111277270B (zh) 2020-03-22 2020-03-22 一种高速逐次逼近型模数转换电路及dac权重分配方法

Publications (2)

Publication Number Publication Date
CN111277270A true CN111277270A (zh) 2020-06-12
CN111277270B CN111277270B (zh) 2023-05-23

Family

ID=71000812

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010204589.2A Active CN111277270B (zh) 2020-03-22 2020-03-22 一种高速逐次逼近型模数转换电路及dac权重分配方法

Country Status (1)

Country Link
CN (1) CN111277270B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114884510A (zh) * 2022-04-11 2022-08-09 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路
CN117713821A (zh) * 2023-12-20 2024-03-15 灿芯半导体(上海)股份有限公司 一种应用于adc下极板采样的输入共模电平保护电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227642A (zh) * 2012-01-31 2013-07-31 Nxp股份有限公司 逐次逼近寄存器模数转换器
CN108347249A (zh) * 2018-02-05 2018-07-31 华南理工大学 一种低功耗逐次逼近型模数转换电路及其控制方法
JP2019047339A (ja) * 2017-09-01 2019-03-22 株式会社日立製作所 逐次比較型アナログデジタル変換器
CN109921795A (zh) * 2019-01-24 2019-06-21 北京大学（天津滨海）新一代信息技术研究院 逐次逼近型模数转换器、基于双比较器的纠错方法及装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227642A (zh) * 2012-01-31 2013-07-31 Nxp股份有限公司 逐次逼近寄存器模数转换器
JP2019047339A (ja) * 2017-09-01 2019-03-22 株式会社日立製作所 逐次比較型アナログデジタル変換器
CN108347249A (zh) * 2018-02-05 2018-07-31 华南理工大学 一种低功耗逐次逼近型模数转换电路及其控制方法
CN109921795A (zh) * 2019-01-24 2019-06-21 北京大学（天津滨海）新一代信息技术研究院 逐次逼近型模数转换器、基于双比较器的纠错方法及装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张振亮;郭裕顺;: "一种10位10MS/s全差分异步逐次逼近模数转换器" *
熊召新;蔡敏;贺小勇;: "高速高精度模数转换器的数字后台校准算法" *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114884510A (zh) * 2022-04-11 2022-08-09 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路
CN114884510B (zh) * 2022-04-11 2024-06-11 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路
CN117713821A (zh) * 2023-12-20 2024-03-15 灿芯半导体(上海)股份有限公司 一种应用于adc下极板采样的输入共模电平保护电路
CN117713821B (zh) * 2023-12-20 2024-08-30 灿芯半导体(上海)股份有限公司 一种应用于adc下极板采样的输入共模电平保护电路

Also Published As

Publication number Publication date
CN111277270B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
TWI452846B (zh) 分段式類比數位轉換器及其方法
Jiang et al. Single-channel, 1.25-GS/s, 6-bit, loop-unrolled asynchronous SAR-ADC in 40nm-CMOS
Lin et al. A 9-bit 150-MS/s 1.53-mW subranged SAR ADC in 90-nm CMOS
CN106877869B (zh) 一种能提高电阻电容型逐次逼近模数转换器线性度的电容排序方法
CN106899299B (zh) 一种提高电阻电容型逐次逼近模数转换器sfdr和sndr的电容重构方法
JP2013251700A (ja) Ａｄ変換回路およびａｄ変換方法
WO2020228467A1 (zh) 模数转换器误差整形电路和逐次逼近型模数转换器
CN111277270B (zh) 一种高速逐次逼近型模数转换电路及dac权重分配方法
CN112272027A (zh) 一种逐次逼近模数转换器及电容开关切换方法
CN112187265A (zh) 用于电力专用通信网的混合型模数转换器及信号收发装置
CN111327324A (zh) 一种适用于逐次逼近型模数转换器的电容阵列结构
Jiao et al. An 84dB-SNDR 1-0 quasi-MASH NS SAR with LSB repeating and 12-bit bridge-crossing segmented CDAC
Eslami et al. A 1-V 690 μW 8-bit 200 MS/s flash-SAR ADC with pipelined operation of flash and SAR ADCs in 0.13 μm CMOS
CN110739968B (zh) 适用于过采样sar adc的电容失配误差整形开关电路及方法
CN116667852A (zh) 一种动态元件匹配装置及方法
TW201015870A (en) Successive approximation ADC with binary error tolerance mechanism
CN113676184B (zh) 一种基于半休眠结构的逐次逼近模数转换器开关方法
Wang et al. A high-speed energy-efficient segmented prequantize and bypass DAC for SAR ADCs
Li et al. A 10 bit 50 MS/s SAR ADC with partial split capacitor switching scheme in 0.18 μm CMOS
Chen et al. A successive approximation ADC with resistor-capacitor hybrid structure
CN109245771B (zh) 一种逐次逼近型数模转换器
CN109039338B (zh) 差分电容阵列及其开关切换方法
Park et al. A 12-/14-bit, 4/2MSPS, 0.085 mm 2 SAR ADC in 65nm using novel residue boosting
Chung et al. A 10-bit 100-MS/s 2b/cycle-assisted SAR ADC in 180nm CMOS
CN107517059B (zh) 一种提高模数转换器转换速度的电路及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant