JP2002076899A - ゼロ値検出回路 - Google Patents
ゼロ値検出回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/069—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by detecting edges or zero crossings
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 ＳＡＣＤ等の記録媒体に拘わらず、１ビット
デジタル信号のゼロ値検出を簡易な回路構成にて可能と
する。 【解決手段】 １ビットデジタル信号を構成するＤＳＤ
データを、これらＤＳＤデータにこれらがゼロ値の際に
現われる“１０１０１０１０”等のアイドリング・パタ
ーンのビット数に相当する段数、例えば８ビットのシフ
トレジスタ１に順次与え、加算器２によりシフトレジス
タ１の各段の値を加算し、ゼロ判定回路４は加算値が上
記ビット数の１／２であれば、ゼロ判定出力を発生す
る。カウンタ５はゼロ判定出力の間カウントし、カウン
ト値が所定の値を超えると、ゼロ値検出出力を発生す
る。これにより、ＳＡＣＤ等の記録媒体によって異なる
アイドリング・パターンによらず１ビットデジタル信号
のゼロ値検出を簡易な回路構成にて可能とする。
デジタル信号のゼロ値検出を簡易な回路構成にて可能と
する。 【解決手段】 １ビットデジタル信号を構成するＤＳＤ
データを、これらＤＳＤデータにこれらがゼロ値の際に
現われる“１０１０１０１０”等のアイドリング・パタ
ーンのビット数に相当する段数、例えば８ビットのシフ
トレジスタ１に順次与え、加算器２によりシフトレジス
タ１の各段の値を加算し、ゼロ判定回路４は加算値が上
記ビット数の１／２であれば、ゼロ判定出力を発生す
る。カウンタ５はゼロ判定出力の間カウントし、カウン
ト値が所定の値を超えると、ゼロ値検出出力を発生す
る。これにより、ＳＡＣＤ等の記録媒体によって異なる
アイドリング・パターンによらず１ビットデジタル信号
のゼロ値検出を簡易な回路構成にて可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＡＣＤ（Super
Audio Compact Disc）に記録されたＤＳＤ（Direct Str
eam Digital）データ等と称される１ビットデジタル信
号、すなわち、アナログ信号をデルタシグマ変調によっ
て符号化してなる１ビットデジタル信号におけるゼロ値
を検出するゼロ値検出回路に関するものである。
Audio Compact Disc）に記録されたＤＳＤ（Direct Str
eam Digital）データ等と称される１ビットデジタル信
号、すなわち、アナログ信号をデルタシグマ変調によっ
て符号化してなる１ビットデジタル信号におけるゼロ値
を検出するゼロ値検出回路に関するものである。
【０００２】
【従来の技術】ＳＡＣＤ等では、アナログ信号をデルタ
シグマ変調により、時間軸方向に連続する“１”、
“０”２値のデータ列からなる１ビットデジタル信号に
符号化して記録している。このような１ビットデジタル
信号は、１ビットＤＡＣ（Digitalto Analog Converte
r）によりアナログ信号に復調される。復調されたアナ
ログ信号では、元のアナログ信号のゼロ値が続く場合で
も、デルタシグマ変調の特性から１ビットデジタル信号
はＰＣＭ（Pulse Code Modulation）データのようにゼ
ロ値が連続するものではなく、サンプリング時に用いら
れたデルタシグマ変調器に固有のアイドリング・パター
ン、例えば、１０１０１０１０、１００１０１１０等が
現われるため、それによるノイズが発生する。このノイ
ズを阻止する一つの手法としては、ゼロ値検出を行い、
ゼロ値である場合にはアナログ信号をミュートする手法
が挙げられる。例えば、特開平１０−３３５９５６号公
報では、１ビットデジタル信号をローパスフィルタによ
ってアナログ信号に復調し、アナログ信号のゼロ値検出
を行ってミュートする技術が開示されている。
シグマ変調により、時間軸方向に連続する“１”、
“０”２値のデータ列からなる１ビットデジタル信号に
符号化して記録している。このような１ビットデジタル
信号は、１ビットＤＡＣ（Digitalto Analog Converte
r）によりアナログ信号に復調される。復調されたアナ
ログ信号では、元のアナログ信号のゼロ値が続く場合で
も、デルタシグマ変調の特性から１ビットデジタル信号
はＰＣＭ（Pulse Code Modulation）データのようにゼ
ロ値が連続するものではなく、サンプリング時に用いら
れたデルタシグマ変調器に固有のアイドリング・パター
ン、例えば、１０１０１０１０、１００１０１１０等が
現われるため、それによるノイズが発生する。このノイ
ズを阻止する一つの手法としては、ゼロ値検出を行い、
ゼロ値である場合にはアナログ信号をミュートする手法
が挙げられる。例えば、特開平１０−３３５９５６号公
報では、１ビットデジタル信号をローパスフィルタによ
ってアナログ信号に復調し、アナログ信号のゼロ値検出
を行ってミュートする技術が開示されている。
【０００３】
【発明が解決しようとする課題】上記公報に開示され技
術では、ゼロ値検出のためにアナログ信号に復調するロ
ーパスフィルタを設ける必要があり、アナログ回路によ
る回路規模の増大、精度補償等の問題があった。
術では、ゼロ値検出のためにアナログ信号に復調するロ
ーパスフィルタを設ける必要があり、アナログ回路によ
る回路規模の増大、精度補償等の問題があった。
【０００４】アナログ信号のゼロ値を示すアイドリング
・パターンは、デルタシグマ変調器に固有であり、すな
わち、ＳＡＣＤ等の記録媒体毎に異なるものであるた
め、デジタル信号の段階で単純にアイドリング・パター
ンをパターン・マッチングにより検出してゼロ値検出す
るのでは、特定の媒体に検出手段を特化させることとな
り、汎用性に欠けるという問題があった。
・パターンは、デルタシグマ変調器に固有であり、すな
わち、ＳＡＣＤ等の記録媒体毎に異なるものであるた
め、デジタル信号の段階で単純にアイドリング・パター
ンをパターン・マッチングにより検出してゼロ値検出す
るのでは、特定の媒体に検出手段を特化させることとな
り、汎用性に欠けるという問題があった。
【０００５】また、ローパスフィルタをデジタルフィル
タに置換したとしても回路規模の増大の問題は避けられ
ない。
タに置換したとしても回路規模の増大の問題は避けられ
ない。
【０００６】そこで、本発明の目的は、ＳＡＣＤ等の記
録媒体に拘わらず、１ビットデジタル信号のゼロ値検出
を簡易な回路構成にて可能とすることにある。
録媒体に拘わらず、１ビットデジタル信号のゼロ値検出
を簡易な回路構成にて可能とすることにある。
【０００７】
【課題を解決するための手段】本発明のゼロ値検出回路
は、アナログ信号をデルタシグマ変調によって符号化し
てなる１ビットデジタル信号を受け、直前に入力された
上記１ビットデジタル信号の所定のサンプル数分の加算
をとる加算手段と、上記加算手段の出力値に基づいて上
記アナログ信号のゼロ値を判定する第１の信号を出力す
る第１の判定手段と、上記第１の判定手段が所定期間持
続して上記第１の信号を出力したときに上記アナログ信
号がゼロ値であることを示す第２の信号出力する第２の
判定手段とを備えることが好ましい。
は、アナログ信号をデルタシグマ変調によって符号化し
てなる１ビットデジタル信号を受け、直前に入力された
上記１ビットデジタル信号の所定のサンプル数分の加算
をとる加算手段と、上記加算手段の出力値に基づいて上
記アナログ信号のゼロ値を判定する第１の信号を出力す
る第１の判定手段と、上記第１の判定手段が所定期間持
続して上記第１の信号を出力したときに上記アナログ信
号がゼロ値であることを示す第２の信号出力する第２の
判定手段とを備えることが好ましい。
【０００８】上記サンプル数は、上記アナログ信号がゼ
ロ値の際に上記１ビットデジタル信号に現われる上記デ
ルタシグマ変調に応じた繰り返しパターンのビット数の
Ｎ（Ｎは１以上の整数）倍に相当することが好ましい。
ロ値の際に上記１ビットデジタル信号に現われる上記デ
ルタシグマ変調に応じた繰り返しパターンのビット数の
Ｎ（Ｎは１以上の整数）倍に相当することが好ましい。
【０００９】上記加算手段は、上記１ビットデジタル信
号を受ける上記サンプル数分の段数のシフトレジスタ
と、上記シフトレジスタの各段の値を加算する加算器と
からなり、上記第１の判定手段は上記加算器の加算値が
上記サンプル数の１／２に相当するときに上記第１の信
号を出力することが好ましい。
号を受ける上記サンプル数分の段数のシフトレジスタ
と、上記シフトレジスタの各段の値を加算する加算器と
からなり、上記第１の判定手段は上記加算器の加算値が
上記サンプル数の１／２に相当するときに上記第１の信
号を出力することが好ましい。
【００１０】上記加算手段は、上記１ビットデジタル信
号を受ける上記サンプル数分の段数のシフトレジスタ
と、当該シフトレジスタに入力される１ビットデジタル
信号の値と、当該シフトレジスタの最終段の値とを比較
して異なる際にクロック信号を発生する比較手段と、上
記クロック信号に基づき上記シフトレジスタに入力され
る１ビットデジタル信号が第１の論理レベルのときにア
ップカウントし、上記シフトレジスタに入力される１ビ
ットデジタル信号が第２のレベルのときにダウンカウン
トする少なくとも上記第サンプル数の１／２以上のビッ
ト数のカウント手段とからなり、上記第１の判定手段は
上記カウンタのカウント値が上記サンプル数の１／２に
相当するときに上記第１の信号を出力することが好まし
い。
号を受ける上記サンプル数分の段数のシフトレジスタ
と、当該シフトレジスタに入力される１ビットデジタル
信号の値と、当該シフトレジスタの最終段の値とを比較
して異なる際にクロック信号を発生する比較手段と、上
記クロック信号に基づき上記シフトレジスタに入力され
る１ビットデジタル信号が第１の論理レベルのときにア
ップカウントし、上記シフトレジスタに入力される１ビ
ットデジタル信号が第２のレベルのときにダウンカウン
トする少なくとも上記第サンプル数の１／２以上のビッ
ト数のカウント手段とからなり、上記第１の判定手段は
上記カウンタのカウント値が上記サンプル数の１／２に
相当するときに上記第１の信号を出力することが好まし
い。
【００１１】
【発明の実施の形態】以下、本発明の添付図面を参照し
て本発明の実施の形態を実施例に基づき詳細に説明す
る。図１は本発明の第1の実施例のゼロ値検出回路の構
成を示すブロック図である。本例はＳＡＣＤ（Super Au
dio Compact Disc）に記録された１ビットデジタル信号
であるＤＳＤ（Direct Stream Digital）データのゼロ
値検出を行うものである。
て本発明の実施の形態を実施例に基づき詳細に説明す
る。図１は本発明の第1の実施例のゼロ値検出回路の構
成を示すブロック図である。本例はＳＡＣＤ（Super Au
dio Compact Disc）に記録された１ビットデジタル信号
であるＤＳＤ（Direct Stream Digital）データのゼロ
値検出を行うものである。
【００１２】シフトレジスタ１は、ＤＳＤデータを受け
る８段のシフトレジスタであり、クロック端子ＣＫに入
来する動作クロックＢＳＣＫ（ＤＳＤデータのビットク
ロック）に応じてデータ端子Ｄより入力されるＤＳＤデ
ータを１ビットずつ後段にシフトする。ＤＳＤデータの
ゼロ値を示す繰り返しパターンであるアイドリング・パ
ターンが“１０１０１０１０”、“１００１０１１０”
等であることから、シフトレジスタ１の段数はアイドリ
ング・パターンのビット数に相当するものとしてあり、
格段の加算値がアイドリング・パターンの各ビットの加
算値と一致することをもってアイドリング・パターンの
検出を可能としてある。
る８段のシフトレジスタであり、クロック端子ＣＫに入
来する動作クロックＢＳＣＫ（ＤＳＤデータのビットク
ロック）に応じてデータ端子Ｄより入力されるＤＳＤデ
ータを１ビットずつ後段にシフトする。ＤＳＤデータの
ゼロ値を示す繰り返しパターンであるアイドリング・パ
ターンが“１０１０１０１０”、“１００１０１１０”
等であることから、シフトレジスタ１の段数はアイドリ
ング・パターンのビット数に相当するものとしてあり、
格段の加算値がアイドリング・パターンの各ビットの加
算値と一致することをもってアイドリング・パターンの
検出を可能としてある。
【００１３】加算器２は、シフトレジスタ１の各段の値
を加算するものであり、フルアダー２１〜２４、ハーフ
アダー２５〜２７からなる。フルアダー２１〜２４は互
いに同一のものであり、入力端子ｘ、ｙ、ｚへの入力値
を加算し、出力端子Ｓ、キャリー出力端子Ｃから加算値
を出力する。ハーフアダー２５〜２７は互いに同一のも
のであり、入力端子ｘ、ｙへの入力値を加算し、出力端
子Ｓ、キャリー出力端子Ｃから加算値を出力する。便宜
上、これらフルアダー、ハーフアダーの入力端子をｘ、
ｙ、ｚ、出力端子をＳ等とし、同様の端子については同
様の符号で示す。なお、以下に述べる構成要素の入力端
子Ｄ１〜Ｄ４、出力端子Ｑ１〜Ｑ８等についても同様と
する。フルアダー２１の入力端子ｘ、ｙ、ｚはそれぞれ
シフトレジスタ１の１段〜３段の出力端子Ｑ１〜Ｑ３に
接続され、フルアダー２２の入力端子ｘ、ｙ、ｚはそれ
ぞれシフトレジスタ１の４段〜６段の出力端子Ｑ４〜Ｑ
６に接続され、ハーフアダー２５の入力端子ｘ、ｙはそ
れぞれシフトレジスタ１の７段、８段の出力端子Ｑ７、
Ｑ８に接続される。フルアダー２３の入力端子ｘ、ｙ、
ｚはそれぞれフルアダー２１、２２、ハーフアダー２５
の出力端子Ｓに接続される。フルアダー２４の入力端子
ｘ、ｙ、ｚはそれぞれフルアダー２１、２２、ハーフア
ダー２５のキャリー出力端子Ｃに接続される。ハーフア
ダー２６の入力端子ｘ、ｙはそれぞれフルアダー２３の
キャリー出力端子Ｃ、フルアダーの出力端子Ｓに接続さ
れる。ハーフアダー２７の入力端子ｘ、ｙはそれぞれフ
ルアダー２４、ハーフアダー２４のキャリー出力端子Ｃ
に接続される。フルアダー２３の出力端子Ｓ、ハーフア
ダー２６の出力端子Ｓ、ハーフアダー２７の出力端子Ｓ
及びキャリー出力端子Ｃをそれぞれ加算器２の出力端子
Ｑ１〜Ｑ４とする。出力端子Ｑ１〜Ｑ４の値はそれぞれ
２進数値を下位から示してあり、この２進数値はシフト
レジスタ１の各段の値の加算値を示す。
を加算するものであり、フルアダー２１〜２４、ハーフ
アダー２５〜２７からなる。フルアダー２１〜２４は互
いに同一のものであり、入力端子ｘ、ｙ、ｚへの入力値
を加算し、出力端子Ｓ、キャリー出力端子Ｃから加算値
を出力する。ハーフアダー２５〜２７は互いに同一のも
のであり、入力端子ｘ、ｙへの入力値を加算し、出力端
子Ｓ、キャリー出力端子Ｃから加算値を出力する。便宜
上、これらフルアダー、ハーフアダーの入力端子をｘ、
ｙ、ｚ、出力端子をＳ等とし、同様の端子については同
様の符号で示す。なお、以下に述べる構成要素の入力端
子Ｄ１〜Ｄ４、出力端子Ｑ１〜Ｑ８等についても同様と
する。フルアダー２１の入力端子ｘ、ｙ、ｚはそれぞれ
シフトレジスタ１の１段〜３段の出力端子Ｑ１〜Ｑ３に
接続され、フルアダー２２の入力端子ｘ、ｙ、ｚはそれ
ぞれシフトレジスタ１の４段〜６段の出力端子Ｑ４〜Ｑ
６に接続され、ハーフアダー２５の入力端子ｘ、ｙはそ
れぞれシフトレジスタ１の７段、８段の出力端子Ｑ７、
Ｑ８に接続される。フルアダー２３の入力端子ｘ、ｙ、
ｚはそれぞれフルアダー２１、２２、ハーフアダー２５
の出力端子Ｓに接続される。フルアダー２４の入力端子
ｘ、ｙ、ｚはそれぞれフルアダー２１、２２、ハーフア
ダー２５のキャリー出力端子Ｃに接続される。ハーフア
ダー２６の入力端子ｘ、ｙはそれぞれフルアダー２３の
キャリー出力端子Ｃ、フルアダーの出力端子Ｓに接続さ
れる。ハーフアダー２７の入力端子ｘ、ｙはそれぞれフ
ルアダー２４、ハーフアダー２４のキャリー出力端子Ｃ
に接続される。フルアダー２３の出力端子Ｓ、ハーフア
ダー２６の出力端子Ｓ、ハーフアダー２７の出力端子Ｓ
及びキャリー出力端子Ｃをそれぞれ加算器２の出力端子
Ｑ１〜Ｑ４とする。出力端子Ｑ１〜Ｑ４の値はそれぞれ
２進数値を下位から示してあり、この２進数値はシフト
レジスタ１の各段の値の加算値を示す。
【００１４】レジスタ３は４ビットのレジスタであり、
入力端子Ｄ１〜Ｄ４に受ける加算器２の出力端子Ｑ１〜
Ｑ４の値をクロック端子ＣＫに入来する動作クロックＢ
ＳＣＫに応じてラッチし、出力端子Ｑ１〜Ｑ４より出力
するものである。
入力端子Ｄ１〜Ｄ４に受ける加算器２の出力端子Ｑ１〜
Ｑ４の値をクロック端子ＣＫに入来する動作クロックＢ
ＳＣＫに応じてラッチし、出力端子Ｑ１〜Ｑ４より出力
するものである。
【００１５】ゼロ判定回路４はレジスタ３の出力端子Ｑ
１〜Ｑ４がそれぞれ、“０”、“０”、“１”、“０”
を出力したときにゼロ値を判定し、ゼロ判定出力を発生
する。すなわち、シフトレジスタ１の各段の加算値が、
ＤＳＤデータのゼロ値を示すアイドリング・パターンの
各ビットの加算値“４”、２進数値で“１００”に一致
したときにゼロ値判定をするものである。
１〜Ｑ４がそれぞれ、“０”、“０”、“１”、“０”
を出力したときにゼロ値を判定し、ゼロ判定出力を発生
する。すなわち、シフトレジスタ１の各段の加算値が、
ＤＳＤデータのゼロ値を示すアイドリング・パターンの
各ビットの加算値“４”、２進数値で“１００”に一致
したときにゼロ値判定をするものである。
【００１６】カウンタ５はゼロ判定回路４によりゼロ判
定出力が継続している間、動作クロックＢＳＣＫをカウ
ントし、所定のカウント値を越えるとゼロ値検出出力を
発生するものである。このゼロ値検出出力をもってＤＳ
Ｄデータがゼロ値であるとし、図示しないＤＳＤデータ
復調用の1ビットＤＡＣ（Digital to Analog Converte
r）やローパスフィルタ等の制御に用いる。例えば、ゼ
ロ値検出出力に応答してアナログ信号にミュートをかけ
るのである。
定出力が継続している間、動作クロックＢＳＣＫをカウ
ントし、所定のカウント値を越えるとゼロ値検出出力を
発生するものである。このゼロ値検出出力をもってＤＳ
Ｄデータがゼロ値であるとし、図示しないＤＳＤデータ
復調用の1ビットＤＡＣ（Digital to Analog Converte
r）やローパスフィルタ等の制御に用いる。例えば、ゼ
ロ値検出出力に応答してアナログ信号にミュートをかけ
るのである。
【００１７】次に本例の動作について説明する。動作ク
ロックＢＳＣＫに同期してＤＳＤデータがシフトレジス
タ１に順次与えられ、シフトレジスタ１の各段の出力端
子Ｑ１〜Ｑ８からは最新のＤＳＤデータ以前の８ビット
のデータが出力される。加算器２はこれら出力端子Ｑ１
〜Ｑ８の値を加算し、レジスタ３に出力する。レジスタ
３は動作クロックＢＳＣＫに同期して加算値を保持し、
ゼロ判定回路４は加算値が“４”であれば、ゼロ判定出
力を発生する。このゼロ判定出力により、カウンタ５の
リセットが解除され、カウンタ５は動作クロックＢＳＣ
Ｋをカウントする。ＤＳＤデータがアイドリング・パタ
ーンを繰り返すと、加算器２の出力する加算値“４”が
持続し、カウンタ５のカウント値が所定の値を超える
と、カウンタ５はゼロ値検出出力を発生する。アイドリ
ング・パターンの繰り返しが途絶え、ＤＳＤデータが
“１”、“０”の何れか一方に偏ると、加算値は“４”
から異なる値となり、ゼロ判定出力が途絶え、カウンタ
５がリセットされ、ゼロ値検出出力が途絶える。
ロックＢＳＣＫに同期してＤＳＤデータがシフトレジス
タ１に順次与えられ、シフトレジスタ１の各段の出力端
子Ｑ１〜Ｑ８からは最新のＤＳＤデータ以前の８ビット
のデータが出力される。加算器２はこれら出力端子Ｑ１
〜Ｑ８の値を加算し、レジスタ３に出力する。レジスタ
３は動作クロックＢＳＣＫに同期して加算値を保持し、
ゼロ判定回路４は加算値が“４”であれば、ゼロ判定出
力を発生する。このゼロ判定出力により、カウンタ５の
リセットが解除され、カウンタ５は動作クロックＢＳＣ
Ｋをカウントする。ＤＳＤデータがアイドリング・パタ
ーンを繰り返すと、加算器２の出力する加算値“４”が
持続し、カウンタ５のカウント値が所定の値を超える
と、カウンタ５はゼロ値検出出力を発生する。アイドリ
ング・パターンの繰り返しが途絶え、ＤＳＤデータが
“１”、“０”の何れか一方に偏ると、加算値は“４”
から異なる値となり、ゼロ判定出力が途絶え、カウンタ
５がリセットされ、ゼロ値検出出力が途絶える。
【００１８】以上のように本例では、アイドリング・パ
ターンは“１０１０１０１０”、“１００１０１１０”
等、ＤＳＤデータのサンプリングに用いられたデルタシ
グマ変調に依存して“１”、“０”の配列がなされるも
のであるが、特定サンプル数毎に繰り替えし現れ、特定
サンプルト数における各サンプルの加算値が特定ビット
数の１／２に相当することに着目し、これを検出してい
る。言い換えればＤＳＤデータの特定サンプル数を平均
化し、そのデューティ１／２をみているのである。特定
サンプル数、ここでは“８”に相当する段数のシフトレ
ジスタ１の各段の値を加算して加算値が“４”である状
態が所定の期間継続したときにゼロ値検出出力を発生す
る。このため、アイドリング・パターンによらずゼロ値
検出が行え、しかもアナログまたはデジタル構成のロー
パスフィルタを用いることなく簡易な構成でゼロ値検出
を実現可能となる。簡易なデジタル演算処理によりＤＳ
Ｄデータのゼロ値検出が行えるため、このゼロ値検出出
力を用いてデジタルフィルタまたは1ビットＤＡＣを制
御することが可能となる。例えば、ＤＳＤデータのゼロ
値においては“０”、“１”の繰り返しデータを１ビッ
トＤＡＣに入力するミュート制御等を、フィルタ演算や
ＤＡＣのアナログ性能等に影響されずに行うことが可能
となる。
ターンは“１０１０１０１０”、“１００１０１１０”
等、ＤＳＤデータのサンプリングに用いられたデルタシ
グマ変調に依存して“１”、“０”の配列がなされるも
のであるが、特定サンプル数毎に繰り替えし現れ、特定
サンプルト数における各サンプルの加算値が特定ビット
数の１／２に相当することに着目し、これを検出してい
る。言い換えればＤＳＤデータの特定サンプル数を平均
化し、そのデューティ１／２をみているのである。特定
サンプル数、ここでは“８”に相当する段数のシフトレ
ジスタ１の各段の値を加算して加算値が“４”である状
態が所定の期間継続したときにゼロ値検出出力を発生す
る。このため、アイドリング・パターンによらずゼロ値
検出が行え、しかもアナログまたはデジタル構成のロー
パスフィルタを用いることなく簡易な構成でゼロ値検出
を実現可能となる。簡易なデジタル演算処理によりＤＳ
Ｄデータのゼロ値検出が行えるため、このゼロ値検出出
力を用いてデジタルフィルタまたは1ビットＤＡＣを制
御することが可能となる。例えば、ＤＳＤデータのゼロ
値においては“０”、“１”の繰り返しデータを１ビッ
トＤＡＣに入力するミュート制御等を、フィルタ演算や
ＤＡＣのアナログ性能等に影響されずに行うことが可能
となる。
【００１９】上記第１の実施例ではシフトレジスタの段
数を８段としたが、本発明はこれに限るものではなく、
アイドリング・パターンのビット数のＮ（Ｎは１以上の
整数）倍に相当する段数であっても良い。例えば図２に
示すように８×Ｎ段のシフトレジスタ６を用いる。加算
器７は８×Ｎ段の各値を加算し、４×Ｎビットの出力端
子から加算値を発生する。レジスタ８は４×Ｎビットの
レジスタであり、加算器７の加算値をラッチする。ゼロ
判定回路９はレジスタ８の出力する加算値が“４×Ｎ”
であればゼロ判定出力を発生する。なお、カウンタ５は
図１に示すものと同様のものであり、同様の符号で示し
てあり、以下に述べる図においても図１と同様の構成は
同様の符号にて示す。図２のように構成を変更しても図
１に示した構成のものと同様の動作により同様の作用効
果を奏する。
数を８段としたが、本発明はこれに限るものではなく、
アイドリング・パターンのビット数のＮ（Ｎは１以上の
整数）倍に相当する段数であっても良い。例えば図２に
示すように８×Ｎ段のシフトレジスタ６を用いる。加算
器７は８×Ｎ段の各値を加算し、４×Ｎビットの出力端
子から加算値を発生する。レジスタ８は４×Ｎビットの
レジスタであり、加算器７の加算値をラッチする。ゼロ
判定回路９はレジスタ８の出力する加算値が“４×Ｎ”
であればゼロ判定出力を発生する。なお、カウンタ５は
図１に示すものと同様のものであり、同様の符号で示し
てあり、以下に述べる図においても図１と同様の構成は
同様の符号にて示す。図２のように構成を変更しても図
１に示した構成のものと同様の動作により同様の作用効
果を奏する。
【００２０】次に本発明の他の実施例について図３のブ
ロック図を参照しながら説明する。上記一実施例では、
加算器をフルアダー、ハーフアダーで構成したが、本発
明はこれに限るものではなく、本例で述べる通りに構成
しても良い。加算器１０は比較器１０１とアップダウン
カウンタ１０２とからなる。比較回路１０１はシフトレ
ジスタ１の初段の入力端子Ｄの値と最終段の出力端子Ｑ
８の値とを比較し、両者が異なるときに端子ＣＫよりク
ロックパルスを１パルス発生し、シフトレジスタ１の出
力端子Ｑ８が“０”のときは端子Ｕ／Ｄから“１”を出
力し、出力端子Ｑ８が“１”のときは端子Ｕ／Ｄから
“０”を出力する。アップダウンカウンタ１０２は、比
較回路１０１の端子Ｕ／Ｄが“１”のとき、比較回路１
０１の発生するクロックパルスをアップカウントし、端
子Ｕ／Ｄが“０”のときダウンカウントするものであ
る。これ以外の構成は図１に示すものと同様のものであ
る。
ロック図を参照しながら説明する。上記一実施例では、
加算器をフルアダー、ハーフアダーで構成したが、本発
明はこれに限るものではなく、本例で述べる通りに構成
しても良い。加算器１０は比較器１０１とアップダウン
カウンタ１０２とからなる。比較回路１０１はシフトレ
ジスタ１の初段の入力端子Ｄの値と最終段の出力端子Ｑ
８の値とを比較し、両者が異なるときに端子ＣＫよりク
ロックパルスを１パルス発生し、シフトレジスタ１の出
力端子Ｑ８が“０”のときは端子Ｕ／Ｄから“１”を出
力し、出力端子Ｑ８が“１”のときは端子Ｕ／Ｄから
“０”を出力する。アップダウンカウンタ１０２は、比
較回路１０１の端子Ｕ／Ｄが“１”のとき、比較回路１
０１の発生するクロックパルスをアップカウントし、端
子Ｕ／Ｄが“０”のときダウンカウントするものであ
る。これ以外の構成は図１に示すものと同様のものであ
る。
【００２１】次に本例の動作について説明する。まず、
シフトレジスタ１の全ての段に“０”が入っており、ア
イドリング・パターン“１０１０１０１０”が繰り返し
入力するものとし、アップダウンカウンタ１０２のカウ
ント値は“０”であるとする。最初の“１”がシフトレ
ジスタ１に入力されると、比較回路１０１はシフトレジ
スタ１の初段の入力端子Ｄの値“１”と最終段の出力端
子Ｑ８の値“０”とを比較し、端子ＣＫにクロックパル
スを発生し、端子Ｕ／Ｄを“１”とする。アップダウン
カウンタ１０２は端子Ｕ／Ｄに“１”を受け、端子ＣＫ
に受けるクロックパルスをカウントしてカウント値を
“１”とする。次の“０”がシフトレジスタ１に入力さ
れると、比較回路１０１はシフトレジスタ１の初段の入
力端子Ｄの値“０”と最終段の出力端子Ｑ８の値“０”
とを比較し、両者の値が一致するため、端子ＣＫにクロ
ックパルスを発生しない。アップダウンカウンタ１０２
のカウント値は“１”のままとなる。以降同様にしてア
イドリング・パターンが“１０１０１０１”までシフト
レジスタ１に入力されるとアップダウンカウンタ１０２
のカウント値は“４”となるる。アップダウンカウンタ
１０２の出力端子Ｑ１〜Ｑ４からはそれぞれ“０”、
“０”、“１”、“０”となり、これらはレジスタ３を
介してゼロ判定回路４に出力される。ゼロ判定回路４は
ゼロ判定出力を発生する。次に“０”がシフトレジスタ
１に入力され、アイドリング・パターンが“１０１０１
０１０”まで入力されても、アップダウンカウンタ１０
２はカウント値を“４”に保持して、ゼロ判定回路４は
ゼロ判定出力を保持する。
シフトレジスタ１の全ての段に“０”が入っており、ア
イドリング・パターン“１０１０１０１０”が繰り返し
入力するものとし、アップダウンカウンタ１０２のカウ
ント値は“０”であるとする。最初の“１”がシフトレ
ジスタ１に入力されると、比較回路１０１はシフトレジ
スタ１の初段の入力端子Ｄの値“１”と最終段の出力端
子Ｑ８の値“０”とを比較し、端子ＣＫにクロックパル
スを発生し、端子Ｕ／Ｄを“１”とする。アップダウン
カウンタ１０２は端子Ｕ／Ｄに“１”を受け、端子ＣＫ
に受けるクロックパルスをカウントしてカウント値を
“１”とする。次の“０”がシフトレジスタ１に入力さ
れると、比較回路１０１はシフトレジスタ１の初段の入
力端子Ｄの値“０”と最終段の出力端子Ｑ８の値“０”
とを比較し、両者の値が一致するため、端子ＣＫにクロ
ックパルスを発生しない。アップダウンカウンタ１０２
のカウント値は“１”のままとなる。以降同様にしてア
イドリング・パターンが“１０１０１０１”までシフト
レジスタ１に入力されるとアップダウンカウンタ１０２
のカウント値は“４”となるる。アップダウンカウンタ
１０２の出力端子Ｑ１〜Ｑ４からはそれぞれ“０”、
“０”、“１”、“０”となり、これらはレジスタ３を
介してゼロ判定回路４に出力される。ゼロ判定回路４は
ゼロ判定出力を発生する。次に“０”がシフトレジスタ
１に入力され、アイドリング・パターンが“１０１０１
０１０”まで入力されても、アップダウンカウンタ１０
２はカウント値を“４”に保持して、ゼロ判定回路４は
ゼロ判定出力を保持する。
【００２２】次のアイドリング・パターンの“１０１０
１０１０”の先頭の“１”がシフトレジスタ１に入力さ
れると、最初のアイドリング・パターンの先頭の“１”
がシフトレジスタ１の最終段の出力端子Ｑ８から出力さ
れ、比較回路１０１は両者の一致を受けてクロックパル
スを発生せず、アップダウンカウンタ１０２はカウント
値を“４”に保持して、ゼロ判定回路４はゼロ判定出力
を保持する。以降アイドリング・パターンが“１０１０
１０１０”が続く限り、ゼロ判定回路４はゼロ判定出力
を保持し、カウンタ５のカウント値が増加し、所定のカ
ウント値を越えるとゼロ値検出出力を発生する。
１０１０”の先頭の“１”がシフトレジスタ１に入力さ
れると、最初のアイドリング・パターンの先頭の“１”
がシフトレジスタ１の最終段の出力端子Ｑ８から出力さ
れ、比較回路１０１は両者の一致を受けてクロックパル
スを発生せず、アップダウンカウンタ１０２はカウント
値を“４”に保持して、ゼロ判定回路４はゼロ判定出力
を保持する。以降アイドリング・パターンが“１０１０
１０１０”が続く限り、ゼロ判定回路４はゼロ判定出力
を保持し、カウンタ５のカウント値が増加し、所定のカ
ウント値を越えるとゼロ値検出出力を発生する。
【００２３】さて、アイドリング・パターンの入力が途
絶えると次のような動作となる。シフトレジスタ１の初
段から最終段にそれぞれ“０”、“１”、“０”、
“１”、“０”、“１”、“０”、“１”が格納されて
おり、アイドリング・パターンが途絶え、例えば“１１
・・”が順にシフトレジスタ１に入力されるとする。先
頭の“１”に対して比較回路１０１はクロックパルスを
発生せず、アップダウンカウンタ１０２はカウント値を
“４”に保持され、次の“１”に対して比較回路１０１
はクロックパルスを発生し、端子Ｕ／Ｄを“１”として
アップダウンカウンタ１０２はカウント値を“５”にア
ップカウントする。これを受けてゼロ判定回路４はゼロ
判定出力を出力せず、カウンタ５はリセットされ、ゼロ
値検出出力の出力は途絶える。
絶えると次のような動作となる。シフトレジスタ１の初
段から最終段にそれぞれ“０”、“１”、“０”、
“１”、“０”、“１”、“０”、“１”が格納されて
おり、アイドリング・パターンが途絶え、例えば“１１
・・”が順にシフトレジスタ１に入力されるとする。先
頭の“１”に対して比較回路１０１はクロックパルスを
発生せず、アップダウンカウンタ１０２はカウント値を
“４”に保持され、次の“１”に対して比較回路１０１
はクロックパルスを発生し、端子Ｕ／Ｄを“１”として
アップダウンカウンタ１０２はカウント値を“５”にア
ップカウントする。これを受けてゼロ判定回路４はゼロ
判定出力を出力せず、カウンタ５はリセットされ、ゼロ
値検出出力の出力は途絶える。
【００２４】以上のように本例においてもアイドリング
・パターン“１０１０１０１０”の各ビットの加算値
“４”をもってゼロ判定出力を発生し、このゼロ判定出
力が所定の期間継続したときにゼロ値検出出力を発生す
る。すなわち、上記第１の実施例と同様の作用効果を奏
する。
・パターン“１０１０１０１０”の各ビットの加算値
“４”をもってゼロ判定出力を発生し、このゼロ判定出
力が所定の期間継続したときにゼロ値検出出力を発生す
る。すなわち、上記第１の実施例と同様の作用効果を奏
する。
【００２５】なお、本例においてもシフトレジスタの段
数は８段に限らず、アイドリング・パターンのビット数
のＮ（Ｎは１以上の整数）倍に相当する段数であっても
良い。特に図示しないが、図２に示す８×Ｎ段のシフト
レジスタを用い、比較回路１０１は最終段、８×Ｎ段目
の出力と初段の入力とを比較し、アップダウンカンウタ
は４×Ｎ段のカウンタとし、レジスタ３とゼロ判定回路
４とをそれぞれ図２に示すレジスタ８とゼロ判定回路９
とに置き換えた構成とすることが可能である。
数は８段に限らず、アイドリング・パターンのビット数
のＮ（Ｎは１以上の整数）倍に相当する段数であっても
良い。特に図示しないが、図２に示す８×Ｎ段のシフト
レジスタを用い、比較回路１０１は最終段、８×Ｎ段目
の出力と初段の入力とを比較し、アップダウンカンウタ
は４×Ｎ段のカウンタとし、レジスタ３とゼロ判定回路
４とをそれぞれ図２に示すレジスタ８とゼロ判定回路９
とに置き換えた構成とすることが可能である。
【００２６】
【発明の効果】本発明によれば、アイドリング・パター
ンによらずゼロ値検出が行え、しかもアナログまたはデ
ジタル構成のローパスフィルタを用いることのない簡易
な構成でゼロ値検出を実現可能となる。簡易なデジタル
演算処理によりＤＳＤデータのゼロ値検出が行えるた
め、このゼロ値検出出力を用いて後段のデジタルフィル
タや１ビットＤＡＣを制御することが可能となる。例え
ば、ＤＳＤデータのゼロ値においては“０”、“１”の
繰り返しデータをＤＡＣに入力するミュート制御等を、
フィルタ演算やＤＡＣのアナログ性能等に影響されずに
行うことが可能となる。
ンによらずゼロ値検出が行え、しかもアナログまたはデ
ジタル構成のローパスフィルタを用いることのない簡易
な構成でゼロ値検出を実現可能となる。簡易なデジタル
演算処理によりＤＳＤデータのゼロ値検出が行えるた
め、このゼロ値検出出力を用いて後段のデジタルフィル
タや１ビットＤＡＣを制御することが可能となる。例え
ば、ＤＳＤデータのゼロ値においては“０”、“１”の
繰り返しデータをＤＡＣに入力するミュート制御等を、
フィルタ演算やＤＡＣのアナログ性能等に影響されずに
行うことが可能となる。
【図１】本発明の一実施例のゼロ値検出回路の構成を示
すブロック図。
すブロック図。
【図２】本発明の一実施例のゼロ値検出回路を一般化し
た構成を示すブロック図。
た構成を示すブロック図。
【図３】本発明の他の実施例のゼロ値検出回路の構成を
示すブロック図。
示すブロック図。
１ シフトレジスタ（加算手段） ２ 加算器（加算手段） ３ レジスタ（第１の判定手段） ４ ゼロ判定回路（第１の判定手段） ５ カウンタ（第２の判定手段） ６ シフトレジスタ（加算手段） ７ 加算器（加算手段） ８ レジスタ（第１の判定手段） ９ ゼロ判定回路（第１の判定手段） １０ 加算器（加算手段）
Claims (4)
- 【請求項１】 アナログ信号をデルタシグマ変調によっ
て符号化してなる１ビットデジタル信号を受け、直前に
入力された上記１ビットデジタル信号の所定のサンプル
数分の加算をとる加算手段と、 上記加算手段の出力値に基づいて上記アナログ信号のゼ
ロ値を判定する第１の信号を出力する第１の判定手段
と、 上記第１の判定手段が所定の期間継続して上記第１の信
号を出力したときに上記アナログ信号がゼロ値であるこ
とを示す第２の信号を出力する第２の判定手段とを備え
ることを特徴とするゼロ値検出回路。 - 【請求項２】 上記サンプル数は、上記アナログ信号が
ゼロ値の際に上記１ビットデジタル信号に現われる上記
デルタシグマ変調に応じた繰り返しパターンのビット数
のＮ（Ｎは１以上の整数）倍に相当することを特徴とす
る請求項１に記載のゼロ値検出回路。 - 【請求項３】 上記加算手段は、上記１ビットデジタル
信号を受ける上記サンプル数分の段数のシフトレジスタ
と、上記シフトレジスタの各段の値を加算する加算器と
からなり、上記第１の判定手段は上記加算器の加算値が
上記サンプル数の１／２に相当するときに上記第１の信
号を出力することを特徴とする請求項１または２に記載
のゼロ値検出回路。 - 【請求項４】 上記加算手段は、上記１ビットデジタル
信号を受ける上記サンプル数分の段数のシフトレジスタ
と、当該シフトレジスタに入力される１ビットデジタル
信号の値と、当該シフトレジスタの最終段の値とを比較
して異なる際にクロック信号を発生する比較手段と、上
記クロック信号に基づき上記シフトレジスタに入力され
る１ビットデジタル信号が第１の論理レベルのときにア
ップカウントし、上記シフトレジスタに入力される１ビ
ットデジタル信号が第２のレベルのときにダウンカウン
トする少なくとも上記サンプル数の１／２以上のビット
数のカウント手段とからなり、上記第１の判定手段は上
記カウンタのカウント値が上記第１のサンプル数の１／
２に相当するときに上記第１の信号を出力することを特
徴とする請求項１または２に記載のゼロ値検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259036A JP2002076899A (ja) | 2000-08-29 | 2000-08-29 | ゼロ値検出回路 |
| US09/934,237 US6934324B2 (en) | 2000-08-29 | 2001-08-21 | Zero value-detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259036A JP2002076899A (ja) | 2000-08-29 | 2000-08-29 | ゼロ値検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076899A true JP2002076899A (ja) | 2002-03-15 |
Family
ID=18747259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259036A Pending JP2002076899A (ja) | 2000-08-29 | 2000-08-29 | ゼロ値検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6934324B2 (ja) |
| JP (1) | JP2002076899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020150483A (ja) * | 2019-03-15 | 2020-09-17 | カシオ計算機株式会社 | Ｄ／ａ変換装置、音響機器、電子楽器及びｄ／ａ変換方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006991A (ja) * | 2001-06-21 | 2003-01-10 | Sony Corp | デジタル信号処理装置及びデジタル信号処理方法、並びにデジタル信号再生受信システム |
| US7519893B2 (en) * | 2005-10-14 | 2009-04-14 | Nvidia Corporation | Binary data encoding/decoding for parallel bus |
| US7519892B1 (en) * | 2005-10-14 | 2009-04-14 | Nvidia Corporation | Binary data encoding/decoding with error detection, such as for communicating between computing platform components |
| US7835389B2 (en) * | 2006-09-20 | 2010-11-16 | Broadcom Corporation | Method and system for an extended range Ethernet line code using 4B/3B mapping |
| GB2447985B (en) | 2007-03-30 | 2011-12-28 | Wolfson Microelectronics Plc | Pattern detection circuitry |
| GB2482444B (en) * | 2007-03-30 | 2012-08-01 | Wolfson Microelectronics Plc | Pattern detection circuitry |
| EP2365634B1 (en) * | 2010-03-10 | 2016-12-21 | Nxp B.V. | Pulse density modulation method and apparatus |
| US9985646B1 (en) | 2017-10-18 | 2018-05-29 | Schweitzer Engineering Laboratories, Inc. | Analog-to-digital converter verification using quantization noise properties |
| US10033400B1 (en) | 2017-10-18 | 2018-07-24 | Schweitzer Engineering Laboratories, Inc. | Analog-to-digital converter verification using quantization noise properties |
| CN113098519B (zh) * | 2021-04-01 | 2023-03-10 | 中国科学技术大学 | 一种用于拓展单比特相干积累算法的预加电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3238587B2 (ja) * | 1994-12-27 | 2001-12-17 | バー−ブラウン・コーポレーション | 自動ミューティング機能を備えたオーバーサンプリング型デジタル−アナログ変換器 |
| JP3339321B2 (ja) * | 1996-08-22 | 2002-10-28 | ソニー株式会社 | 信号処理装置 |
-
2000
- 2000-08-29 JP JP2000259036A patent/JP2002076899A/ja active Pending
-
2001
- 2001-08-21 US US09/934,237 patent/US6934324B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020150483A (ja) * | 2019-03-15 | 2020-09-17 | カシオ計算機株式会社 | Ｄ／ａ変換装置、音響機器、電子楽器及びｄ／ａ変換方法 |
| JP7263859B2 (ja) | 2019-03-15 | 2023-04-25 | カシオ計算機株式会社 | Ｄ／ａ変換装置、音響機器、電子楽器及びｄ／ａ変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020025010A1 (en) | 2002-02-28 |
| US6934324B2 (en) | 2005-08-23 |
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|---|---|---|---|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100222 |