JP3339321B2 - 信号処理装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
- G11B2020/10537—Audio or video recording
- G11B2020/10546—Audio or video recording specifically adapted for audio data
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シグマデルタ変調
された１ビット信号にミュート処理を施すような信号処
理装置に関する。
された１ビット信号にミュート処理を施すような信号処
理装置に関する。
【０００２】
【従来の技術】コンパクトディスク（ＣＤ）、ディジタ
ルオーディオテープ（ＤＡＴ）などのディジタルオーデ
ィオソースでは、曲間又は演奏中の一部に完全な無音状
態がある場合が多い。この無音状態は１６ビットのディ
ジタル音声信号が００００ｈの連続となって形成された
り、又は小レベルのＤＣデータの連続となって形成され
るために、データ上に一切のノイズデータを含まない。
ルオーディオテープ（ＤＡＴ）などのディジタルオーデ
ィオソースでは、曲間又は演奏中の一部に完全な無音状
態がある場合が多い。この無音状態は１６ビットのディ
ジタル音声信号が００００ｈの連続となって形成された
り、又は小レベルのＤＣデータの連続となって形成され
るために、データ上に一切のノイズデータを含まない。
【０００３】そこで、ＣＤプレーヤなどにおいては、図
５に示すような信号処理装置を用いて１６ビットのディ
ジタル音声信号にミュート処理を施している。すなわ
ち、入力端子５１を介して供給される１６ビットのディ
ジタル音声信号の００００ｈの状態の時間を無音検出回
路５２で測定し、測定結果が一定以上の時間になると
“無音”と見なして、Ｄ／Ａ変換器５３、フィルタ及び
アンプ５４を介したアナログオーディオ信号をミュート
回路５５で電気的にミュートしている。
５に示すような信号処理装置を用いて１６ビットのディ
ジタル音声信号にミュート処理を施している。すなわ
ち、入力端子５１を介して供給される１６ビットのディ
ジタル音声信号の００００ｈの状態の時間を無音検出回
路５２で測定し、測定結果が一定以上の時間になると
“無音”と見なして、Ｄ／Ａ変換器５３、フィルタ及び
アンプ５４を介したアナログオーディオ信号をミュート
回路５５で電気的にミュートしている。
【０００４】これにより、無音時は、Ｄ／Ａ変換器５３
の発生するノイズ及びローパスフィルタ、ラインアンプ
等の残留ノイズが出力されなくなるため、結果として信
号対雑音比（以下、Ｓ／Ｎ比）を向上させることができ
る。
の発生するノイズ及びローパスフィルタ、ラインアンプ
等の残留ノイズが出力されなくなるため、結果として信
号対雑音比（以下、Ｓ／Ｎ比）を向上させることができ
る。
【０００５】ところで、近時、アナログオーディオ信号
にシグマデルタ（ΣΔ）変調を施して得られた１ビット
オーディオ信号を高音質のレコーダーやデータ伝送に応
用することが考えられている。ΣΔ変調により得られた
１ビットオーディオ信号は、従来のデジタルオーディオ
に使われてきた例えばサンプリング周波数４４．１ＫＨ
ｚ、データ語長１６ビットのいわゆるマルチビットディ
ジタル信号に比べて、サンプリング周波数が４４．１Ｋ
Ｈｚの６４倍でデータ語長が１ビットというように、非
常に高いサンプリング周波数と短いデータ語長といった
形をとり、広い伝送可能周波数帯域を特長にしている。
また、ΣΔ変調により１ビット信号であっても、６４倍
というオーバーサンプリング周波数に対して低域である
従来のオーディオ帯域（２０ＫＨｚ）においては、高い
ダイナミックレンジを確保できる。
にシグマデルタ（ΣΔ）変調を施して得られた１ビット
オーディオ信号を高音質のレコーダーやデータ伝送に応
用することが考えられている。ΣΔ変調により得られた
１ビットオーディオ信号は、従来のデジタルオーディオ
に使われてきた例えばサンプリング周波数４４．１ＫＨ
ｚ、データ語長１６ビットのいわゆるマルチビットディ
ジタル信号に比べて、サンプリング周波数が４４．１Ｋ
Ｈｚの６４倍でデータ語長が１ビットというように、非
常に高いサンプリング周波数と短いデータ語長といった
形をとり、広い伝送可能周波数帯域を特長にしている。
また、ΣΔ変調により１ビット信号であっても、６４倍
というオーバーサンプリング周波数に対して低域である
従来のオーディオ帯域（２０ＫＨｚ）においては、高い
ダイナミックレンジを確保できる。
【０００６】
【発明が解決しようとする課題】しかし、上記１６ビッ
トのようなディジタルオーディオ信号であれば、上述し
たように００００ｈの連続を無音と見なすことができる
が、上記ΣΔ変調により得られた１ビットオーディオ信
号の場合、取り得るデータは正の最大値か、又は小の最
大値しかなく、０がないので上述したような方法により
無音を検出することができない。
トのようなディジタルオーディオ信号であれば、上述し
たように００００ｈの連続を無音と見なすことができる
が、上記ΣΔ変調により得られた１ビットオーディオ信
号の場合、取り得るデータは正の最大値か、又は小の最
大値しかなく、０がないので上述したような方法により
無音を検出することができない。
【０００７】つまり、１ビットオーディオ信号の１は
（＋）の最大値を、０は（−）の最大値を表しているた
め、それらの最大値の中間である±０を表すものがな
い。例えば１ビットオーディオ信号０の連続は（−）の
最大値を出力し続けることになってしまう。このため、
１ビットオーディオ信号を用いる場合には、無音を検出
して出力をミュートさせてＳ／Ｎ比を向上させることが
できない。
（＋）の最大値を、０は（−）の最大値を表しているた
め、それらの最大値の中間である±０を表すものがな
い。例えば１ビットオーディオ信号０の連続は（−）の
最大値を出力し続けることになってしまう。このため、
１ビットオーディオ信号を用いる場合には、無音を検出
して出力をミュートさせてＳ／Ｎ比を向上させることが
できない。
【０００８】本発明は、上記実情に鑑みてなされたもの
であり、（＋）の最大値と、（−）の最大値のみを持つ
１ビットディジタル音声データを用いて無音を検出し、
出力をミュートさせてＳ／Ｎ比を向上できる信号処理装
置の提供を目的とする。
であり、（＋）の最大値と、（−）の最大値のみを持つ
１ビットディジタル音声データを用いて無音を検出し、
出力をミュートさせてＳ／Ｎ比を向上できる信号処理装
置の提供を目的とする。
【０００９】
【課題を解決するための手段】本発明に係る信号処理装
置は、上記課題を解決するために、フレームパターンが
一致し、かつフレームの積分値が所定値であるという計
数が、所定期間以上続いたことを判別できたときに、１
ビット信号出力をミュートする。
置は、上記課題を解決するために、フレームパターンが
一致し、かつフレームの積分値が所定値であるという計
数が、所定期間以上続いたことを判別できたときに、１
ビット信号出力をミュートする。
【００１０】また、本発明に係る信号処理装置は、上記
課題を解決するために、フレームパターンが予め決めら
れた基準パターンと同一であるという計数が、所定期間
以上続いたことを判別できたときに、１ビット信号出力
をミュートする。
課題を解決するために、フレームパターンが予め決めら
れた基準パターンと同一であるという計数が、所定期間
以上続いたことを判別できたときに、１ビット信号出力
をミュートする。
【００１１】
【発明の実施の形態】以下、本発明に係る信号処理装置
の実施の形態について図面を参照しながら説明する。
の実施の形態について図面を参照しながら説明する。
【００１２】この実施の形態は、シグマデルタ（ΣΔ）
変調により得られた１ビットオーディオ信号にミュート
処理を施す１ビットオーディオ信号ミュート処理装置で
ある。
変調により得られた１ビットオーディオ信号にミュート
処理を施す１ビットオーディオ信号ミュート処理装置で
ある。
【００１３】この１ビットオーディオ信号ミュート処理
装置は、図１に示すように、ΣΔ変調器２によりΣΔ変
調された１ビットオーディオ信号の無音区間を無音検出
回路３で検出し、この検出結果に応じてＤ／Ａ変換器
４、フィルタ及びアンプ５を介したアナログオーディオ
信号をミュート回路６によりミュートする。
装置は、図１に示すように、ΣΔ変調器２によりΣΔ変
調された１ビットオーディオ信号の無音区間を無音検出
回路３で検出し、この検出結果に応じてＤ／Ａ変換器
４、フィルタ及びアンプ５を介したアナログオーディオ
信号をミュート回路６によりミュートする。
【００１４】無音検出回路３は、シフトレジスタ１０、
シフトレジスタ１１により例えば８サンプル（８ビッ
ト）長毎に前後にブロック化した８ビット長の前後二つ
のフレームのパターンの一致、及び各フレームの積分値
が例えば４であるか否かを判定する判定回路１２と、こ
の判定回路１２の判定結果に基づいて上記前後二つのフ
レームパターンが一致し、かつそれぞれのフレームの積
分値が４である場合を計数するカウンタ１３と、このカ
ウンタ１３のカウント値が例えば３００ｍｓｅｃ以上連
続しているか否かを判別するカウント値判別回路１４
と、このカウント値判別回路１４の判別結果に基づい
て、Ｄ／Ａ変換器４、フィルタ及びアンプ５を介したア
ナログオーディオ信号をミュートするミュート回路６と
を備えてなる。
シフトレジスタ１１により例えば８サンプル（８ビッ
ト）長毎に前後にブロック化した８ビット長の前後二つ
のフレームのパターンの一致、及び各フレームの積分値
が例えば４であるか否かを判定する判定回路１２と、こ
の判定回路１２の判定結果に基づいて上記前後二つのフ
レームパターンが一致し、かつそれぞれのフレームの積
分値が４である場合を計数するカウンタ１３と、このカ
ウンタ１３のカウント値が例えば３００ｍｓｅｃ以上連
続しているか否かを判別するカウント値判別回路１４
と、このカウント値判別回路１４の判別結果に基づい
て、Ｄ／Ａ変換器４、フィルタ及びアンプ５を介したア
ナログオーディオ信号をミュートするミュート回路６と
を備えてなる。
【００１５】ここで、カウンタ１３とカウンタ値判別回
路１４はミュート信号出力回路１５を構成し、判定回路
１２の判定結果に応じてミュート回路６にミュート処理
を実行させるミュート信号を出力している。
路１４はミュート信号出力回路１５を構成し、判定回路
１２の判定結果に応じてミュート回路６にミュート処理
を実行させるミュート信号を出力している。
【００１６】ΣΔ変調器２は、入力端子１から供給され
るアナログオーディオ信号にコンパクトディスク（Ｃ
Ｄ）で用いられる標本化周波数（ｆS＝４４．１ＫＨ
ｚ）の例えば６４倍のクロック６４ｆSを用いてΣΔ変
調処理を施すことにより１ビットオーディオ信号を出力
する。
るアナログオーディオ信号にコンパクトディスク（Ｃ
Ｄ）で用いられる標本化周波数（ｆS＝４４．１ＫＨ
ｚ）の例えば６４倍のクロック６４ｆSを用いてΣΔ変
調処理を施すことにより１ビットオーディオ信号を出力
する。
【００１７】このΣΔ変調器２の構成例を図２に示す。
入力端子１から入力されるアナログオーディオ信号は、
加算器２１を介して積分器２２に供給される。この積分
器２２からの積分値は１ビット量子化器２３に供給さ
れ、上記アナログオーディオ信号の中点電位と比較され
て１サンプル期間毎に１ビット量子化処理される。この
１ビット量子化処理により生成された１ビットオーディ
オ信号は、１サンプル遅延器２４に供給されて１サンプ
ル期間分遅延される。この遅延信号が加算器２１に供給
されて、上記アナログオーディオ信号に加算される。そ
して、加算器２１の出力が積分器２２、１ビット量子化
器２３を介して出力端子２５から１ビットオーディオ信
号として出力される。このΣΔ変調器２からの１ビット
オーディオ信号は、無音検出回路３及びＤ／Ａ変換器４
に供給される。
入力端子１から入力されるアナログオーディオ信号は、
加算器２１を介して積分器２２に供給される。この積分
器２２からの積分値は１ビット量子化器２３に供給さ
れ、上記アナログオーディオ信号の中点電位と比較され
て１サンプル期間毎に１ビット量子化処理される。この
１ビット量子化処理により生成された１ビットオーディ
オ信号は、１サンプル遅延器２４に供給されて１サンプ
ル期間分遅延される。この遅延信号が加算器２１に供給
されて、上記アナログオーディオ信号に加算される。そ
して、加算器２１の出力が積分器２２、１ビット量子化
器２３を介して出力端子２５から１ビットオーディオ信
号として出力される。このΣΔ変調器２からの１ビット
オーディオ信号は、無音検出回路３及びＤ／Ａ変換器４
に供給される。
【００１８】無音検出回路３に供給された１ビットオー
ディオ信号は、シフトレジスタ１０、シフトレジスタ１
１で８サンプル（８ビット）毎にブロック化される。シ
フトレジスタ１０、シフトレジスタ１１はクロック入力
端子８から入力される例えば６４ｆSのクロックに同期
してそれぞれ８ビットのパラレルデータを出力する。こ
こでは、８ビットのパラレルデータを適宜にフレームと
いう。
ディオ信号は、シフトレジスタ１０、シフトレジスタ１
１で８サンプル（８ビット）毎にブロック化される。シ
フトレジスタ１０、シフトレジスタ１１はクロック入力
端子８から入力される例えば６４ｆSのクロックに同期
してそれぞれ８ビットのパラレルデータを出力する。こ
こでは、８ビットのパラレルデータを適宜にフレームと
いう。
【００１９】シフトレジスタ１０が出力する８ビットの
パラレルデータ（フレーム）は、無音検出回路３に１サ
ンプル前に入力した１ビットデータ、２サンプル前に入
力した１ビットデータ、３サンプル前に入力した１ビッ
トデータ、・・・８サンプル前に入力した１ビットデー
タからなる。また、シフトレジスタ１１が出力する８ビ
ットのパラレルデータ（フレーム）は、無音検出回路３
に９サンプル前に入力した１ビットデータ、１０サンプ
ル前に入力した１ビットデータ、１１サンプル前に入力
した１ビットデータ、・・・１６サンプル前に入力した
１ビットデータからなる。すなわち、シフトレジスタ１
０、シフトレジスタ１１は、１ビットデータを８ビット
毎に前後にブロック化する。
パラレルデータ（フレーム）は、無音検出回路３に１サ
ンプル前に入力した１ビットデータ、２サンプル前に入
力した１ビットデータ、３サンプル前に入力した１ビッ
トデータ、・・・８サンプル前に入力した１ビットデー
タからなる。また、シフトレジスタ１１が出力する８ビ
ットのパラレルデータ（フレーム）は、無音検出回路３
に９サンプル前に入力した１ビットデータ、１０サンプ
ル前に入力した１ビットデータ、１１サンプル前に入力
した１ビットデータ、・・・１６サンプル前に入力した
１ビットデータからなる。すなわち、シフトレジスタ１
０、シフトレジスタ１１は、１ビットデータを８ビット
毎に前後にブロック化する。
【００２０】判定回路１２は、シフトレジスタ１０、シ
フトレジスタ１１の出力する前後二つの８ビットのパラ
レルデータを比較する。具体的には、フレームパターン
が一致するか、また該フレームの積分値が例えば４とな
るかを判定する。この場合、判定回路１２は、クロック
入力端子８から供給される６４ｆSのクロックを１／８
分周器１６で分周したクロックに同期して上記判定を行
う。
フトレジスタ１１の出力する前後二つの８ビットのパラ
レルデータを比較する。具体的には、フレームパターン
が一致するか、また該フレームの積分値が例えば４とな
るかを判定する。この場合、判定回路１２は、クロック
入力端子８から供給される６４ｆSのクロックを１／８
分周器１６で分周したクロックに同期して上記判定を行
う。
【００２１】例えば、入力データが“１１００１１００
１１００１１００１１００・・・”だった場合、シフト
レジスタ１１からは最初の“１１００１１００”が出力
され、シフトレジスタ１０からその次の８サンプルのデ
ータである“１１００１１００”が出力される。この場
合、判定回路１２は、入力される８ビットのパラレルデ
ータが全く同じであるため、単純パターンの繰り返しで
あると判定する。
１１００１１００１１００・・・”だった場合、シフト
レジスタ１１からは最初の“１１００１１００”が出力
され、シフトレジスタ１０からその次の８サンプルのデ
ータである“１１００１１００”が出力される。この場
合、判定回路１２は、入力される８ビットのパラレルデ
ータが全く同じであるため、単純パターンの繰り返しで
あると判定する。
【００２２】また、判定回路１２は、シフトレジスタ１
０からの出力“１１００１１００”の全ビット同士を加
算する。この場合、“１”が４つあるので加算結果は４
になる。ΣΔ変調により得られた１ビットデータの
“１”は“＋１”であり、“０”は“−１”を意味する
ので、８つのデータのうち“＋１”が４つ、“−１”が
４つであり、この総和は０である。よって判定回路１２
はこの１ビットデータの直流成分は０であると判定す
る。
０からの出力“１１００１１００”の全ビット同士を加
算する。この場合、“１”が４つあるので加算結果は４
になる。ΣΔ変調により得られた１ビットデータの
“１”は“＋１”であり、“０”は“−１”を意味する
ので、８つのデータのうち“＋１”が４つ、“−１”が
４つであり、この総和は０である。よって判定回路１２
はこの１ビットデータの直流成分は０であると判定す
る。
【００２３】この判定回路１２による２種類の判定によ
り、入力した１ビットデータのうち１６サンプルは「単
純パターンの繰り返し」及び「直流成分０」であること
が分かる。そして、判定回路１２は、ミュート信号出力
回路１５を構成するカウンタ１３にカウントアップの指
示を送る。
り、入力した１ビットデータのうち１６サンプルは「単
純パターンの繰り返し」及び「直流成分０」であること
が分かる。そして、判定回路１２は、ミュート信号出力
回路１５を構成するカウンタ１３にカウントアップの指
示を送る。
【００２４】カウンタ１３は判定回路１２から供給され
るのが例えば“１”である場合、これを受けてカウンタ
を１ステップカウントアップする。もし、判定回路１２
から例えば“０”が供給された場合には、後述するよう
にカウントをリセットする。この場合、カウンタ１３の
カウントも１／８分周器１６で分周されたクロックに同
期して行われる。
るのが例えば“１”である場合、これを受けてカウンタ
を１ステップカウントアップする。もし、判定回路１２
から例えば“０”が供給された場合には、後述するよう
にカウントをリセットする。この場合、カウンタ１３の
カウントも１／８分周器１６で分周されたクロックに同
期して行われる。
【００２５】無音検出回路３に供給される１ビットデー
タがこの後も、“１１００１１００１１００・・・”と
続く場合は、同様に判定回路１２は「単純パターンの繰
り返し」及び「直流成分０」と判断してカウンタ１３に
カウントアップを続けさせる。しかし、１ビットデータ
が“１１１１０００１１０１１０１０１・・・”のよう
にパターンが不規則になり、積分値が４とならないと判
定回路１２はカウンタ１３に“０”を供給し、上述した
ようにカウンタクリアの指示を送る。カウンタ１３はこ
れを受けてすでにカウントアップしていたデータを０に
クリアする。
タがこの後も、“１１００１１００１１００・・・”と
続く場合は、同様に判定回路１２は「単純パターンの繰
り返し」及び「直流成分０」と判断してカウンタ１３に
カウントアップを続けさせる。しかし、１ビットデータ
が“１１１１０００１１０１１０１０１・・・”のよう
にパターンが不規則になり、積分値が４とならないと判
定回路１２はカウンタ１３に“０”を供給し、上述した
ようにカウンタクリアの指示を送る。カウンタ１３はこ
れを受けてすでにカウントアップしていたデータを０に
クリアする。
【００２６】カウント値判別回路１４はカウンタ１３で
のカウント値が３００ｍｓｅｃに相当するように連続し
たか否かを判別し、連続した場合にはミュート回路６に
ミュート処理を実行させるミュート信号を出力する。こ
れは入力する１ビットデータにおいて、「単純パターン
の繰り返し」及び「直流成分０」の状態が長く続いたこ
とになり、“無音”と見なせるからである。
のカウント値が３００ｍｓｅｃに相当するように連続し
たか否かを判別し、連続した場合にはミュート回路６に
ミュート処理を実行させるミュート信号を出力する。こ
れは入力する１ビットデータにおいて、「単純パターン
の繰り返し」及び「直流成分０」の状態が長く続いたこ
とになり、“無音”と見なせるからである。
【００２７】ミュート信号出力回路１５を構成するカウ
ント値判別回路１４からのミュート信号を受けて、ミュ
ート回路６はトランジスタ等を用いて出力を電気的にミ
ュートさせる。
ント値判別回路１４からのミュート信号を受けて、ミュ
ート回路６はトランジスタ等を用いて出力を電気的にミ
ュートさせる。
【００２８】したがって、この１ビットオーディオ信号
ミュート処理装置によれば、無音状態の場合、ミュート
回路６にて出力を電気的にミュートさせることができる
ので、Ｄ／Ａ変換器４、フィルタ及びアンプ５の発生す
るノイズを抑制することができる。
ミュート処理装置によれば、無音状態の場合、ミュート
回路６にて出力を電気的にミュートさせることができる
ので、Ｄ／Ａ変換器４、フィルタ及びアンプ５の発生す
るノイズを抑制することができる。
【００２９】なお、無音検出回路３に入力される１ビッ
トデータのうちミュート状態を示すのが“１０１０１０
１０・・・・”、“１００１０１１０・・・”、“１１
１１００００・・・”等の繰り返しでも同様に検出する
ことができる。これは、１ビットデータが図３に示すよ
うに可聴帯域においてレベルが−∞となる状態は、“１
０１０１０１０・・・・”、“１１００１１００１１０
０１１００・・・”、“１００１０１１０・・・”、
“１１１１００００・・・”等のように“１”と“０”
が同じ数で構成される単純なパターンの繰り返しとなる
場合のみであるからである。この状態のとき、信号は図
３に示すように数メガヘルツ程度の単一又は少数の周波
数成分のみを持ち、可聴帯域は−∞となる。
トデータのうちミュート状態を示すのが“１０１０１０
１０・・・・”、“１００１０１１０・・・”、“１１
１１００００・・・”等の繰り返しでも同様に検出する
ことができる。これは、１ビットデータが図３に示すよ
うに可聴帯域においてレベルが−∞となる状態は、“１
０１０１０１０・・・・”、“１１００１１００１１０
０１１００・・・”、“１００１０１１０・・・”、
“１１１１００００・・・”等のように“１”と“０”
が同じ数で構成される単純なパターンの繰り返しとなる
場合のみであるからである。この状態のとき、信号は図
３に示すように数メガヘルツ程度の単一又は少数の周波
数成分のみを持ち、可聴帯域は−∞となる。
【００３０】次に、本発明に係る信号処理装置の他の実
施の形態について図４を参照しながら説明する。この他
の実施の形態も、ΣΔ変調により得られた１ビットオー
ディオ信号にミュート処理を施す１ビットオーディオ信
号ミュート処理装置であり、図４に示すように、ΣΔ変
調器２によりΣΔ変調された１ビットオーディオ信号の
無音区間を無音検出回路３０で検出し、この検出結果に
応じてＤ／Ａ変換器４、フィルタ及びアンプ５を介した
アナログオーディオ信号をミュート回路６によりミュー
トする。ここで、上記図１と同様の動作を行う各部につ
いては同符号を付し説明を省略する。
施の形態について図４を参照しながら説明する。この他
の実施の形態も、ΣΔ変調により得られた１ビットオー
ディオ信号にミュート処理を施す１ビットオーディオ信
号ミュート処理装置であり、図４に示すように、ΣΔ変
調器２によりΣΔ変調された１ビットオーディオ信号の
無音区間を無音検出回路３０で検出し、この検出結果に
応じてＤ／Ａ変換器４、フィルタ及びアンプ５を介した
アナログオーディオ信号をミュート回路６によりミュー
トする。ここで、上記図１と同様の動作を行う各部につ
いては同符号を付し説明を省略する。
【００３１】無音検出回路３０は、シフトレジスタ３１
が１ビットオーディオ信号を例えば８ビット長毎にブロ
ック化して得た８ビット長のフレームのパターンをＲＯ
Ｍ３３に格納されている予め決められた基準パターンと
同一か否かを判定する判定回路３２と、この判定回路３
２にて上記フレームパターンと上記基準パターンの一致
を判定したならば該一致回数を計数し、不一致を判定し
たならば上記計数値をリセットするカウンタ３４と、こ
のカウンタ３４のカウント値が例えば３００ｍｓｅｃ以
上連続したか否かを判別するカウント値判別回路３５
と、このカウント値判別回路３５の判別結果に基づい
て、Ｄ／Ａ変換器４、フィルタ及びアンプ５を介したア
ナログオーディオ信号をミュートするミュート回路６と
を備えてなる。
が１ビットオーディオ信号を例えば８ビット長毎にブロ
ック化して得た８ビット長のフレームのパターンをＲＯ
Ｍ３３に格納されている予め決められた基準パターンと
同一か否かを判定する判定回路３２と、この判定回路３
２にて上記フレームパターンと上記基準パターンの一致
を判定したならば該一致回数を計数し、不一致を判定し
たならば上記計数値をリセットするカウンタ３４と、こ
のカウンタ３４のカウント値が例えば３００ｍｓｅｃ以
上連続したか否かを判別するカウント値判別回路３５
と、このカウント値判別回路３５の判別結果に基づい
て、Ｄ／Ａ変換器４、フィルタ及びアンプ５を介したア
ナログオーディオ信号をミュートするミュート回路６と
を備えてなる。
【００３２】ここで、カウンタ３４とカウンタ値判別回
路３５はミュート信号出力回路３６を構成し、判定回路
３２の判定結果に基づいてミュート回路６にミュート処
理を実行させるミュート信号を出力している。
路３５はミュート信号出力回路３６を構成し、判定回路
３２の判定結果に基づいてミュート回路６にミュート処
理を実行させるミュート信号を出力している。
【００３３】この他の実施の形態となる図４に示す１ビ
ットオーディオ信号ミュート処理装置では、ミュート状
態を示す８ビット長のパターンとタイミングを予め決め
ており、ＲＯＭ３３に０レベル固定の基準パターンとし
て格納している。
ットオーディオ信号ミュート処理装置では、ミュート状
態を示す８ビット長のパターンとタイミングを予め決め
ており、ＲＯＭ３３に０レベル固定の基準パターンとし
て格納している。
【００３４】このため判定回路３２では、シフトレジス
タ３１から供給されてくる８ビット長のパラレルデータ
（フレーム）が、ＲＯＭ３３に格納されている０レベル
の基準パターンと一致しているか否かを判定するだけ
で、入力した１ビットデータのうちの８サンプルが「単
純パターンの繰り返し」及び「直流成分０」であるか否
かを判定できる。
タ３１から供給されてくる８ビット長のパラレルデータ
（フレーム）が、ＲＯＭ３３に格納されている０レベル
の基準パターンと一致しているか否かを判定するだけ
で、入力した１ビットデータのうちの８サンプルが「単
純パターンの繰り返し」及び「直流成分０」であるか否
かを判定できる。
【００３５】そして、判定回路３２は、ミュート信号出
力回路３６を構成するカウンタ３４にカウントアップの
指示を送る。
力回路３６を構成するカウンタ３４にカウントアップの
指示を送る。
【００３６】カウンタ３４は判定回路３２から供給され
るのが例えば“１”である場合、これを受けてカウント
値を１ステップカウントアップする。もし、判定回路３
２から例えば“０”が供給された場合には、カウント値
をリセットする。
るのが例えば“１”である場合、これを受けてカウント
値を１ステップカウントアップする。もし、判定回路３
２から例えば“０”が供給された場合には、カウント値
をリセットする。
【００３７】無音検出回路３０に供給される１ビットデ
ータがこの後も、８ビット長単位でＲＯＭ３３に格納さ
れている８ビットの上記基準パターンと同一である場合
には、同様に判定回路３２は「単純パターンの繰り返
し」及び「直流成分０」と判断してカウンタ３４にカウ
ントアップを続けさせる。しかし、１ビットデータが上
記基準パターンと一致せず、不規則になると判定回路３
２はカウンタ３４に“０”を供給し、カウンタクリアの
指示を送る。カウンタ３４はこれを受けてすでにカウン
トアップしていたデータを０にクリアする。
ータがこの後も、８ビット長単位でＲＯＭ３３に格納さ
れている８ビットの上記基準パターンと同一である場合
には、同様に判定回路３２は「単純パターンの繰り返
し」及び「直流成分０」と判断してカウンタ３４にカウ
ントアップを続けさせる。しかし、１ビットデータが上
記基準パターンと一致せず、不規則になると判定回路３
２はカウンタ３４に“０”を供給し、カウンタクリアの
指示を送る。カウンタ３４はこれを受けてすでにカウン
トアップしていたデータを０にクリアする。
【００３８】カウント値判別回路３５はカウンタ３４で
のカウント値が３００ｍｓｅｃに相当するように連続し
たか否かを判別し、連続した場合にはミュート回路６に
ミュート処理を実行させるミュート信号を出力する。こ
れは入力する１ビットデータにおいて、「単純パターン
の繰り返し」及び「直流成分０」の状態が長く続いたこ
とになり、“無音”と見なせるからである。
のカウント値が３００ｍｓｅｃに相当するように連続し
たか否かを判別し、連続した場合にはミュート回路６に
ミュート処理を実行させるミュート信号を出力する。こ
れは入力する１ビットデータにおいて、「単純パターン
の繰り返し」及び「直流成分０」の状態が長く続いたこ
とになり、“無音”と見なせるからである。
【００３９】ミュート信号出力回路３６を構成するカウ
ント値判別回路３５からのミュート信号を受けて、ミュ
ート回路６はトランジスタ等を用いて出力を電気的にミ
ュートさせる。
ント値判別回路３５からのミュート信号を受けて、ミュ
ート回路６はトランジスタ等を用いて出力を電気的にミ
ュートさせる。
【００４０】したがって、この１ビットオーディオ信号
ミュート処理装置によっても、無音状態の場合、ミュー
ト回路６にて出力を電気的にミュートさせることができ
るので、Ｄ／Ａ変換器４、フィルタ及びアンプ５の発生
するノイズを抑制することができる。
ミュート処理装置によっても、無音状態の場合、ミュー
ト回路６にて出力を電気的にミュートさせることができ
るので、Ｄ／Ａ変換器４、フィルタ及びアンプ５の発生
するノイズを抑制することができる。
【００４１】
【発明の効果】本発明に係る信号処理装置は、フレーム
パターンが一致し、かつフレームの積分値が所定値であ
るという計数が、所定期間以上続いた場合を無音と判断
して、出力をミュートさせてＳ／Ｎ比を向上できる。
パターンが一致し、かつフレームの積分値が所定値であ
るという計数が、所定期間以上続いた場合を無音と判断
して、出力をミュートさせてＳ／Ｎ比を向上できる。
【００４２】また、本発明に係る信号処理装置は、フレ
ームパターンが予め決められた基準パターンと同一であ
るという計数が、所定期間以上続いた場合を無音と判断
して、出力をミュートさせてＳ／Ｎ比を向上できる。
ームパターンが予め決められた基準パターンと同一であ
るという計数が、所定期間以上続いた場合を無音と判断
して、出力をミュートさせてＳ／Ｎ比を向上できる。
【図面の簡単な説明】
【図１】本発明に係る信号処理装置の実施の形態となる
１ビットオーディオ信号ミュート処理装置のブロック図
である。
１ビットオーディオ信号ミュート処理装置のブロック図
である。
【図２】上記図１に示した１ビットオーディオ信号ミュ
ート処理装置に１ビットオーディオ信号を供給するシグ
マデルタ変調器の詳細な構成を示すブロック図である。
ート処理装置に１ビットオーディオ信号を供給するシグ
マデルタ変調器の詳細な構成を示すブロック図である。
【図３】上記図１に示した１ビットオーディオ信号ミュ
ート処理装置で用いられる判定回路が判定するフレーム
パターンを説明するための特性図である。
ート処理装置で用いられる判定回路が判定するフレーム
パターンを説明するための特性図である。
【図４】本発明に係る信号処理装置の他の実施の形態と
なる１ビットオーディオ信号ミュート処理装置のブロッ
ク図である。
なる１ビットオーディオ信号ミュート処理装置のブロッ
ク図である。
【図５】１６ビットのディジタル音声信号にミュート処
理を施していた信号処理装置のブロック図である。
理を施していた信号処理装置のブロック図である。
２ ΣΔ変調器、３ 無音検出回路、４ Ｄ／Ａ変換
器、５ フィルタ及びアンプ、６ ミュート回路、１
０，１１ シフトレジスタ、１２ 判定回路、１３カウ
ンタ、１４ カウント値判別回路、１５ ミュート信号
出力回路
器、５ フィルタ及びアンプ、６ ミュート回路、１
０，１１ シフトレジスタ、１２ 判定回路、１３カウ
ンタ、１４ カウント値判別回路、１５ ミュート信号
出力回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/32 H03M 3/02
Claims (5)
- 【請求項１】 シグマデルタ変調された１ビット信号が
所定ビット長毎にブロック化されて得られた所定ビット
長のフレームの前後するフレームのパターンの一致、及
び該フレームの積分値が所定値であるか否かを判定する
判定手段と、 上記判定手段の判定結果に基づいてフレームパターンが
一致し、かつフレームの積分値が所定値であることを計
数する計数手段と、 上記計数手段での計数が所定期間以上続いたことを判別
する判別手段と、 上記判別手段の判別結果に基づいて上記１ビット信号出
力をミュートするミュート手段とを備えてなることを特
徴とする信号処理装置。 - 【請求項２】 上記判定手段は、可聴帯域外の周波数成
分のみを持ち可聴帯域内でのレベルが負の無限大である
フレームパターンについての一致を判定することを特徴
とする請求項１記載の信号処理装置。 - 【請求項３】 上記ミュート手段は、上記判別手段が上
記計数手段の計数の所定以上の継続を判別したときに上
記１ビット信号出力をミュートし、所定以上の継続を判
別しないときにミュートを解除することを特徴とする請
求項１記載の信号処理装置。 - 【請求項４】 シグマデルタ変調された１ビット信号を
所定ビット長毎にブロック化して得た所定ビット長のフ
レームのパターンが予め決められた基準パターンと同一
であるか否かを判定する判定手段と、 上記判定手段にて上記フレームパターンと上記基準パタ
ーンの一致を判定したならば該一致回数を計数し、不一
致を判定したならば上記計数値をリセットする計数手段
と、 上記計数手段での計数が所定期間以上続いたことを判別
する判別手段と、 上記判別手段の判別結果に基づいて上記１ビット信号出
力をミュートするミュート手段とを備えてなることを特
徴とする信号処理装置。 - 【請求項５】 上記ミュート手段は、上記判別手段が上
記計数手段の計数の所定以上の継続を判別したときに上
記１ビット信号出力をミュートし、所定以上の継続を判
別しないときにミュートを解除することを特徴とする請
求項４記載の信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22130696A JP3339321B2 (ja) | 1996-08-22 | 1996-08-22 | 信号処理装置 |
| US08/897,977 US5889483A (en) | 1996-08-22 | 1997-07-21 | Mute signal processing circuit for one-bit digital signal |
| KR1019970036451A KR100487134B1 (ko) | 1996-08-22 | 1997-07-31 | 1비트디지털신호를위한뮤트신호처리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22130696A JP3339321B2 (ja) | 1996-08-22 | 1996-08-22 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065548A JPH1065548A (ja) | 1998-03-06 |
| JP3339321B2 true JP3339321B2 (ja) | 2002-10-28 |
Family
ID=16764734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22130696A Expired - Fee Related JP3339321B2 (ja) | 1996-08-22 | 1996-08-22 | 信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5889483A (ja) |
| JP (1) | JP3339321B2 (ja) |
| KR (1) | KR100487134B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4747397B2 (ja) * | 2000-06-12 | 2011-08-17 | パナソニック株式会社 | テレビジョン受信機 |
| JP2002076899A (ja) * | 2000-08-29 | 2002-03-15 | Nippon Precision Circuits Inc | ゼロ値検出回路 |
| JP2003006991A (ja) * | 2001-06-21 | 2003-01-10 | Sony Corp | デジタル信号処理装置及びデジタル信号処理方法、並びにデジタル信号再生受信システム |
| GB2447985B (en) * | 2007-03-30 | 2011-12-28 | Wolfson Microelectronics Plc | Pattern detection circuitry |
| GB2482444B (en) * | 2007-03-30 | 2012-08-01 | Wolfson Microelectronics Plc | Pattern detection circuitry |
| TWI355807B (en) * | 2008-06-26 | 2012-01-01 | Realtek Semiconductor Corp | Digital-to-analog converter for converting 1-bit s |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118651B2 (ja) * | 1990-11-22 | 1995-12-18 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| US5369791A (en) * | 1992-05-22 | 1994-11-29 | Advanced Micro Devices, Inc. | Apparatus and method for discriminating and suppressing noise within an incoming signal |
| KR0155730B1 (ko) * | 1993-03-31 | 1998-11-16 | 김광호 | 뮤트회로 및 방법 |
| KR970002195B1 (ko) * | 1993-10-05 | 1997-02-25 | 엘지전자 주식회사 | 디지탈기기의 음소거장치 및 음소거 제어방법 |
-
1996
- 1996-08-22 JP JP22130696A patent/JP3339321B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-21 US US08/897,977 patent/US5889483A/en not_active Expired - Fee Related
- 1997-07-31 KR KR1019970036451A patent/KR100487134B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5889483A (en) | 1999-03-30 |
| KR100487134B1 (ko) | 2005-08-17 |
| JPH1065548A (ja) | 1998-03-06 |
| KR19980018271A (ko) | 1998-06-05 |
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Legal Events
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|---|---|---|---|
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