CN102882525A - 随机a/d转换器和使用其的方法 - Google Patents

Abstract

本发明涉及模拟数字（A/D）转换器电路，其被设置为用于接收模拟输入信号并用于输出所述模拟输入信号的数字表示，包括：第一转换器级，其被设置为用于接收模拟输入信号并用于产生第一组转换位、第一完成信号、和表示模拟输入信号和由第一组转换位所代表的信号之间的差异的残余模拟输出信号，第二转换器级，包括：被设置为用于接收第一完成信号并用于产生时钟信号的时钟产生电路，被配置为用于接收残余模拟输出信号和通用参考电压的多个比较器，被设置为由时钟信号激活并用于输出多个比较器判定，被配置为用于接收多个比较器判定并用于产生第二组转换位的数字处理级，通过组合第一和第二组转换位产生模拟输入信号的数字表示的装置。

Description

随机A/D转换器和使用其的方法

发明领域

本发明大体涉及模拟数字（A/D）转换，且更具体地涉及具有高准确度和低功耗的模拟数字转换器的设计。

背景技术

模拟数字转换器（ADC）是很多电子系统中的重要部件。近年来由于优化的体系结构、新颖的电路技术和工艺进步，对于给定分辨率和速度的模拟数字转换器的功耗被极大地改进了。

A/D转换器包含所谓比较器，每一个比较器将模拟信号转换为一位数字信号。在大多数有效的ADC实现中，这些比较器被钟控并使用再生来把较小的电压差异放大至数字信号电平。当执行这个任务时，转换器所要应付的最重要的不理想是比较器噪声。比较器噪声是众所周知的损害，这会潜在地劣化大多数常规ADC的性能。由于这个噪声，比较器可输出错误判定，即，比较器输出零而非一，或反之。在大多数ADC体系结构中，这个判定误差劣化了整体转换结果，藉此降低了信号噪声比（SNR），且因此降低了有效位数（ENOB）。

这个问题的明显的解决方案是简单地降低比较器做出错误判定的概率。然而，对于减少误差概率的给定的比较器拓扑结构，不可避免地导致增加的功耗、减少的带宽、或减少的速度。因此这个解决方法劣化了其他的ADC性能指标，因为一个额外的分辨率位需要比较器功率4倍的增加。

可选的解决方法是使用对于比较器误差更为稳健的ADC体系结构，诸如流水线。另一个可选的，是目前被视为最有效的转换器实现方式，采用冗余的SAR（逐步逼近寄存器）转换器。这些可选的方法一般反馈潜在误差的比较器判定，并跟踪残余。然后，这个残余可被放大直到输入的所涉及的比较器噪声不再临界（critical）（流水线转换器）、或者在后来用更准确的比较器来量化这个残余。

下文可更详细描述比较器噪声对于常规ADC的影响。N位常规ADC的核心功能是确定输入电压位于由N位所定义的2^N元（bin）（数字值）的哪一个中。这通过或直接或间接地将输入信号与分隔（separate）这些元的一组阈值进行比较来完成。简单地说，ADC必须找到两个相邻的阈值，使得该输入小于一个阈值并大于另一个阈值。执行这个搜索的一个明显的方法是并行，诸如在高速ADC中那样，其同样明显的劣势在于，需要较大的（2^N-1）次数的比较。通过使用二进制搜索，如SAR ADC中那样，可将比较的次数减少为仅N次。很多中间搜索策略是可能的，不过所有的策略均需要将输入信号或从中提取出来的信号与一组阈值进行比较。

由于比较器噪声，任何这些比较可能有误差，当阈值接近该输入时具有最高的误差概率。为简洁起见，现在假设，如果输入和阈值之间的差异大于元宽度的一半时，比较器总是返回正确输出。由于ADC事前不知道哪些阈值与输入接近，鉴于比较器噪声的原因，所有的比较潜在地会有误差。然而，对于ADC的任何输入，至多一次比较是噪声临界的，因为所有的其他比较将输入与至少距离一半元宽度的阈值进行比较。

如前所示，常规的解决方案是去减少比较器做出错误判定的概率，然而这导致上述问题。由于比较器中的这个增加的功耗仅在噪声临界的比较中需要而在其他比较中是不需要的，这明显非常浪费。如果ADC可以某种方式标识临界比较并在求解临界比较时使用较低噪声的比较器，极大的功率节省是可能的。

不幸的是，不可能基于其他比较而确凿地标识出临界比较。实际上，即使使用全套无噪声比较器，仅可检测到该输入在这些比较的两个之中。尽管可断言这两个中的一个是临界的，但是完全没有信息指示两个中的哪一个是临界的那个：最多可因此标识出两个潜在的临界比较。

在论文“An 820μW 9b 40 MS/s noise-tolerant dynamic-SAR ADC in 90 nmdigital CMOS”(V.Giannini et al.,IEEE ISSCC Dig.Tech.Papers,2008年2月,238-239页)中，以低功率标识一对潜在临界阈值作为冗余SAR转换器的一部分。然而，相对于理论上最少的一次，仍然需要两次低噪声比较。

在“Stochastic analog-to-digital conversion”(Ceballos et al.,48^th MidwestSymposium on Circuits and Systems,2005)中提出了组合数个噪声比较器判定的概念。已经证明了以此方式可改进量化器（比较器）的SNR。这个所提出的解决方法依赖于显式（explicitly）增加的噪声，而不是依赖于比较器内部本身存在的噪声。

另一个相关联的方面是S.Weaver等在“Stochastic Flash Analog-to-DigitalConversion”(IEEE Trans.Circuits and Systems I,2825-2833页,57卷,11期,2010)中的成果。此处，用固有比较器偏差来替代高速转换器参考。

因此，存在对于低功率模拟数字转换器电路的需要，这种转换器电路处理比较器噪声的同时仅使用了单次噪声临界比较的功耗。

发明目的

本发明目的在于提供克服了上述问题的高准确度、低功率模拟数字转换器电路。

概述

本发明涉及模拟数字转换器（ADC）电路，被设置为用于接收模拟输入信号并用于输出该模拟输入信号的数字表示。该ADC电路包括：

-第一转换器级，被配置为接收模拟输入信号并用于产生第一组转换位、第一完成信号、和残余模拟输出信号，该残余模拟输出信号表示模拟输入信号和由第一组转换位所代表的信号之间的差异，

-第二转换器级，包括：

ο时钟产生电路，被设置为用于接收第一完成信号并用于产生时钟信号，

ο多个比较器，每一个比较器被配置为用于接收残余模拟输出信号和通用参考电压，所述多个比较器被设置为由时钟信号激活并用于输出多个比较器判定，

ο数字处理级，被配置为用于接收多个比较器判定并用于产生第二组转换位，

-通过组合第一组转换位和第二组转换位产生模拟输入信号的数字表示的装置。

所提出的电路真正克服了现有技术解决方案的问题。在第一转换器级中，确定模拟输入信号的特定位长度的数字表示以及表示这个第一级中做出的误差的残余信号。然后，在第二级中，对该残余信号执行随机转换。当第一转换器级中的操作被终止时，产生完成信号。这个完成信号被馈入第二级，更具体地是馈入在这个第二级中所提供的时钟产生电路。完成信号的接收启动了第二转换器级的操作。时钟产生电路产生时钟信号，其激活第二级中的各个比较器。每一个比较器接收该残余模拟输出信号和通用参考电压来比较，并输出比较器判定。在数字处理级中，比较器判定被处理，且产生第二组转换位。由于多个比较器以及它们产生的判定，不仅可估算正负符号还可估算该输入信号的大小。然后通过将第一和第二组转换位组合获得所施加的模拟输入信号的数字表示。

在优选实施例中，第二级还包括计数器，其计数时钟脉冲并当时钟脉冲的数量达到给定值时，产生第二完成信号，用于控制产生时钟信号的次数。

优选地，本发明的A/D转换器电路还包括用于产生由第一组转换位所表示的信号的数字模拟转换器电路。

在另一个优选实施例中，该A/D转换器电路还包括用于产生残余模拟输出信号的减法装置。

包括于第二转换器级中的数字处理级优选地被设置为确定多个比较器判定的平均值，并用于确定与该平均值相对应的输入信号电平。

在优选实施例中，第一转换器级被实现为逐步逼近寄存器模拟数字转换器。可选地，第一转换器级可被实现为流水线模拟数字转换器，包括多个流水线的级，藉此所述残余模拟输出信号是最后一个流水线的级的残余信号。

在另一个方面，本发明涉及用于将模拟输入信号转换为该模拟输入信号的数字表示的方法。该方法包括如下步骤：

-执行模拟输入信号的第一转换，藉此产生第一组转换位和残余模拟输出信号，该残余模拟输出信号表示模拟输入信号和由第一组转换位所表示的信号之间的差异，

-当第一完成信号产生时，对多个比较器应用残余模拟输出信号和通用参考电压信号，所述多个比较器由时钟信号激活，并输出多个比较器判定，

-处理该多个比较器判定，藉此产生第二组转换位，

-通过组合第一和第二组转换位产生模拟输入信号的数字表示。

在优选实施例中，执行校准步骤，用于确定多个比较器的比较器噪声的指示。

附图简述

图1示出根据本发明的A/D转换器体系结构的一般示图。

图2示出对于r.m.s比较器噪声的两个值，应变于其差分输入的平均比较器输出。

图3表示随机转换级和其加上第一级输出的流程图。

图4示出反向误差函数框的所期望的特性。

图5示出示例性r.m.s噪声校准：基于在特定输入处的两个不同平均比较器输出的测量，可拟合比较器的r.m.s.噪声。

图6示出随机转换系统的示例性操作。

图7示出具有SAR ADC第一转换器级的本发明的实施例的方案。

图8示出从具有0.5mVr.m.s.噪声的16个比较器和具有1mV r.m.s.噪声的64个比较器的模拟而获得的平均输出估算（顶部）和输出估算展布（底部）。

图9示出具有1mV r.m.s噪声的256或64个比较器的随机ADC的模拟结果。

图10示出使用具有1mV噪声的64个比较器、通过钟控16个比较器4次而获得的的随机ADC的蒙特卡洛模拟结果。示出了具有和不具有1mV的均匀地分布的比较器偏置的情况。

本发明的详细描述

本发明公开了基于随机ADC的原理的模拟数字转换（ADC）电路。在根据本发明的随机ADC中，比较器噪声不是仅被容忍：所提出的体系结构利用存在于比较器电路中的固有噪声来量化模拟输入信号。然而，大多数常规ADC体系结构在没有比较器噪声的情况下表现出改进的性能，在没有比较器噪声的情况下根据本发明的体系结构的性能会明显地劣化，如下文所要描述的。

所提出的ADC体系结构包括两个转换级，从而增加有效位数（ENOB）并降低量化模拟输入信号至其数字等效物所需要的功耗。所提出的体系结构在两个阶段操作。第一个阶段中，有转换级，其中获得了模拟输入信号的粗略数字表示以及误差信号。接着的阶段中，有随机转换级。然后，这两个级的结果被组合来产生所施加的模拟输入信号的数字表示。这在图1中被示出，其中模拟输入信号（1）被施加到第一转换级（2），第一转换级产生粗略表示该输入信号的数字输出（3）和接着被施加至随机转换级（5）的误差信号（4）。然后两个级的输出被组合来获得模拟输入信号的数字化版本（6）。

第一转换级可例如被实现为逐步逼近寄存器（SAR）A/D转换器。SAR操作的数个周期产生特定位长度的数字输出字和表示在这个第一转换级中做出的误差的残余电压。然后这个残余在第二随机转换级中被量化。最后，来自两个级的结果被加起来从而产生最终输出。

第一转换级还可被实现为流水线A/D转换器。然后这个第一级本身包括数个流水线级，每一个产生特定位长度的数字输出字和表示在该级中做出的误差的残余电压。然后最终流水线级的残余电压在第二随机转换级中可被量化。最终，流水线级和第二随机级的数字结果被加起来产生最终输出。

一般而言，随机转换级可被应用于其中小输入信号（即，比较器噪声大小级别的信号）必须以低功率高准确度被量化的任何ADC体系结构中。

所提出的随机级利用了比较器噪声。这个比较器噪声可由被添加至输入信号的等同的高斯噪声源来准确地描述。然后噪声和输入信号之和的正负符号确定比较器输出，从而正的比较器输出的概率根据误差函数取决于输入，如图2中对于均方根（r.m.s.）比较器噪声的两个值所示的。由于比较器噪声，比较器可能作出错误判定，即，当施加了正的输入时输出零，或者反之。如从图2中可看出的，至今为止，当输入接近于比较器阈值时最有可能。由于大量比较器输出的平均值将收敛于对应于所施加的输入的概率，通过计算数个比较器判定的平均值可推断这个输入。这是随机ADC的操作原理。

常规地，比较器被设计为：以对速度和信号噪声比（SNR）的整体ADC要求中推导出来的对于判定时间和r.m.s.噪声的要求，在给定ADC中求解出临界比较。如背景技术部分中所示地，在现有技术的解决方案中这个比较器需要进行判定至少两次，因为没有能力标识单个临界阈值。现在示出如何可避免这个两倍的开销。

在本发明中，提出了体系结构，其中单个比较器被物理地分为M个更小的比较器，每一个具有√M倍高的r.m.s噪声但有相同的总功耗。如果然后这些M个低功率比较器被钟控，假设M足够大，如图2中所示，平均输出收敛于对应于所施加的输入信号的概率。然后通过计算数个正的比较器判定的平均值可推断出这个所施加的输入。可证明，对于足够高的M，用这样的推断出的估算获得的SNR至少与使用原始的、M倍大的单个比较器的任何估算一样高。

所提出的解决方法的优势在于，通过组合M个有噪声的比较器的结果，系统不仅可估算输入的符号（与常规比较器中一样），还可估算大小。因此，与常规的A/D转换器不一样，比较不需要为不同的、接近地间隔的阈值而重复比较，因此避免了功率临界比较中的两倍的功率浪费。重要的是注意，在没有比较器噪声的情况下，M个比较器返回相同的结果，且没有获得大小信息。因此，比较器噪声对于所提出的随机级的操作而言是至关重要的。

图3的流程图示出随机阶段操作的实施例。首先，获得一组M个比较器判定。由于固有的比较器噪声，这些比较器判定显示出统计学分布，藉此该分布取决于施加至比较器的输入信号。通过将比较器判定加起来并除以M，可一般地获得平均判定。如此获得的信号是实现图4中所示的反向误差函数（例如，使用查询表或分段线性近似）的数字框的输入。然后这个反向误差函数的输出是被归一化为r.m.s.比较器噪声的差分输入的数字估算。

为了准确地将这个第二级数字估算和第一级的数字输出组合，必须用正确的系数将这两个信号相加。这可通过将随机估算乘以代表r.m.s.比较器噪声与第一级最低有效位的比值的数字信号然后将这个乘法器的输出加到第一级数字输出来实现。在实践中，例如必须在离线校准过程中通过观察比较器的两个不同的、已知的输入的正比较器输出的平均数来测得r.m.s比较器噪声与第一级最低有效位的比值。在图5的示例中，施加了-1LSB和+1LSB的输入，且分别测得了0.2和0.8的平均输出。通过适配误差函数，然后可估算r.m.s噪声在1.19LSB。仅当比较器噪声例如由于温度或电压变化而变化时，必须重复这个r.m.s噪声测量步骤。

作为附加示例，考虑使用以上述方法校准的具有64次比较的随机转换系统，从而获得估算的1.19LSB的r.m.s.比较器噪声。如果-0.43LSB的输入被施加至这个系统，64个比较器中的20个可能返回正的结果，平均输出0.3125。如图6中所示，然后可使用图4的反向误差函数来推断，这个输入大约-0.49标准偏差。通过将这个结果乘以所估算的r.m.s.噪声，获得-0.583LSB的整体输入估算。然后将这个估算加上第一级的结果，将转换误差从0.43LSB减少为0.153LSB，并因此仅以64次噪声比较的功耗的成本和一些简单的数字处理而增强了整体ADC的准确度。重要的是注意，上述数字仅应用于示出随机转换级实现的操作：给定ADC中的有效分辨率增强需要更严格的统计分析来加以计算。

现在讨论具有SAR第一级的示例性实现的一些细节。参看图7。在第一级比较器中，由于噪声（以及比较器偏置或未完成的稳定）引起的比较器误差改变了第一阶段的数字输出和残余。如果残余在第二阶段中可被准确地量化，这些误差被有效地消除。如下文所述，第二阶段仅可在有限范围内准确地量化，所以第一阶段的设计必须确保残余落在这个范围内。这提出了对于第一阶段比较器噪声、比较器偏置和稳定时间的限制，不过这些限制比常规SAR转换器中的要求宽松的多，导致较低功率的实现。

随机ADC的最重要的选择是比较器判定的数量和它们的r.m.s.噪声。对于第二阶段中的不变的比较器功率，比较器的数量除以r.m.s.噪声平方是不变的。在图8中，对于具有0.5mV和1mV r.m.s比较器噪声的16个和64个比较器而分别示出这个折衷的效果。较大数量的比较器增加了输入范围，在这个范围内以较大的数字复杂性为代价实现具有低估算展布的准确估算。

有兴趣的是，注意图8中，在比较器阈值周围，对于16和64个比较器情况下，估算展布是相同的。改进这个展布的唯一方法是增加分配给随机比较器的功率。如图9中所示，以四倍高的比较器功率为代价，使用具有给定噪声水平的256个比较器替代64个比较器可减半这个估算展布。

假设选择了具有1mV r.m.s.噪声的64个比较器判定。如图8中所示，这个选择限制了第二阶段可可靠地量化的残余范围。然后必须设计第一SAR阶段以使残余信号不超出这些限制。

在这个示例中，另一个体系结构选择是如何获得这些比较器判定：通过钟控单个比较器64次连续获得、通过钟控64个比较器一次并行获得、或介于这两个极端之间的某个方案。第一个选项明显地提出了严格的速度代价，不过需要硬件最少。后一个选项最快，不过需要最多的硬件，且对于系统增加了极大量的比较器输入容量。应该发现输入容量、复杂性和速度之间的妥协。

如何获得比较器判定的选择还影响着比较器偏置影响第二阶段性能的方式。在“单个比较器”的情况下，比较器偏置被添加为固定偏置且只要符合第二阶段的有用范围就对于性能是无害的。如果使用多个比较器，它们的各自的偏置本质上被平均且整体影响有限，只要每一个比较器仍在其“噪声”范围内被使用。图10示出在16个比较器上1mV被均匀分布的比较器偏置的“典型”情况。如果偏置展布远大于r.m.s.噪声展布，则比较器输出主要由比较器偏置而非比较器噪声确定。因为在给定技术节点中，比较器偏置一般是大于r.m.s噪声的数量级，有必要在随机级中通过校准人工地减少偏置。

虽然已参考特定实施例示出了本发明，但是本领域技术人员应当理解，本发明不限于上述说明性实施例的细节，并且本发明在不背离其范围的情况下可体现为各种改变和修改。因此，本实施例在所有方面应当被认为是说明性的而非限制性的，由所附权利要求而非上述描述指示的本发明的范围、以及因此进入权利要求的含义和等效范围内的所有改变旨在包含于此。换句话说，预期覆盖落入基本原理的范围内且其本质属性在该专利申请中要求的任何和所有修改、变化或等效物。此外，本专利申请的读者应当理解，单词“包括”或“包含”不排除其他元件或步骤，单词“一”或“一个”不排除多个，并且诸如计算机系统、处理器或另一集成单元之类的单个元件可履行权利要求中叙述的若干装置的功能。权利要求中的任何附图标记都不应当被解释为限制所关注的各个权利要求。在说明书和权利要求中使用时引入术语“第一”、“第二”、“第三”、“a”、“b”、“c”等以在类似的元件或步骤之间进行区分，并且这些术语不一定描述先后次序或时间次序。类似地，出于描述的目的而引入术语“顶部”、“底部”、“以上”、“以下”等，并且这些术语不一定指示相关的位置。应当理解，这样使用的术语在适当的环境下是可互换的，并且本发明的实施例能够根据本发明以其他顺序、或在与以上所描述或示出的取向不同的取向上操作。

Claims (9)

1.模拟数字转换器电路，其被设置为用于接收模拟输入信号(1)并用于输出所述模拟输入信号（1）的数字表示（6），且所述模拟数字转换器电路包括：

-第一转换器级（2），其被设置为用于接收所述模拟输入信号（1）并用于产生第一组（3）转换位、第一完成信号（7）、和残余模拟输出信号（4），所述残余模拟输出信号表示所述模拟输入信号和由所述第一组转换位所代表的信号之间的差异，

-第二转换器级（5），包括：

ο时钟产生电路（8），其被设置为用于接收所述第一完成信号并用于产生时钟信号；

ο多个比较器，每一个比较器被配置为用于接收所述残余模拟输出信号和通用参考电压，所述多个比较器被设置为由所述时钟信号激活并用于输出多个比较器判定；

ο数字处理级（9），其被配置为用于接收所述多个比较器判定并用于产生第二组转换位；以及

-通过组合所述第一组转换位和所述第二组转换位产生所述模拟输入信号的所述数字表示的装置。

2.如权利要求1所述的模拟数字转换器电路，其特征在于，所述第二级还包括计数器，用于计数时钟脉冲且用于产生第二完成信号，该第二完成信号用于控制当时钟脉冲的次数到达给定值时产生所述时钟信号的次数。

3.如权利要求1或2所述的模拟数字转换器电路，其特征在于，还包括数字模拟转换器电路，用于产生由所述第一组转换位所表示的所述信号。

4.如前述权利要求中的任一个所述的模拟数字转换器电路，其特征在于，还包括减法装置，用于产生所述残余模拟输出信号。

5.如前述权利要求中的任一个所述的模拟数字转换器电路，其特征在于，包括于所述第二转换器级中的所述数字处理级被设置为用于确定所述多个比较器判定的平均值并用于确定对应于所述平均值的输入信号电平。

6.如前述权利要求中的任一个所述的模拟数字转换器电路，其特征在于，所述第一转换器级被实现为逐步逼近寄存器模拟数字转换器。

7.如权利要求1到5中的任一个所述的模拟数字转换器电路，其特征在于，所述第一转换器级被实现为流水线的模拟数字转换器，包括多个流水线级，藉此所述残余模拟输出信号是所述多个流水线级的最后流水线级的残余信号。

8.用于将模拟输入信号（1）转换为所述模拟输入信号的数字表示（6）的方法，所述方法包括如下步骤：

-执行所述模拟输入信号的第一转换，藉此产生第一组转换位和残余模拟输出信号（4），所述残余模拟输出信号表示所述模拟输入信号和由所述第一组转换位所表示的信号之间的差异；

-当第一完成信号（7）产生时，对多个比较器应用所述残余模拟输出信号和通用参考电压信号，所述多个比较器由时钟信号激活，并输出多个比较器判定；

-处理所述多个比较器判定，藉此产生第二组转换位；且

-通过组合所述第一和所述第二组转换位产生所述模拟输入信号的所述数字表示。

9.如前一个权利要求所述的转换模拟输入信号的方法，其特征在于，执行校准步骤用于确定所述多个比较器的比较器噪声的指示。

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