CN104052483A - 具有抗噪声的逐渐逼近式模拟数字转换装置及其方法 - Google Patents

Abstract

本发明公开了一种具有抗噪声的逐渐逼近式模拟数字转换装置及其方法，其装置主要包括有一逐渐逼近式模拟数字转换器、一数字错误更正电路及多余比较控制电路；而逐渐逼近式模拟数字转换器由第一比较器、数字模拟转换器以及逐渐逼近式控制电路所组成。其方法为：于任意有效位周期内进行多余比较周期，在多余比较周期完成前，仅比较器进行比较动作，不进行额外数字模拟的回授，比较器于此多余比较周期内的所有输出经数字低通滤波器滤波或经查照表对应后，输出一位数字值组，此组数字值指定为有效位周期的位数值。

Description

具有抗噪声的逐渐逼近式模拟数字转换装置及其方法

技术领域

 本发明涉及模拟/数字转换器技术，尤其涉及一种具有抗噪声逐渐逼近式模拟数字转换装置及其方法，尤指模拟至数字转换器（analog-to-digital converter；ADC）的一种具抗噪声能力的逐渐逼近式模拟数字转换器。

背景技术

 模拟数字转换器有多种架构，例如：快闪式（flash）ADC、管路式（pipelined）ADC、逐渐逼近式（successive-approximation- register；SAR）ADC等。这些架构各有各的优点，通常会依据不同的应用需求来选定。其中，逐渐逼近式ADC较其他架构消耗较低功率、较小面积及较低成本。

传统上，SAR ADC都是采用二元搜索算法（binary search algorithm）来得到与输入信号相匹配的数字输出码。在转换过程中，根据每一次比较器的比较结果，SAR ADC中的数字模拟转换电路通常都需要加或减掉一个二进制比例的电压，到最后一个位周期（bit cycle）结束之后，输入信号与参考电压的差距就会小于一个最低有效位（ least significant bit；LSB）。然而，在过程中有可能因为电路本身的噪声(noise)，造成转换的失真。

对于提升SAR ADC抗噪声的能力，传统上皆把SAR ADC设计至相当低噪声，而所付出的代价就是电路成本的提高，如面积与功率消耗，另外有几个已知的方法技术可于SAR ADC中容忍部分位周期内的噪声，此种技术是采用错误补偿来容忍稳定误差（settling error)所带来的额外好处，因此可以于部分位周期内容忍噪声的干扰，但是并无法解决问题，而其最终几个无容错能力的位转换也还是会受到一样程度的噪声干扰而使转换失真。

发明内容

 有鉴于此，本发明的主要目的在于提供一种具有抗噪声的逐渐逼近式模拟数字转换装置及其方法，其装置主要由一逐渐逼近式模拟数字转换器与一数字错误更正电路所组成，而逐渐逼近式模拟数字转换器由第一比较器、数字模拟转换器以及逐渐逼近式控制电路所组成，其中第一比较器：具有一第一输入端、一第二输入端及一输出端，第一比较器的第一输入端用以接收一第一模拟信号，而第一比较器的第二输入端用以接收一第二模拟信号。数字模拟转换器：电性连接第一比较器的第二输入端。逐渐逼近式控制电路：耦接数字模拟转换器的控制端及第一比较器的输出端。

又，逐渐逼近式控制电路用以使用逐渐逼近式算法控制数字模拟转换器的输出，并且依据第一比较器的比较结果产生一数字信号。当第一模拟信号和第二模拟信号的差值经逐渐逼近式转换的转换过程中，会小于一最低有效位，逐渐逼近式控制电路会致使比较器做出额外的比较周期，于此额外多余比较周期中，比较器将进行多次的额外比较，且不进行数字输出至模拟的负回授，单次的多余比较周期的结果虽然会受到噪声的干扰而可能输出错误的逻辑值，但是在有抗噪声装置功能之下，经由多次比较并且进行低通滤波或对多次输出位进行多数决的动作，则噪声会被滤除，因平均来说的大都数额外多余比较输出数字数值会有较大的机率是正确的逻辑输出。所谓“多次“可为任意正整数，较佳地，二的幂次是硬件实现低成本较佳的选择。

又，当多余比较周期的默认比较次数大至一定数量时，数字错误更正电路亦可以一个查找表（lookup table）的方式实现，对于比较周期内逻辑0与逻辑1的数量的所有不同的可能的组合，有一对一各自的有效逻辑字节输出，且可以不再为单一位输出，查找表的数值对应方式为参照电路噪声的机率密度分布函数，并由逻辑0与逻辑1分布的比例，推算回判断位是逻辑1或是逻辑0的比较准位与当前讯号的相对方向与不同大小，得知目前的讯号的方向与大小的数字表示，即等校地量化了讯号，而完成了模拟至数字的转换，此转换亦抗噪声。

综上所述，应用本发明的具有抗噪声逐渐逼近式模拟数字转换装置及其方法，主要针对SAR搜寻过程增加多余比较周期（即，位周期），于比较周期过程中，数字模拟转换器暂不进行切换及回授的动作，当多余比较周期满足默认次数的比较，即停止比较。并且，更利用数字错误更正电路，进而滤掉电路噪声成分，可移除转换过程中电路噪声干扰的影响，而输出最终无噪声成分的数字输出，此数字输出指定为此位周期的有效位，如此位非最低有效位，则继续依此位进行数字至模拟回授以及进行逐渐逼近式模拟数字转换，其后的位周期亦可以实施同样抗噪声技巧。如此得以于提升传统SAR ADC对于噪声干扰的抵抗能力，不用增加大量功率消耗，可提升SAR ADC的模拟数字转换的稳定性(Robustness)。

附图说明

图1 为本发明的逐渐逼近式模拟数字转换器（SAR ADC）的示意图；

图2为本发明图1的逐渐逼近式模拟数字转换器的第一实施例操作示意图之一；

图3为本发明图1的逐渐逼近式模拟数字转换器的第一实施例操作示意图之二；

图4为本发明图1的逐渐逼近式模拟数字转换器的第一实施例操作示意图之三及第二实施例的操作示意图；

图5为本发明图1的逐渐逼近式模拟数字转换器的第三实施例的操作示意图；

图6为本发明图1逐渐逼近式模拟数字转换器的第四实施例的操作示意图；

图7为本发明的抗噪声的逐渐逼近式模拟数字转换装置中数字错误更正电路之一实施例的示意图；

图8为本发明第一至第三实施例的抗噪声的逐渐逼近式模拟数字转换装置的示意图；

图9为本发明第四实施例的抗噪声的逐渐逼近式模拟数字转换装置的示意图；

图10为本发明第一实施例之实现抗噪声之逐渐逼近式模拟数字转换方法的流程图；

图11为本发明第二实施例之实现抗噪声之逐渐逼近式模拟数字转换方法的流程图；

图12为本发明第三实施例之实现抗噪声之逐渐逼近式模拟数字转换方法的流程图。

【主要组件符号说明】

110   逐渐逼近式模拟数字转换器

112   比较器

114   数字模拟转换器

116   逐渐逼近式控制电路

118   取样保持电路

130   数字错误更正电路

132   多余比较控制电路

31       受干扰比较器输入模拟值

32       噪声干扰

41       噪声分布的机率

42       比较器输出”1”的机率

43       比较器输出”0”的机率

51,61    多余位周期

52       合成单一有效位周期

71       多余P位周期时的比较器输出

72       正反器

VCM     共模电压

Vi             输入电压

VIP       正参考电压

VIN       负参考电压

Bn         位

Vth_com 比较准位

VLSB     最小有效位电压增量

N 位数

P  多余比较周期位数

Vinput    模拟输入信号

C1     电容

C2     电容

V1     第一模拟信号

V2     第二模拟信号

B[1:N]   数字输出信号

Bp[1:P]   多余比较周期输出数字信号

S1  将一般逐渐逼近式模拟数字转换器，于任意有效位周期进行任意特定次数额外周期比较，于此周期完成前，不进行任何数字至模拟的回授

S2  并利用一数字错误更正电路用以将多余比较周期内比较器受噪声干扰的输出数字讯号更正，更正后输出一位或字节，并且将此输出指定为最终无噪声的数字输出位或字节

S3  如有接续的位周期，则依据此输出位或字节，继续进行逐渐逼近式转换步骤

T1  于特定有效位周期比较器进行多次比较

T2  判断逻辑1或逻辑0两者数量较多者，为输出逻辑值

T3  如数量一样则可判定为任一逻辑值，即以多数决的方法决定输出数值

T4  指定该输出数值为该有效位周期的最终输出位

U1  于特定有效位周期比较器进行多次比较

U2  判定多次比较中逻辑0与逻辑1的多数

U3  根据该多数决及噪声机率分布函数而牏出逻辑0或逻辑1

U4  对应出正确量化输入的数字输出信号字节

U5  指定该字节为该有效位周期及其后位周期的输出字节。

具体实施方式

下面结合附图及本发明的实施例对本发明的转换装置及其方法作进一步详细的说明。

本发明提供一种具有抗噪声逐渐逼近式模拟数字转换装置及其方法，装置主要包括有一逐渐逼近式模拟数字转换器110、一数字错误更正电路130及多余比较控制电路132。其中：

逐渐逼近式模拟数字转换器110可为任意架构的逐渐逼近式模拟数字转换器，一般地，逐渐逼近式模拟数字转换器由第一比较器112、数字模拟转换器114以及逐渐逼近式控制电路116所组成。其中第一比较器：具有一第一输入端V1、一第二输入端V2及一输出端Bn，第一比较器112的第一输入端V1用以接收一第一模拟信号，而第一比较器112的第二输入端V2用以接收一第二模拟信号。

数字模拟转换器114：电性连接第一比较器112的第二输入端V2。逐渐逼近式控制电路116：耦接数字模拟转换器114的控制端及第一比较器112的输出端Bn，如图8所示。其方法步骤包括：

(1).错误更正电路装置滤除讯号步骤：判断逻辑1或逻辑0两者数量较多者，为输出逻辑值，如数量一样则可判定为任一逻辑值；以及并指定输出数值为该有效位周期的输出位。

(2).该多余比较周期的步骤包括：于任意特定位周期进行特定次数的比较；以及于此周期完成前，不进行任何数字至模拟的回授直到此位周期经数字错误更正逻辑所决定。

(3). 抗噪声的步骤包括：于特定有效位周期，比较器进行额外比较；侦测此额外比较，数量较多的输出逻辑值；以及将该输出逻辑值指定为进行额外比较周期的该有效位的最终输出值。

请参阅下列实施例说明：

参阅图1所示，以一个单端输入的三位SAR ADC 110做例子，其中包括有输入的共模电压VCM、输入电压Vinput、正参考电压VIP、负参考电压VIN，以及SAR ADC 110中的数字模拟转换器（digital-to-analog converter；DAC）于搜寻过程中所需切换的电容C1,C2。

参阅图2所示，以进行输入电压Vi的转换为例，在SAR ADC 110的搜寻过程中，最左侧的八个区间表示此三位SAR ADC的八个量化阶级，以中间虚线表示比较器112判断位是逻辑1或是逻辑0的比较准位Vth_com。当输入电压Vi较比较器112的比较准位Vth_com低时，比较器112输出的位Bn为0；反之，当输入电压Vi较比较准位Vth_com高时，则输出的位Bn为1。其中，n为1、2或3。也就是说，n对应于SAR ADC 110的位数的正整数。于图2中以实线表示的波形为于SAR ADC110的搜寻过程中输入电压Vi的瞬时波形，并且VLSB为一个LSB所表示的电压增量。

此输入电压Vi的正常SAR ADC转换后的数字输出信号为B[1:3]，分别地[B1,B2,B3]=[0,1,0]，其中B1为MSB，且B3为LSB，在无噪声干扰情况之下，可正确的得到此输出讯号。

图3为显示于SAR ADC110的搜寻过程中输入电压Vi的瞬时波形受噪声干扰32的状况，由于电路噪声的存在，受干扰比较器输入模拟值31具有一定机率超过比较器的Vth_com，进而可能造成错误的比较结果数字输出，于此图例所描述的状况之下，可能会输出B3=1而非正确的B3=0。

本发明的抗噪声逐渐逼近式模拟数字转换装置及其方法中，于某次位周期(代表实施例为最后一个位周期)，启动额外的多余P次比较周期，比较器112比较输入信号Vi与比较器的比较准位Vth_com，并将输出数字码Bp[1:p]=[P1,P2….Pp]进行数字滤波，最具代表性的实现方式为将P1至Pp相加并除以P，结果将输出单一数字位Pout，或者等校地，侦测P1至Pp中逻辑1或逻辑0较多者，输出Pout则为较多数的逻辑准位，由此数字错误更正逻辑所输出的Pout结合原本位逻辑，可产生最终的数字输出信号为[B1,B2,Pout]=[0,1,0]。换言之，若是比较器112的输入略低或略高为比较准位Vth_com的信号（于此，略低及略高是指二者的差值小于1个LSB量化阶级的大小），则可以经由多次比较，多数决的过程，排除噪声的干扰，更正出正确的输出位（Pout），于此实施例中Pout=0，虽P1至Pp中部分位可能受噪声干扰而错误输出1，但当多余比较周期的数量足够多，出现正确逻辑0的次数会大于错误的逻辑1。Pn是指于增加的多于比较周期输出位，而非比较器112的输出位（Bn）。

请参阅图4所示显示于噪声干扰之下，输出正确逻辑与错误逻辑的机率分布与大小示意图，41为噪声分布的机率密度分布函数，同前段的描述，若是Vi位于Vth_com之下，则输出出现正确逻辑:比较器输出“0”的机率43;会大于错误的逻辑:比较器输出“1”的机率42。又特别地，比较器输出“0”的机率43与比较器输出“1”的机率42的比例亦可同时反映Vth_com与当前Vi的差距大小与方向。

又，在本发明的一种具有抗噪声性逐渐逼近式模拟数字转换装置及其方法中，亦可利用比较器输出“0”的机率43与比较器输出“1”的机率42的比例，量化出其后有效位的位值，请参阅第4图所示，输出“0”的机率43与比较器输出“1”的机率42的比例为84%比16%，可藉由多次比较的输出0与1的比例得到此数值，此数值根据噪声的机率分布(通常为高斯常态分布)函数可对应出Vth_com位于Vi的上方一个标准偏差(Standard deviation)之处，依据此例高斯噪声分布状况与LSB的对应，我们可以得到输出字节为01，分别地为此有效位周期的位值0以及其后的为位周期的位值1，于此例，数字错误更正电路更可以利用一个查找表（lookup table）的方式，对于比较周期内逻辑0与逻辑1的数量的所有不同的可能的组合，一对一的正确输出有效逻辑字节，即完成了模拟至数字的量化转换，此转换亦抗噪声。

本发明的一种具有抗噪声性逐渐逼近式模拟数字转换装置及其方法中，可于任何位周期内添加额外多余比较周期，在一实施例中，参阅图5所示显示多余位周期51会合成一有效位周期52，即言添加于最后一位周期，图中显示于SAR ADC110的搜寻过程中输入电压Vi的瞬时波形。此种状况的输入电压Vi在正常SAR ADC转换后，产生的数字输出信号为 [B1,B2,B3]=[0,1,0] ，于噪声干扰的状况之下，增加为4个多余比较周期来降低噪声干扰而错误的状况，于此周期内输出数字码Bp[1:4]=[P1,P2,P3,P4]，共有8种实际可能发生的状况，数字错误更正电路将侦测P1至P4中逻辑1或逻辑0较多者，输出Pout则为较多数的逻辑准位，此数字错误更正逻辑所输出的Pout结合原本位逻辑B1,B2，可产生最终的数字输出信号为[B1,B2,Pout]=[0,1,0]。

又，在本发明的一种具有抗噪声性逐渐逼近式模拟数字转换装置及其方法中，多余的比较周期61可以于任意位周期内实行，如第6图所示，于第二位周期，比较器112的输入电压Vi非常接近比较器112的比较准位Vth_com，因此尽管第二个输出位（B2）真正比较后的输出应为1，如受噪声影响之下可能会将输出位（B2）输出为0，即B2=0，但如于此位周期实行多余比较周期，经过多余的比较周期，此时可以得到较准确的数字输出信号为[B1,Pout,B3]=[0,1,0] ，Pout由于采多次取样并采多数决结果，所以可以排除噪声的干扰。使得噪声并不会影响到ADC转换的准确度，且由于添加多余比较周期的位非最后的位，因此可根据Pout继续进行数字至模拟的回授，以进行未完成的逐渐逼近式的转换。

在本发明的一种具有抗噪声性逐渐逼近式模拟数字转换装置及其方法中，多余比较周期可为任意正整数，特别地，以选择2的次方的正整数为较佳的选择，如图5中实施例采用4=2²次，如图6中实施例采用2=2¹次，数字错误更正电路将作对应的滤除噪声成分的操作，并输出单一数字输出逻辑位作为此有效位周期的位值。

请参阅图7所示，数字错误更正电路对于多余P位周期时的比较器输出71周期的情况下，可包括P-1个正反器72作为移位寄存器，用以储存位周期内的P次比较周期的比较器输出。全部输出经加法器相加在经过除法器位除以P，即可得到去除噪声的输出Pout，并指定其为此位周期的位码。若P值为2的任意正整数次方，则除法器电路可以用另一移位寄存器所完成。

请参阅图8所示，抗噪声的逐渐逼近式模拟数字转换装置包括：一逐渐逼近式模拟数字转换器110、一数字错误更正电路130以及一多余比较控制电路132。逐渐逼近式模拟数字转换器110包括：第一比较器112、数字模拟转换器114及逐渐逼近式控制电路116。

第一比较器112的第一输入端接收第一模拟信号V1。第一比较器112的第二输入端电性连接数字模拟转换器114的输出端，并且接收数字模拟转换器114的输出（即，第二模拟信号V2）。逐渐逼近式控制电路116耦接数字模拟转换器114的控制端及第一比较器112的输出端，多余比较控制电路132接收比较器112的输出，并把输出结果导入数字错误更正电路130。

其中，如图8所示逐渐逼近式控制电路114使用逐渐逼近式算法控制数字模拟转换器114的输出。在一实施例中，数字模拟转换器114是在逐渐逼近式控制电路116的控制下，基于模拟输入信号Vinput、共模电压VCM、正参考电压VIP和负参考电压VIN输出第二模拟信号V2。于此，第一模拟信号V1可为共模电压（VCM），而第二模拟信号V2可为输入电压（Vinput）。在一实施例中，数字模拟转换器114包含具有从MSB至LSB的多个位的电容数组及耦接电容数组的开关数组。而逐渐逼近式控制电路116透过控制开关数组而逐一调整一预定数目的各位的电压准位，以致使数字模拟转换器114提供第二模拟信号V2。

并且，多余比较周期控制电路132会致使比较器112进行设定的p次多余周期比较，并接收比较器112的比较结果一连串数字输出信号Bp[1:p]，送交数字错误更正电路130，去除噪声，并输出一数字位，此位与其他位周期的输出讯号共同结合成为最终模拟数字转换结果。逐渐逼近式算法可为二元搜索算法，亦可为次二元的搜索算法以及含有重复大小的数字模拟回授的容忍稳定误差二元搜索算法。

请参阅图9所示，逐渐逼近式模拟数字转换器110采用抗噪声技术。于此，数字模拟转换器114是在逐渐逼近式控制电路116的控制下，基于共模电压VCM、正参考电压VIP和负参考电压VIN输出第二模拟信号V2。并且，第一模拟信号V1是取样保持电路118在逐渐逼近式控制电路114的控制下，进行模拟输入信号Vinput的取样保持处理而产生。于此，第一模拟信号V1可为输入电压（Vi），而第二模拟信号V2可相应于共模电压（VCM）。

请参阅图10，其为本发明第一实施例之实现抗噪声之逐渐逼近式模拟数字转换方法的流程图，该方法包括以下步骤：将一般逐渐逼近式模拟数字转换器，于任意有效位周期进行任意特定次数额外周期比较，于此周期完成前，不进行任何数字至模拟的回授S1；并利用一数字错误更正电路用以将多余比较周期内比较器受噪声干扰的输出数字讯号更正，更正后输出一位或字节，并且将此输出指定为最终无噪声的数字输出位或字节S2;及如有接续的位周期，则依据此输出位或字节，继续进行逐渐逼近式转换步骤S3。

请参阅图11，其为本发明第二实施例之实现抗噪声之逐渐逼近式模拟数字转换方法的流程图，该方法包括以下步骤：于特定有效位周期比较器进行多次比较T1；判断逻辑1或逻辑0两者数量较多者，为输出逻辑值T2；如数量一样则可判定为任一逻辑值(即以多数判决的方法决定输出数值)T3；及指定该输出数值为该有效位周期的最终输出位T4。

请参阅图12，其为本发明第三实施例之实现抗噪声之逐渐逼近式模拟数字转换方法的流程图，该方法包括以下步骤： 于特定有效位周期比较器进行多次比较U1；判定多次比较中逻辑0与逻辑1的多数U2；根据该多数决及噪声机率分布函数而输出逻辑0或逻辑1U3；对应出正确量化输入的数字输出信号字节U4；及指定该字节为该有效位周期及其后位周期的输出字节U5。综上所述，应用根据本发明的一种具有抗噪声逐渐逼近式模拟数字转换装置及方法来进行逐渐逼近式模拟数字转换，得以于增加传统SAR ADC对于噪声干扰的抵抗性。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种具有抗噪声的逐渐逼近式模拟数字转换装置，其特征在于，主要包括：

一逐渐逼近式模拟数字转换器：

一第一比较器：具有一第一输入端、一第二输入端及一输出端，其中该第一输入端用以接收一第一模拟信号、该第二输入端用以接收一第二模拟信号；

一数字模拟转换器：电性连接该第一比较器的该第二输入端；

一逐渐逼近式控制电路：耦接该数字模拟转换器的控制端及该第一比较器的该输出端，以使用逐渐逼近式算法控制该数字模拟转换器的输出，并且依据该第一比较器的比较结果产生一数字信号；

一多余比较控制电路：用以致使比较器于任意有效位周期进行任意特定次数额外周期比较；以及

一数字错误更正电路：用以将多余比较周期内比较器输出的受噪声干扰含有错误位的数字讯号更正，更正后输出一数值，其数值为多余比较周期内的数字输出数字讯号中 数量较多的逻辑值，并且将此数值于之前的有效位结合输出为最终无噪声的数字输出值。

2.如权利要求1所述具有抗噪声的逐渐逼近式模拟数字转换装置，其特征在于，其中额外周期比较的数字输出值，经数字错误更正电路去除噪声成分后，指定为所属的该位周期的位值。

3.如权利要求1所述具有抗噪声的逐渐逼近式模拟数字转换装置，其特征在于，该数字错误更正电路装置还包括：

一移位暂存电路，具有与多余比较周期数量减的正反器，用以储存于多余比较周期内的数字输出；

一加法电路，耦接移位暂存电路每个输出并予以相加；以及

一除法单元，用以对加法器的输出进行除法运算，等校的达到多数决的选择多数逻辑值输出，或者等校的进行噪声的滤波，其中该除法器的数字输出信号为所属的该位周期所对应的输出位。

4.如权利要求1所述具有抗噪声的逐渐逼近式模拟数字转换装置，其中该数字错误更正电路装置包括：

一移位暂存电路，用以储存于多次比较中的数字输出；

一查找表，将同一位周期内多次比较中不同的逻辑0与逻辑1输出的比例依据噪声机率分布函数对应出正确量化的数字输出信号字节，该字节指定为所对应的位周期以及其后的位的最终数字输出。

5.一种具有抗噪声的逐渐逼近式模拟数字转换方法，其特征在于，该错误更正电路装置滤除噪声的步骤包括：

比较器进行多次比较；以及

判断逻辑1或逻辑0两者数量较多者，为输出逻辑值，

如数量一样则可判定为任一逻辑值；以及

并指定输出数值为该有效位周期的输出位。

6.一种具有抗噪声的逐渐逼近式模拟数字转换方法，其特征在于，该多余比较周期的步骤包括：

于任意特定位周期进行特定次数的比较；以及

于此周期完成前，不进行任何数字至模拟回授；以及

当该得到此位周期经数字错误校正后的正确的输出位时，如有接续的位周期，则依据此输出位继续进行逐渐逼近式转换步骤。

7.如权利要求6所述具有抗噪声的逐渐逼近式模拟数字转换方法，其特征在于，任意特定位周期，更包括最小有效位周期，即最后位周期。

8.如权利要求6所述具有抗噪声的逐渐逼近式模拟数字转换方法，其特征在于，其中任意特定次数多余周期，更包括数量为二的正整数次方的特别次数。

9.一种具有抗噪声的逐渐逼近式模拟数字转换方法，其特征在于，抗噪声的步骤包括：

于特定有效位周期，比较器进行额外比较； 

于比较周期内的所有输出经数字低通滤波器滤波后输出；以及

将该输出逻辑值指定为进行额外比较周期的该有效位的最终输出值。

10.一种具有抗噪声的逐渐逼近式模拟数字转换方法，其中该错误更正电路装置滤除噪声的步骤包括：

比较器进行多次比较;以及

并由逻辑0与逻辑1分布的比例，对应出讯号的量化后的数字输出逻辑字节；以及

指定该字节为该有效位周期及其后位周期的输出位元。