JP2002344321A - デルタシグマ型ａｄ変換器 - Google Patents
デルタシグマ型ａｄ変換器Info
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- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 入力周波数とサンプリング周波数の関係を自
在に変更可能とし、使用条件等に応じて適切に調整し得
るデルタシグマ型ＡＤ変換器を提供する。 【解決手段】 入力アナログ信号を量子化して出力ディ
ジタル信号に変換するデルタシグマ型ＡＤ変換器の１段
目では、入力アナログ信号が係数バッファ１０１、演算
器１０２、遅延器１０３、１０５、係数バッファ１０６
を経由して後段の演算器１０７に出力される。このと
き、演算器１０２においては、２段目のＤＡ変換部１１
４からの帰還信号が加算されるとともに、遅延器１０３
の出力に係数バッファ１０４にて係数αを乗じた帰還信
号と遅延器１０５からの帰還信号がそれぞれ減算され
る。また、デルタシグマ型ＡＤ変換器の２段目に演算器
ついても同様の帰還が行われ、量子化器１１２により所
定のサンプリング周波数で量子化されて出力ディジタル
信号に変換される。このような構成により、量子化器１
１２で付加される量子化ノイズＱ（Ｚ）の周波数特性を
係数αにより調整でき、サンプリング周波数と入力周波
数の関係を適切に設定可能となる。
在に変更可能とし、使用条件等に応じて適切に調整し得
るデルタシグマ型ＡＤ変換器を提供する。 【解決手段】 入力アナログ信号を量子化して出力ディ
ジタル信号に変換するデルタシグマ型ＡＤ変換器の１段
目では、入力アナログ信号が係数バッファ１０１、演算
器１０２、遅延器１０３、１０５、係数バッファ１０６
を経由して後段の演算器１０７に出力される。このと
き、演算器１０２においては、２段目のＤＡ変換部１１
４からの帰還信号が加算されるとともに、遅延器１０３
の出力に係数バッファ１０４にて係数αを乗じた帰還信
号と遅延器１０５からの帰還信号がそれぞれ減算され
る。また、デルタシグマ型ＡＤ変換器の２段目に演算器
ついても同様の帰還が行われ、量子化器１１２により所
定のサンプリング周波数で量子化されて出力ディジタル
信号に変換される。このような構成により、量子化器１
１２で付加される量子化ノイズＱ（Ｚ）の周波数特性を
係数αにより調整でき、サンプリング周波数と入力周波
数の関係を適切に設定可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたアナロ
グ信号を量子化し、ディジタル信号に変換して出力する
ＡＤ変換器に関し、特に、バンドパスフィルタの伝達関
数を有するデルタシグマ型ＡＤ変換器の技術分野に属す
る。
グ信号を量子化し、ディジタル信号に変換して出力する
ＡＤ変換器に関し、特に、バンドパスフィルタの伝達関
数を有するデルタシグマ型ＡＤ変換器の技術分野に属す
る。
【０００２】
【従来の技術】近年、アナログの放送波を受信し、高周
波回路を経て得られたＩＦ（中間周波数）信号をディジ
タル信号に変換し、それ以降の処理をディジタル化して
構成したディジタルチューナが注目されている。ディジ
タルチューナでは、ＩＦ信号をディジタル信号に変換す
るための構成要素としてデルタシグマ型ＡＤ変換器が利
用される。デルタシグマ型ＡＤ変換器を用いることによ
り、ＩＦ信号の周波数帯域付近の量子化ノイズを十分に
減衰させることができ、高い分解能で量子化を行うこと
ができる。
波回路を経て得られたＩＦ（中間周波数）信号をディジ
タル信号に変換し、それ以降の処理をディジタル化して
構成したディジタルチューナが注目されている。ディジ
タルチューナでは、ＩＦ信号をディジタル信号に変換す
るための構成要素としてデルタシグマ型ＡＤ変換器が利
用される。デルタシグマ型ＡＤ変換器を用いることによ
り、ＩＦ信号の周波数帯域付近の量子化ノイズを十分に
減衰させることができ、高い分解能で量子化を行うこと
ができる。
【０００３】一般にデルタシグマ型ＡＤ変換器では、入
力されるＩＦ信号の周波数がサンプリング周波数の４分
の１になるように設定される。例えば、一般的なＩＦ周
波数である１０．７ＭＨｚを用いる場合、サンプリング
周波数は４２．８ＭＨｚに設定される。あるいは、サン
プリング周波数による折り返し周波数を利用する場合
は、入力されるＩＦ信号の周波数がサンプリング周波数
の４分の３になるように設定してもよい。この場合は、
１０．７ＭＨｚのＩＦ信号に対し、サンプリング周波数
が１４．２５ＭＨｚに設定される。
力されるＩＦ信号の周波数がサンプリング周波数の４分
の１になるように設定される。例えば、一般的なＩＦ周
波数である１０．７ＭＨｚを用いる場合、サンプリング
周波数は４２．８ＭＨｚに設定される。あるいは、サン
プリング周波数による折り返し周波数を利用する場合
は、入力されるＩＦ信号の周波数がサンプリング周波数
の４分の３になるように設定してもよい。この場合は、
１０．７ＭＨｚのＩＦ信号に対し、サンプリング周波数
が１４．２５ＭＨｚに設定される。
【０００４】
【発明が解決しようとする課題】上述したように、デル
タシグマ型ＡＤ変換器では、入力信号の周波数とサンプ
リング周波数との間の関係が固定的になる。しかし、こ
れら周波数の関係を装置の設計上の要因から変更したい
場合がある。例えば、サンプリング周波数の基準として
は水晶振動子が用いられるが、その高調波成分がディジ
タルチューナの受信帯域に重なることにより妨害を与え
る場合である。このような場合に対処すべく、サンプリ
ング周波数を変更した上で、これに合わせてＩＦ信号の
周波数を変更することが考えられる。しかしながら、上
記の１０．７ＭＨｚはＩＦ信号の周波数として広く普及
しているため安価な部品を用いることができるのに対
し、特殊なＩＦ周波数を採用すれば、部品が高価となり
装置全体のコストの増加を招くことになる。このよう
に、従来、デルタシグマ型ＡＤ変換器においては、周波
数関係が固定的になり、設計上の要因等に応じて周波数
関係を調整することが難しいことが問題であった。
タシグマ型ＡＤ変換器では、入力信号の周波数とサンプ
リング周波数との間の関係が固定的になる。しかし、こ
れら周波数の関係を装置の設計上の要因から変更したい
場合がある。例えば、サンプリング周波数の基準として
は水晶振動子が用いられるが、その高調波成分がディジ
タルチューナの受信帯域に重なることにより妨害を与え
る場合である。このような場合に対処すべく、サンプリ
ング周波数を変更した上で、これに合わせてＩＦ信号の
周波数を変更することが考えられる。しかしながら、上
記の１０．７ＭＨｚはＩＦ信号の周波数として広く普及
しているため安価な部品を用いることができるのに対
し、特殊なＩＦ周波数を採用すれば、部品が高価となり
装置全体のコストの増加を招くことになる。このよう
に、従来、デルタシグマ型ＡＤ変換器においては、周波
数関係が固定的になり、設計上の要因等に応じて周波数
関係を調整することが難しいことが問題であった。
【０００５】そこで本発明は、このような問題に鑑みな
されたものであり、デルタシグマ型ＡＤ変換器において
遅延手段からの帰還量を制御することにより、ＩＦ信号
の周波数とサンプリング周波数の関係を固定的に定める
ことなく自在に設定可能とし、設計上の要因や使用条件
に応じて適切に調整し得るデルタシグマ型ＡＤ変換器を
提供することを目的とする。
されたものであり、デルタシグマ型ＡＤ変換器において
遅延手段からの帰還量を制御することにより、ＩＦ信号
の周波数とサンプリング周波数の関係を固定的に定める
ことなく自在に設定可能とし、設計上の要因や使用条件
に応じて適切に調整し得るデルタシグマ型ＡＤ変換器を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載のデルタシグマ型ＡＤ変換器は、入
力アナログ信号を量子化して出力ディジタル信号に変換
するｎ次のデルタシグマ型ＡＤ変換器であって、前記入
力アナログ信号に所定の伝達関数に対応するフィルタ処
理を施す信号処理手段と、前記フィルタ処理が施された
入力アナログ信号を所定のサンプリング周波数で量子化
して出力ディジタル信号に変換する量子化手段と、を備
え、前記出力ディジタル信号には、前記量子化手段で付
与される量子化ノイズをＱ（Ｚ）とし、所定の係数をα
としたとき、（１＋αＺ-1＋Ｚ-2）nＱ（Ｚ）で示され
る成分が含まれることを特徴とする。
に、請求項１に記載のデルタシグマ型ＡＤ変換器は、入
力アナログ信号を量子化して出力ディジタル信号に変換
するｎ次のデルタシグマ型ＡＤ変換器であって、前記入
力アナログ信号に所定の伝達関数に対応するフィルタ処
理を施す信号処理手段と、前記フィルタ処理が施された
入力アナログ信号を所定のサンプリング周波数で量子化
して出力ディジタル信号に変換する量子化手段と、を備
え、前記出力ディジタル信号には、前記量子化手段で付
与される量子化ノイズをＱ（Ｚ）とし、所定の係数をα
としたとき、（１＋αＺ-1＋Ｚ-2）nＱ（Ｚ）で示され
る成分が含まれることを特徴とする。
【０００７】この発明によれば、デルタシグマ型ＡＤ変
換器への入力アナログ信号は、所定の伝達関数に対応す
るフィルタ処理が施された後、所定のサンプリング周波
数で量子化されて出力ディジタル信号に変換される。こ
のとき、量子化手段において付与された量子化ノイズＱ
（Ｚ）が、上記の伝達関数の作用に基づいて、（１＋α
Ｚ-1＋Ｚ-2）nＱ（Ｚ）の成分が出力されるように構成
される。よって、係数αの設定に基づいて量子化ノイズ
Ｑ（Ｚ）の周波数特性を自在に調整することができ、入
力アナログ信号とサンプリング周波数との関係を固定的
にする必要がなく、設計上の要因や使用条件に合致した
周波数関係を設定することができる。
換器への入力アナログ信号は、所定の伝達関数に対応す
るフィルタ処理が施された後、所定のサンプリング周波
数で量子化されて出力ディジタル信号に変換される。こ
のとき、量子化手段において付与された量子化ノイズＱ
（Ｚ）が、上記の伝達関数の作用に基づいて、（１＋α
Ｚ-1＋Ｚ-2）nＱ（Ｚ）の成分が出力されるように構成
される。よって、係数αの設定に基づいて量子化ノイズ
Ｑ（Ｚ）の周波数特性を自在に調整することができ、入
力アナログ信号とサンプリング周波数との関係を固定的
にする必要がなく、設計上の要因や使用条件に合致した
周波数関係を設定することができる。
【０００８】請求項２に記載のデルタシグマ型ＡＤ変換
器は、入力アナログ信号を量子化して出力ディジタル信
号に変換するデルタシグマ型ＡＤ変換器であって、前記
入力アナログ信号に対し、第１の帰還信号及び第２の帰
還信号を減算するとともに、第３の帰還信号を加算する
演算手段と、前記演算手段の出力を、直列に接続された
２つの遅延素子により遅延させて出力する遅延手段と、
前記遅延手段の出力を前記第１の帰還信号として出力す
るとともに、前記遅延手段に含まれる前段の遅延素子の
出力に所定の係数を乗じて前記第２の帰還信号として出
力する第１の帰還手段と、前記遅延手段の出力を、所定
のサンプリング周波数で量子化して出力ディジタル信号
に変換する量子化手段と、前記出力ディジタル信号をア
ナログ信号に変換して前記第３の帰還信号として出力す
る第２の帰還手段と、を備えることを特徴とする。
器は、入力アナログ信号を量子化して出力ディジタル信
号に変換するデルタシグマ型ＡＤ変換器であって、前記
入力アナログ信号に対し、第１の帰還信号及び第２の帰
還信号を減算するとともに、第３の帰還信号を加算する
演算手段と、前記演算手段の出力を、直列に接続された
２つの遅延素子により遅延させて出力する遅延手段と、
前記遅延手段の出力を前記第１の帰還信号として出力す
るとともに、前記遅延手段に含まれる前段の遅延素子の
出力に所定の係数を乗じて前記第２の帰還信号として出
力する第１の帰還手段と、前記遅延手段の出力を、所定
のサンプリング周波数で量子化して出力ディジタル信号
に変換する量子化手段と、前記出力ディジタル信号をア
ナログ信号に変換して前記第３の帰還信号として出力す
る第２の帰還手段と、を備えることを特徴とする。
【０００９】この発明によれば、デルタシグマ型ＡＤ変
換器への入力アナログ信号は、演算手段で各々の帰還信
号と加減算が施され、その出力が遅延手段により遅延さ
れた後、所定のサンプリング周波数で量子化されて出力
ディジタル信号に変換される。一方、第１の帰還手段に
より、２段構成の遅延手段における後段出力である第１
の帰還信号と前段出力に所定の係数を乗じた第２の帰還
信号とが出力される。また、第２の帰還手段により、出
力ディジタル信号がアナログ信号に変換された第３の帰
還信号が出力される。これにより、第１及び第２の帰還
手段の作用により、所定の係数の設定に基づいて量子化
手段で付与される量子化ノイズの周波数特性を自在に調
整することができる。よって、請求項１に記載の発明と
同様に、入力アナログ信号とサンプリング周波数との関
係を固定的にする必要がなく、設計上の要因や使用条件
に合致した周波数関係を設定することができる。
換器への入力アナログ信号は、演算手段で各々の帰還信
号と加減算が施され、その出力が遅延手段により遅延さ
れた後、所定のサンプリング周波数で量子化されて出力
ディジタル信号に変換される。一方、第１の帰還手段に
より、２段構成の遅延手段における後段出力である第１
の帰還信号と前段出力に所定の係数を乗じた第２の帰還
信号とが出力される。また、第２の帰還手段により、出
力ディジタル信号がアナログ信号に変換された第３の帰
還信号が出力される。これにより、第１及び第２の帰還
手段の作用により、所定の係数の設定に基づいて量子化
手段で付与される量子化ノイズの周波数特性を自在に調
整することができる。よって、請求項１に記載の発明と
同様に、入力アナログ信号とサンプリング周波数との関
係を固定的にする必要がなく、設計上の要因や使用条件
に合致した周波数関係を設定することができる。
【００１０】請求項３に記載のデルタシグマ型ＡＤ変換
器は、請求項２に記載のデルタシグマ型ＡＤ変換器にお
いて、前記演算手段、前記遅延手段、前記第１の帰還手
段、前記量子化手段、前記第２の帰還手段をそれぞれ設
けて構成された各段をｎ段接続し、ｎ次に構成されたこ
とを特徴とする。
器は、請求項２に記載のデルタシグマ型ＡＤ変換器にお
いて、前記演算手段、前記遅延手段、前記第１の帰還手
段、前記量子化手段、前記第２の帰還手段をそれぞれ設
けて構成された各段をｎ段接続し、ｎ次に構成されたこ
とを特徴とする。
【００１１】この発明によれば、請求項２に記載の構成
要素で１段を構成し、これを順次ｎ段接続してｎ次に構
成されたデルタシグマ型ＡＤ変換器を実現できる。よっ
て、量子化ノイズを大きく減衰させるときはｎを大きく
設定する一方、構成を簡素化してコスト低減を図るとき
はｎを小さく設定することにより、上述したような周波
数関係の自由度に加え、最適な次数を選択して性能とコ
ストのバランスをとることができる。
要素で１段を構成し、これを順次ｎ段接続してｎ次に構
成されたデルタシグマ型ＡＤ変換器を実現できる。よっ
て、量子化ノイズを大きく減衰させるときはｎを大きく
設定する一方、構成を簡素化してコスト低減を図るとき
はｎを小さく設定することにより、上述したような周波
数関係の自由度に加え、最適な次数を選択して性能とコ
ストのバランスをとることができる。
【００１２】請求項４に記載のデルタシグマ型ＡＤ変換
器は、請求項２又は請求項３に記載のデルタシグマ型Ａ
Ｄ変換器において、前記第１の帰還手段は、前記所定の
係数として２個以上の係数を切り換え可能に構成されて
いることを特徴とする。
器は、請求項２又は請求項３に記載のデルタシグマ型Ａ
Ｄ変換器において、前記第１の帰還手段は、前記所定の
係数として２個以上の係数を切り換え可能に構成されて
いることを特徴とする。
【００１３】この発明によれば、請求項２又は請求項３
に記載の構成に加えて、第１の帰還手段の係数として複
数用意され、それぞれ切り換えて用いることができる。
よって、遅延手段の前段出力からの帰還量を変更するこ
とにより、入力アナログ信号の周波数とサンプリング周
波数の関係を切り換えることができ、異なる使用条件で
用いる場合、適切な周波数関係を選択的に設定すること
ができる。
に記載の構成に加えて、第１の帰還手段の係数として複
数用意され、それぞれ切り換えて用いることができる。
よって、遅延手段の前段出力からの帰還量を変更するこ
とにより、入力アナログ信号の周波数とサンプリング周
波数の関係を切り換えることができ、異なる使用条件で
用いる場合、適切な周波数関係を選択的に設定すること
ができる。
【００１４】請求項５に記載のデルタシグマ型ＡＤ変換
器は、請求項１から請求項３のいずれかに記載のデルタ
シグマ型ＡＤ変換器において、前記入力アナログ信号
は、放送波に対応するＩＦ信号であり、前記所定の係数
と前記サンプリング周波数は、前記量子化ノイズの周波
数特性が前記ＩＦ信号の周波数帯域で伝送ゼロ点を有す
るように設定されることを特徴とする。
器は、請求項１から請求項３のいずれかに記載のデルタ
シグマ型ＡＤ変換器において、前記入力アナログ信号
は、放送波に対応するＩＦ信号であり、前記所定の係数
と前記サンプリング周波数は、前記量子化ノイズの周波
数特性が前記ＩＦ信号の周波数帯域で伝送ゼロ点を有す
るように設定されることを特徴とする。
【００１５】この発明によれば、上述のデルタシグマ型
ＡＤ変換器を放送受信装置等に適用し、アナログのＩＦ
信号をディジタル信号に変換する。よって、ＩＦ信号の
周波数帯域に量子化ノイズの伝送ゼロ点が一致するよう
に調整することにより、ＩＦ信号を高い分解能で量子化
することができ、受信性能の向上を図ることができる。
ＡＤ変換器を放送受信装置等に適用し、アナログのＩＦ
信号をディジタル信号に変換する。よって、ＩＦ信号の
周波数帯域に量子化ノイズの伝送ゼロ点が一致するよう
に調整することにより、ＩＦ信号を高い分解能で量子化
することができ、受信性能の向上を図ることができる。
【００１６】請求項６に記載のデルタシグマ型ＡＤ変換
器は、請求項５に記載のデルタシグマ型ＡＤ変換器にお
いて、前記所定の係数と前記サンプリング周波数は、当
該サンプリング周波数の高調波が前記放送波の受信帯域
に重ならないように設定されることを特徴とする。
器は、請求項５に記載のデルタシグマ型ＡＤ変換器にお
いて、前記所定の係数と前記サンプリング周波数は、当
該サンプリング周波数の高調波が前記放送波の受信帯域
に重ならないように設定されることを特徴とする。
【００１７】この発明によれば、請求項５に記載の発明
と同様の作用に加えて、放送波の受信帯域においてサン
プリング周波数の高調波が重ならない設定にすることが
できる。よって、サンプリング周波数の高調波が無線系
に飛び込むことによる受信性能の劣化を有効に防止する
ことができる。
と同様の作用に加えて、放送波の受信帯域においてサン
プリング周波数の高調波が重ならない設定にすることが
できる。よって、サンプリング周波数の高調波が無線系
に飛び込むことによる受信性能の劣化を有効に防止する
ことができる。
【００１８】請求項７に記載のデルタシグマ型ＡＤ変換
器は、請求項６に記載のデルタシグマ型ＡＤ変換器にお
いて、前記第１の帰還手段は、前記所定の係数として第
１の地域に対応する第１の係数と第２の地域に対応する
第２の係数を切り換え可能に構成されるとともに、前記
第１の係数に対応する第１のサンプリング周波数と前記
第２の係数に対応する第２のサンプリング周波数を切り
換え可能であり、前記第１の係数と前記第１のサンプリ
ング周波数は、当該第１のサンプリング周波数の高調波
が前記第１の地域における放送波の受信帯域に重ならな
いように設定され、前記第２の係数と前記第２のサンプ
リング周波数は、当該第２のサンプリング周波数の高調
波が前記第２の地域における放送波の受信帯域に重なら
ないように設定されることを特徴とする。
器は、請求項６に記載のデルタシグマ型ＡＤ変換器にお
いて、前記第１の帰還手段は、前記所定の係数として第
１の地域に対応する第１の係数と第２の地域に対応する
第２の係数を切り換え可能に構成されるとともに、前記
第１の係数に対応する第１のサンプリング周波数と前記
第２の係数に対応する第２のサンプリング周波数を切り
換え可能であり、前記第１の係数と前記第１のサンプリ
ング周波数は、当該第１のサンプリング周波数の高調波
が前記第１の地域における放送波の受信帯域に重ならな
いように設定され、前記第２の係数と前記第２のサンプ
リング周波数は、当該第２のサンプリング周波数の高調
波が前記第２の地域における放送波の受信帯域に重なら
ないように設定されることを特徴とする。
【００１９】この発明によれば、上述のデルタシグマ型
ＡＤ変換器を放送受信装置等に適用し、２つの異なる地
域で利用可能とする場合、それぞれ所定の係数とサンプ
リング周波数の組み合わせを２通り用意して切り換え可
能に構成し、一方の組み合わせが一方の地域における放
送波の受信帯域に重ならないように設定されるととも
に、他方の組み合わせが他方の地域における放送波の受
信帯域に重ならないように設定される。よって、共通の
デルタシグマ型ＡＤ変換器を用いて、その設定を切り換
えるだけで、受信帯域が異なる２つの地域でサンプリン
グ周波数の高調波が無線系に飛び込むことによる受信性
能の劣化を有効に防止することができる。
ＡＤ変換器を放送受信装置等に適用し、２つの異なる地
域で利用可能とする場合、それぞれ所定の係数とサンプ
リング周波数の組み合わせを２通り用意して切り換え可
能に構成し、一方の組み合わせが一方の地域における放
送波の受信帯域に重ならないように設定されるととも
に、他方の組み合わせが他方の地域における放送波の受
信帯域に重ならないように設定される。よって、共通の
デルタシグマ型ＡＤ変換器を用いて、その設定を切り換
えるだけで、受信帯域が異なる２つの地域でサンプリン
グ周波数の高調波が無線系に飛び込むことによる受信性
能の劣化を有効に防止することができる。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施形態を
図面に基づいて説明する。本実施形態においては、ＦＭ
放送・ＡＭ放送を受信可能なディジタルチューナに用い
るデルタシグマ型ＡＤ変換器に対し本発明を適用した場
合を説明する。
図面に基づいて説明する。本実施形態においては、ＦＭ
放送・ＡＭ放送を受信可能なディジタルチューナに用い
るデルタシグマ型ＡＤ変換器に対し本発明を適用した場
合を説明する。
【００２１】図１は、本発明に係るデルタシグマ型ＡＤ
変換器を適用したディジタルチューナの概略構成を示す
ブロック図である。図１では、放送波を受信するディジ
タルチューナにおいて、ＦＭ受信信号やＡＭ受信信号な
どのＲＦ信号をＩＦ信号に変換した後、ＡＤ変換を施す
までの回路部分を示している。図１においては、アンテ
ナ１１と、アンテナ同調回路１２と、ＲＦアンプ１３
と、ＲＦ同調回路１４と、ミキサー部１５と、ＶＣＯ１
６と、ＰＬＬ１７と、バンドパスフィルタ１８と、ＩＦ
アンプ１９と、デルタシグマ型ＡＤ変換器２０が示され
ている。
変換器を適用したディジタルチューナの概略構成を示す
ブロック図である。図１では、放送波を受信するディジ
タルチューナにおいて、ＦＭ受信信号やＡＭ受信信号な
どのＲＦ信号をＩＦ信号に変換した後、ＡＤ変換を施す
までの回路部分を示している。図１においては、アンテ
ナ１１と、アンテナ同調回路１２と、ＲＦアンプ１３
と、ＲＦ同調回路１４と、ミキサー部１５と、ＶＣＯ１
６と、ＰＬＬ１７と、バンドパスフィルタ１８と、ＩＦ
アンプ１９と、デルタシグマ型ＡＤ変換器２０が示され
ている。
【００２２】以上の構成において、アンテナ１１により
放送局からの送信電波が受信され、その受信信号はアン
テナ同調回路１２によって所定の周波数帯域に同調され
た後、ＲＦ信号として出力される。アンテナ同調回路１
２において同調される周波数帯域は、ＰＬＬ１７の設定
に応じて変化する。アンテナ同調回路１２から出力され
たＲＦ信号は、ＲＦアンプ１３により増幅された後、Ｒ
Ｆ同調回路１４によって更に狭い周波数範囲で同調さ
れ、希望局の周波数付近に帯域制限される。このＲＦ同
調回路１４において同調される周波数帯域も、ＰＬＬ１
７の設定に応じて変化する。ＲＦ同調回路１４にて帯域
制限されたＲＦ信号は、ミキサー部１５に供給される。
放送局からの送信電波が受信され、その受信信号はアン
テナ同調回路１２によって所定の周波数帯域に同調され
た後、ＲＦ信号として出力される。アンテナ同調回路１
２において同調される周波数帯域は、ＰＬＬ１７の設定
に応じて変化する。アンテナ同調回路１２から出力され
たＲＦ信号は、ＲＦアンプ１３により増幅された後、Ｒ
Ｆ同調回路１４によって更に狭い周波数範囲で同調さ
れ、希望局の周波数付近に帯域制限される。このＲＦ同
調回路１４において同調される周波数帯域も、ＰＬＬ１
７の設定に応じて変化する。ＲＦ同調回路１４にて帯域
制限されたＲＦ信号は、ミキサー部１５に供給される。
【００２３】一方、ミキサー部１５には、ＶＣＯ（Volt
age Controlled Oscillator）１６による発振信号が供
給される。このＶＣＯ１６は、ＰＬＬ（Phase Locked L
oop）１７により、その発振周波数ｆｖが制御される。
ＰＬＬ１７は、ＶＣＯ１６の発振信号が基準信号に位相
同期されるように保ちつつ、希望局に対応する発振周波
数ｆｖを保つように制御する。そして、ミキサー部１５
では、ＲＦ同調回路１４からのＲＦ信号とＶＣＯ１６の
発振信号とを混合することにより、ＩＦ信号を生成す
る。ここで、ミキサー部１５から出力されるＩＦ信号の
周波数ｆｉは、ＲＦ信号の周波数ｆｒとＶＣＯ１６の発
振周波数ｆｖとの差に相当する。ＩＦ信号の周波数ｆｉ
は一定に保つ必要があるので、ＰＬＬ１７によって、希
望局の周波数に連動させてＶＣＯ１６の発振周波数ｆｖ
を制御する必要がある。
age Controlled Oscillator）１６による発振信号が供
給される。このＶＣＯ１６は、ＰＬＬ（Phase Locked L
oop）１７により、その発振周波数ｆｖが制御される。
ＰＬＬ１７は、ＶＣＯ１６の発振信号が基準信号に位相
同期されるように保ちつつ、希望局に対応する発振周波
数ｆｖを保つように制御する。そして、ミキサー部１５
では、ＲＦ同調回路１４からのＲＦ信号とＶＣＯ１６の
発振信号とを混合することにより、ＩＦ信号を生成す
る。ここで、ミキサー部１５から出力されるＩＦ信号の
周波数ｆｉは、ＲＦ信号の周波数ｆｒとＶＣＯ１６の発
振周波数ｆｖとの差に相当する。ＩＦ信号の周波数ｆｉ
は一定に保つ必要があるので、ＰＬＬ１７によって、希
望局の周波数に連動させてＶＣＯ１６の発振周波数ｆｖ
を制御する必要がある。
【００２４】次に、ミキサー部１５から出力されたＩＦ
信号は、バンドパスフィルタ１８により不要な周波数成
分を除去された後、ＩＦアンプ１９により所定のゲイン
で増幅される。そして、ＩＦアンプ１９から出力された
ＩＦ信号は、本発明に係るデルタシグマ型ＡＤ変換器２
０に入力され、サンプリング周波数ｆｓでサンプリング
された後、ディジタル信号に変換されて出力される。な
お、デルタシグマ型ＡＤ変換器２０で行われる信号処理
についての詳細な構成及び動作については後述する。デ
ルタシグマ型ＡＤ変換器２０から出力されたディジタル
信号に対しては、各種ディジタル処理が施され、最終的
には音声信号として外部出力されることになる。
信号は、バンドパスフィルタ１８により不要な周波数成
分を除去された後、ＩＦアンプ１９により所定のゲイン
で増幅される。そして、ＩＦアンプ１９から出力された
ＩＦ信号は、本発明に係るデルタシグマ型ＡＤ変換器２
０に入力され、サンプリング周波数ｆｓでサンプリング
された後、ディジタル信号に変換されて出力される。な
お、デルタシグマ型ＡＤ変換器２０で行われる信号処理
についての詳細な構成及び動作については後述する。デ
ルタシグマ型ＡＤ変換器２０から出力されたディジタル
信号に対しては、各種ディジタル処理が施され、最終的
には音声信号として外部出力されることになる。
【００２５】次に図２は、本実施形態におけるデルタシ
グマ型ＡＤ変換器２０の構成を示すブロック図である。
図２におけるデルタシグマ型ＡＤ変換器２０は、２次の
次数を有するバンドパスフィルタ型の構成であり、係数
バッファ１０１、演算器１０２、遅延器１０３、係数バ
ッファ１０４、遅延器１０５、係数バッファ１０６、演
算器１０７、係数バッファ１０８、遅延器１０９、係数
バッファ１１０、遅延器１１１、量子化器１１２、遅延
器１１３、ＤＡ変換部１１４を含んでいる。このような
構成により、入力信号Ｘ（Ｚ）に後述の伝達関数で定ま
る特性を付与してディジタル化された出力信号Ｙ（Ｚ）
を生成するとともに、量子化ノイズＱ（Ｚ）を２次のノ
イズシェーピング特性により減衰させる。
グマ型ＡＤ変換器２０の構成を示すブロック図である。
図２におけるデルタシグマ型ＡＤ変換器２０は、２次の
次数を有するバンドパスフィルタ型の構成であり、係数
バッファ１０１、演算器１０２、遅延器１０３、係数バ
ッファ１０４、遅延器１０５、係数バッファ１０６、演
算器１０７、係数バッファ１０８、遅延器１０９、係数
バッファ１１０、遅延器１１１、量子化器１１２、遅延
器１１３、ＤＡ変換部１１４を含んでいる。このような
構成により、入力信号Ｘ（Ｚ）に後述の伝達関数で定ま
る特性を付与してディジタル化された出力信号Ｙ（Ｚ）
を生成するとともに、量子化ノイズＱ（Ｚ）を２次のノ
イズシェーピング特性により減衰させる。
【００２６】以上の構成において、係数バッファ１０
１、１０４、１０６、１０８、１１０、は、予め設定さ
れた係数により入力信号を増幅して出力する手段であ
る。遅延器１０３、１０５、１０９、１１１、１１３
は、入力信号を1クロック分だけ遅延させて出力する手
段である。演算器１０２、１０７は、複数の入力信号を
所定の組み合わせに従って加算又は減算を施して出力す
る手段である。量子化器１１２は、入力信号をサンプリ
ング周波数ｆｓで量子化し、ディジタル信号に変換する
量子化手段である。また、ＤＡ変換部１１４は、入力さ
れたディジタル信号をアナログ信号に変換してフィード
バックする手段である。
１、１０４、１０６、１０８、１１０、は、予め設定さ
れた係数により入力信号を増幅して出力する手段であ
る。遅延器１０３、１０５、１０９、１１１、１１３
は、入力信号を1クロック分だけ遅延させて出力する手
段である。演算器１０２、１０７は、複数の入力信号を
所定の組み合わせに従って加算又は減算を施して出力す
る手段である。量子化器１１２は、入力信号をサンプリ
ング周波数ｆｓで量子化し、ディジタル信号に変換する
量子化手段である。また、ＤＡ変換部１１４は、入力さ
れたディジタル信号をアナログ信号に変換してフィード
バックする手段である。
【００２７】図２の構成上の特徴は、係数バッファ１０
４によって遅延器１０３の出力を演算器１０２にフィー
ドバックし、係数バッファ１１０によって遅延器１０９
の出力を演算器１０７にフィードバックする点にある。
このような構成により、係数バッファ１０４、１１０の
係数αの値に応じて、後述するようにデルタシグマ型Ａ
Ｄ変換器２０の周波数特性を適宜に調整することができ
る。
４によって遅延器１０３の出力を演算器１０２にフィー
ドバックし、係数バッファ１１０によって遅延器１０９
の出力を演算器１０７にフィードバックする点にある。
このような構成により、係数バッファ１０４、１１０の
係数αの値に応じて、後述するようにデルタシグマ型Ａ
Ｄ変換器２０の周波数特性を適宜に調整することができ
る。
【００２８】ここで、図２に示すように構成されたデル
タシグマ型ＡＤ変換器２０では、入力信号Ｘ（Ｚ）と出
力信号Ｙ（Ｚ）との関係は次の（１）式によって表され
る。
タシグマ型ＡＤ変換器２０では、入力信号Ｘ（Ｚ）と出
力信号Ｙ（Ｚ）との関係は次の（１）式によって表され
る。
【００２９】 Ｙ（Ｚ）＝−ａＸ（Ｚ）Ｚ-4＋（１＋αＺ-1＋Ｚ-2）2Ｑ（Ｚ） （１） （ａは係数バッファ１０１の係数である。） この（１）式は、入力信号Ｘ（Ｚ）と出力信号Ｙ（Ｚ）
の間の伝達関数に対応するとともに、（１）式に含まれ
る量子化ノイズＱ（Ｚ）の周波数特性を規定している。
本実施形態においては、入力信号Ｘ（Ｚ）として想定す
るＩＦ信号の周波数帯域で量子化ノイズＱ（Ｚ）を極力
ゼロに近づける必要がある。そのため、（１）式の量子
化ノイズＱ（Ｚ）の係数（１＋αＺ-1＋Ｚ-2）-2によっ
て定まる伝送ゼロ点をＩＦ信号に一致させればよい。
の間の伝達関数に対応するとともに、（１）式に含まれ
る量子化ノイズＱ（Ｚ）の周波数特性を規定している。
本実施形態においては、入力信号Ｘ（Ｚ）として想定す
るＩＦ信号の周波数帯域で量子化ノイズＱ（Ｚ）を極力
ゼロに近づける必要がある。そのため、（１）式の量子
化ノイズＱ（Ｚ）の係数（１＋αＺ-1＋Ｚ-2）-2によっ
て定まる伝送ゼロ点をＩＦ信号に一致させればよい。
【００３０】ここで、図２の構成に関し、係数バッファ
１０４、１１０を設けない構成とした場合、すなわち、
従来技術を適用した場合の構成との対比をしながら説明
する。図３は、図２の構成において係数バッファ１０
４、１１０を設けない場合のデルタシグマ型ＡＤ変換器
２０の構成を示すブロック図である。なお、図３に含ま
れる構成要素は、係数バッファ１０６、１０８における
各々の係数の値を除き、同一番号を付した図２の構成要
素と基本的に共通する。
１０４、１１０を設けない構成とした場合、すなわち、
従来技術を適用した場合の構成との対比をしながら説明
する。図３は、図２の構成において係数バッファ１０
４、１１０を設けない場合のデルタシグマ型ＡＤ変換器
２０の構成を示すブロック図である。なお、図３に含ま
れる構成要素は、係数バッファ１０６、１０８における
各々の係数の値を除き、同一番号を付した図２の構成要
素と基本的に共通する。
【００３１】そして、図３の構成では、（１）式に対応
する入力信号Ｘ（Ｚ）と出力信号Ｙ（Ｚ）との関係は次
の（２）式によって表される。
する入力信号Ｘ（Ｚ）と出力信号Ｙ（Ｚ）との関係は次
の（２）式によって表される。
【００３２】 Ｙ（Ｚ）＝−ａＸ（Ｚ）Ｚ-4＋（１＋Ｚ-2）2Ｑ（Ｚ） （２） このように、（２）式の場合は（１）式と異なり、量子
化ノイズＱ（Ｚ）の係数が（１＋Ｚ-2）-2となる。その
ため、伝送ゼロ点に対応する量子化ノイズＱ（Ｚ）の周
波数特性を調整する余地はない。実際には、（２）式に
よって定まる伝送ゼロ点に対応して、量子化器１１２に
おけるサンプリング周波数ｆｓとＩＦ周波数の関係を４
対１に設定するのが一般的である。あるいは、サンプリ
ング周波数ｆｓとＩＦ周波数の折り返し周波数の関係を
４対１とする場合は、サンプリング周波数ｆｓとＩＦ周
波数の関係を４対３に設定する。例えば、ＩＦ周波数が
１０．７ＭＨｚの場合、前者の設定ではサンプリング周
波数ｆｓが４２．８ＭＨｚとなり、後者の設定ではサン
プリング周波数ｆｓが１４．２５ＭＨｚとなる。このよ
うに、図３の構成では、量子化ノイズＱ（Ｚ）に対する
ノイズシェーピング特性を最適化するには、サンプリン
グ周波数ｆｓとＩＦ周波数が固定的な周波数関係になる
ことがわかる。
化ノイズＱ（Ｚ）の係数が（１＋Ｚ-2）-2となる。その
ため、伝送ゼロ点に対応する量子化ノイズＱ（Ｚ）の周
波数特性を調整する余地はない。実際には、（２）式に
よって定まる伝送ゼロ点に対応して、量子化器１１２に
おけるサンプリング周波数ｆｓとＩＦ周波数の関係を４
対１に設定するのが一般的である。あるいは、サンプリ
ング周波数ｆｓとＩＦ周波数の折り返し周波数の関係を
４対１とする場合は、サンプリング周波数ｆｓとＩＦ周
波数の関係を４対３に設定する。例えば、ＩＦ周波数が
１０．７ＭＨｚの場合、前者の設定ではサンプリング周
波数ｆｓが４２．８ＭＨｚとなり、後者の設定ではサン
プリング周波数ｆｓが１４．２５ＭＨｚとなる。このよ
うに、図３の構成では、量子化ノイズＱ（Ｚ）に対する
ノイズシェーピング特性を最適化するには、サンプリン
グ周波数ｆｓとＩＦ周波数が固定的な周波数関係になる
ことがわかる。
【００３３】これに対し、図２の構成によれば、（１）
式によって定まる伝送ゼロ点が、係数バッファ１０４、
１１０の係数αに応じて周波数軸上を推移する。従っ
て、デルタシグマ型ＡＤ変換器２０に対し、量子化ノイ
ズＱ（Ｚ）に対するノイズシェーピング特性を最適化す
るために周波数関係を容易に調整可能となる。
式によって定まる伝送ゼロ点が、係数バッファ１０４、
１１０の係数αに応じて周波数軸上を推移する。従っ
て、デルタシグマ型ＡＤ変換器２０に対し、量子化ノイ
ズＱ（Ｚ）に対するノイズシェーピング特性を最適化す
るために周波数関係を容易に調整可能となる。
【００３４】図４は、図２の構成を有するデルタシグマ
型ＡＤ変換器２０の一の設定例に対応する周波数特性を
示す図である。図４の例では、上記の係数αを０．４８
５に設定し、サンプリング周波数ｆｓを３７．０５ＭＨ
ｚに設定した場合を示している。従来のデルタシグマ型
ＡＤ変換器２０ではサンプリング周波数ｆｓの４分の１
の周波数と４分の３の周波数においてノッチを有する周
波数特性になるのであるが、図４の場合は、上記の周波
数からずれていることがわかる。図４の周波数特性で
は、ＡＭ／ＦＭに対応するＩＦ周波数１０．７ＭＨｚに
おいてノッチを有している。この場合、サンプリング周
波数ｆｓとＩＦ周波数との関係は、ほぼ３．４６対１と
なっており、上述したような４対１あるいは４対３等に
関係には制約されることはない。
型ＡＤ変換器２０の一の設定例に対応する周波数特性を
示す図である。図４の例では、上記の係数αを０．４８
５に設定し、サンプリング周波数ｆｓを３７．０５ＭＨ
ｚに設定した場合を示している。従来のデルタシグマ型
ＡＤ変換器２０ではサンプリング周波数ｆｓの４分の１
の周波数と４分の３の周波数においてノッチを有する周
波数特性になるのであるが、図４の場合は、上記の周波
数からずれていることがわかる。図４の周波数特性で
は、ＡＭ／ＦＭに対応するＩＦ周波数１０．７ＭＨｚに
おいてノッチを有している。この場合、サンプリング周
波数ｆｓとＩＦ周波数との関係は、ほぼ３．４６対１と
なっており、上述したような４対１あるいは４対３等に
関係には制約されることはない。
【００３５】実際に、図２に構成を有するデルタシグマ
型ＡＤ変換器２０の設定を定める場合は、与えられたＩ
Ｆ周波数に対し、地域等に依存する各種の条件を考慮し
てサンプリング周波数ｆｓを定めた上で、所望の周波数
特性を実現し得る周波数関係を設定すればよい。図４に
示す例は、サンプリング周波数ｆｓの２倍波や３倍波な
どの高調波が受信帯域と重なることがないため、デルタ
シグマ型ＡＤ変換器２０のサンプリング周波数ｆｓの高
調波が無線系に飛び込み妨害を与えることによる受信性
能の劣化を防止する場合に適した設定である。
型ＡＤ変換器２０の設定を定める場合は、与えられたＩ
Ｆ周波数に対し、地域等に依存する各種の条件を考慮し
てサンプリング周波数ｆｓを定めた上で、所望の周波数
特性を実現し得る周波数関係を設定すればよい。図４に
示す例は、サンプリング周波数ｆｓの２倍波や３倍波な
どの高調波が受信帯域と重なることがないため、デルタ
シグマ型ＡＤ変換器２０のサンプリング周波数ｆｓの高
調波が無線系に飛び込み妨害を与えることによる受信性
能の劣化を防止する場合に適した設定である。
【００３６】なお、これ以外にも係数α及びサンプリン
グ周波数ｆｓに対し、種々の設定が考えられる。例え
ば、係数αを０．７７に設定し、サンプリング周波数ｆ
ｓを３４．２ＭＨｚに設定してもよい。この設定例で
は、サンプリング周波数ｆｓの高調波が日本国内のＦＭ
放送及びＡＭ放送の受信帯域と重ならないので、国内で
用いるデルタシグマ型ＡＤ変換器２０においてサンプリ
ング周波数ｆｓに起因する受信ノイズを防止する場合に
適した設定である。また例えば、係数αを０．２３に設
定し、サンプリング周波数ｆｓを３９．９ＭＨｚに設定
してもよい。この設定例では、サンプリング周波数ｆｓ
の高調波が米国やヨーロッパのＦＭ放送及びＡＭ放送の
受信帯域と重ならないので、これらの地域で用いるデル
タシグマ型ＡＤ変換器２０において、サンプリング周波
数ｆｓに起因する受信ノイズを防止する場合に適した設
定である。
グ周波数ｆｓに対し、種々の設定が考えられる。例え
ば、係数αを０．７７に設定し、サンプリング周波数ｆ
ｓを３４．２ＭＨｚに設定してもよい。この設定例で
は、サンプリング周波数ｆｓの高調波が日本国内のＦＭ
放送及びＡＭ放送の受信帯域と重ならないので、国内で
用いるデルタシグマ型ＡＤ変換器２０においてサンプリ
ング周波数ｆｓに起因する受信ノイズを防止する場合に
適した設定である。また例えば、係数αを０．２３に設
定し、サンプリング周波数ｆｓを３９．９ＭＨｚに設定
してもよい。この設定例では、サンプリング周波数ｆｓ
の高調波が米国やヨーロッパのＦＭ放送及びＡＭ放送の
受信帯域と重ならないので、これらの地域で用いるデル
タシグマ型ＡＤ変換器２０において、サンプリング周波
数ｆｓに起因する受信ノイズを防止する場合に適した設
定である。
【００３７】次に、本実施形態におけるデルタシグマ型
ＡＤ変換器２０の変形例について説明する。上述したよ
うに、図２では２次の構成を有するデルタシグマ型ＡＤ
変換器２０を示したが、これ以外の次数を選択した場合
であっても本発明を適用可能である。図５は、１次の次
数で構成されたデルタシグマ型ＡＤ変換器２０のブロッ
ク図である。図５に示すように、この場合のデルタシグ
マ型ＡＤ変換器２０は、係数バッファ２０１、演算器２
０２、遅延器２０３、係数バッファ２０４、遅延器２０
５、量子化器２０６、ＤＡ変換部２０７、係数バッファ
２０８を含んでいる。この構成によれば、１個の係数バ
ッファ２０４に対してのみ、係数αが設定される。な
お、図５における各々の構成要素の機能は図２の場合と
同様である。
ＡＤ変換器２０の変形例について説明する。上述したよ
うに、図２では２次の構成を有するデルタシグマ型ＡＤ
変換器２０を示したが、これ以外の次数を選択した場合
であっても本発明を適用可能である。図５は、１次の次
数で構成されたデルタシグマ型ＡＤ変換器２０のブロッ
ク図である。図５に示すように、この場合のデルタシグ
マ型ＡＤ変換器２０は、係数バッファ２０１、演算器２
０２、遅延器２０３、係数バッファ２０４、遅延器２０
５、量子化器２０６、ＤＡ変換部２０７、係数バッファ
２０８を含んでいる。この構成によれば、１個の係数バ
ッファ２０４に対してのみ、係数αが設定される。な
お、図５における各々の構成要素の機能は図２の場合と
同様である。
【００３８】図５に示す１次のデルタシグマ型ＡＤ変換
器２０では、入力信号Ｘ（Ｚ）と出力信号Ｙ（Ｚ）との
関係は次の（３）式によって表される。
器２０では、入力信号Ｘ（Ｚ）と出力信号Ｙ（Ｚ）との
関係は次の（３）式によって表される。
【００３９】 Ｙ（Ｚ）＝−ａＸ（Ｚ）Ｚ-2＋（１＋αＺ-1＋Ｚ-2）Ｑ（Ｚ） （３） この（３）式では、（１）式と比べると周波数関係は共
通しているが、ノイズシェーピング特性は緩やかにな
る。一方、図５に示すデルタシグマ型ＡＤ変換器２０で
は構成を簡素化することができるため、コスト低減に有
利である。
通しているが、ノイズシェーピング特性は緩やかにな
る。一方、図５に示すデルタシグマ型ＡＤ変換器２０で
は構成を簡素化することができるため、コスト低減に有
利である。
【００４０】なお、図２及び図５に示したような１次や
２次の構成に対し、さらに次数を増やしてデルタシグマ
型ＡＤ変換器２０を構成してもよい。この場合、基本と
なる図５の１次のデルタシグマ型ＡＤ変換器２０を多段
に接続することにより、自在に次数を増やすことができ
る。一般に、デルタシグマ型ＡＤ変換器２０の次数が増
えるほど、ノイズの低減に有効であるが、その分コスト
が増大するので、性能面とコスト面を考慮して最適な次
数を選択することが望ましい。
２次の構成に対し、さらに次数を増やしてデルタシグマ
型ＡＤ変換器２０を構成してもよい。この場合、基本と
なる図５の１次のデルタシグマ型ＡＤ変換器２０を多段
に接続することにより、自在に次数を増やすことができ
る。一般に、デルタシグマ型ＡＤ変換器２０の次数が増
えるほど、ノイズの低減に有効であるが、その分コスト
が増大するので、性能面とコスト面を考慮して最適な次
数を選択することが望ましい。
【００４１】次に、本実施形態におけるデルタシグマ型
ＡＤ変換器２０の他の変形例について説明する。上述し
たデルタシグマ型ＡＤ変換器２０は、いずれも一律の周
波数特性を有するが、以下の変形例では、実際のディジ
タルチューナにおいてデルタシグマ型ＡＤ変換器２０に
持たせる周波数特性を切り換える場合を想定している。
ＡＤ変換器２０の他の変形例について説明する。上述し
たデルタシグマ型ＡＤ変換器２０は、いずれも一律の周
波数特性を有するが、以下の変形例では、実際のディジ
タルチューナにおいてデルタシグマ型ＡＤ変換器２０に
持たせる周波数特性を切り換える場合を想定している。
【００４２】図６は、周波数特性を切り換え可能に構成
されたデルタシグマ型ＡＤ変換器２０のブロック図であ
る。図６に示すデルタシグマ型ＡＤ変換器２０は、図２
に示す構成を備えつつ、係数バッファ１１５、スイッチ
部１１６、係数バッファ１１７、スイッチ部１１８を付
加して構成される。係数バッファ１１５、１１７は、そ
れぞれ係数バッファ１０４、１１０に並列に接続され、
係数βが設定されている。スイッチ部１１６、１１８
は、演算器１０２、１０７への接続を、係数αが設定さ
れた係数バッファ１０４、１１０側、あるいは、係数β
が設定された係数バッファ１１５、１１７の側の一方に
切り換える手段である。
されたデルタシグマ型ＡＤ変換器２０のブロック図であ
る。図６に示すデルタシグマ型ＡＤ変換器２０は、図２
に示す構成を備えつつ、係数バッファ１１５、スイッチ
部１１６、係数バッファ１１７、スイッチ部１１８を付
加して構成される。係数バッファ１１５、１１７は、そ
れぞれ係数バッファ１０４、１１０に並列に接続され、
係数βが設定されている。スイッチ部１１６、１１８
は、演算器１０２、１０７への接続を、係数αが設定さ
れた係数バッファ１０４、１１０側、あるいは、係数β
が設定された係数バッファ１１５、１１７の側の一方に
切り換える手段である。
【００４３】以上の構成により、スイッチ部１１６、１
１８が係数バッファ１０４、１１０側に設定されている
場合、デルタシグマ型ＡＤ変換器２０は（１）式に従う
特性を持つ。一方、スイッチ部１１６、１１８が係数バ
ッファ１１５、１１７の側に切り換えられたときは、デ
ルタシグマ型ＡＤ変換器２０は次の（４）式に従う特性
を持つ。
１８が係数バッファ１０４、１１０側に設定されている
場合、デルタシグマ型ＡＤ変換器２０は（１）式に従う
特性を持つ。一方、スイッチ部１１６、１１８が係数バ
ッファ１１５、１１７の側に切り換えられたときは、デ
ルタシグマ型ＡＤ変換器２０は次の（４）式に従う特性
を持つ。
【００４４】 Ｙ（Ｚ）＝−ａＸ（Ｚ）Ｚ-4＋（１＋βＺ-1＋Ｚ-2）2Ｑ（Ｚ） （４） よって、係数αと係数βを独立に調整すれば、デルタシ
グマ型ＡＤ変換器２０に対し互いに異なる２種類の周波
数特性を切り換えて利用可能となる。このとき、サンプ
リング周波数ｆｓとして２種類を切り換え可能とし、係
数αと係数βを切り換える際に併せてサンプリング周波
数ｆｓを切り換えれば、自在に周波数特性を可変制御す
ることができる。
グマ型ＡＤ変換器２０に対し互いに異なる２種類の周波
数特性を切り換えて利用可能となる。このとき、サンプ
リング周波数ｆｓとして２種類を切り換え可能とし、係
数αと係数βを切り換える際に併せてサンプリング周波
数ｆｓを切り換えれば、自在に周波数特性を可変制御す
ることができる。
【００４５】例えば、第１の設定として、上述したよう
な日本国内での使用に好適なα＝０．７７、ｆｓ＝３
４．２ＭＨｚとし、第２の設定として上述したような海
外での使用に好適なβ＝０．２３、ｆｓ＝３９．９ＭＨ
ｚとし、第１の設定と第２の設定をディジタルチューナ
の出荷地域に応じて切り換えるようにしてもよい。この
ような構成にすれば、いずれの地域でも受信帯域に重な
る高調波のノイズを回避できることに加え、高速チュー
ニングの面でも有利になる。すなわち、図４で説明した
ようなα＝０．４８５、ｆｓ＝３７．０５ＭＨｚの設定
によって受信帯域に重なる高調波のノイズは回避できた
としても、サンプリング周波数ｆｓが１００ｋＨｚで割
り切れないので、ＰＬＬに供給される周波数を５０ｋＨ
ｚステップとして用いることになる。一方、上述の第１
の設定と第２の設定では、サンプリング周波数ｆｓが１
００ｋＨｚで割り切れるので、ＰＬＬに供給される周波
数を１００ｋＨｚステップにできるため、相対的にチュ
ーニングを高速に行うことが可能となる。
な日本国内での使用に好適なα＝０．７７、ｆｓ＝３
４．２ＭＨｚとし、第２の設定として上述したような海
外での使用に好適なβ＝０．２３、ｆｓ＝３９．９ＭＨ
ｚとし、第１の設定と第２の設定をディジタルチューナ
の出荷地域に応じて切り換えるようにしてもよい。この
ような構成にすれば、いずれの地域でも受信帯域に重な
る高調波のノイズを回避できることに加え、高速チュー
ニングの面でも有利になる。すなわち、図４で説明した
ようなα＝０．４８５、ｆｓ＝３７．０５ＭＨｚの設定
によって受信帯域に重なる高調波のノイズは回避できた
としても、サンプリング周波数ｆｓが１００ｋＨｚで割
り切れないので、ＰＬＬに供給される周波数を５０ｋＨ
ｚステップとして用いることになる。一方、上述の第１
の設定と第２の設定では、サンプリング周波数ｆｓが１
００ｋＨｚで割り切れるので、ＰＬＬに供給される周波
数を１００ｋＨｚステップにできるため、相対的にチュ
ーニングを高速に行うことが可能となる。
【００４６】以上説明した各実施形態においては、本発
明に係るデルタシグマ型ＡＤ変換器をＦＭ放送・ＡＭ放
送を受信可能なディジタルチューナに適用した場合を説
明したが、これに限られることなく、入力アナログ信号
を量子化して出力ディジタル信号に変換する構成を具備
する各種の装置に対し、広く本発明を適用することがで
きる。
明に係るデルタシグマ型ＡＤ変換器をＦＭ放送・ＡＭ放
送を受信可能なディジタルチューナに適用した場合を説
明したが、これに限られることなく、入力アナログ信号
を量子化して出力ディジタル信号に変換する構成を具備
する各種の装置に対し、広く本発明を適用することがで
きる。
【００４７】
【発明の効果】以上説明したように本発明によれば、デ
ルタシグマ型ＡＤ変換器において遅延手段からの帰還量
を制御することにより、入力周波数とサンプリング周波
数の関係を固定的に定めることなく自在に設定可能と
し、設計上の要因や使用条件に応じて適切に調整可能な
デルタシグマ型ＡＤ変換器を実現することができる。
ルタシグマ型ＡＤ変換器において遅延手段からの帰還量
を制御することにより、入力周波数とサンプリング周波
数の関係を固定的に定めることなく自在に設定可能と
し、設計上の要因や使用条件に応じて適切に調整可能な
デルタシグマ型ＡＤ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るデルタシグマ型ＡＤ変換器を適用
したディジタルチューナの概略構成を示すブロック図で
ある。
したディジタルチューナの概略構成を示すブロック図で
ある。
【図２】デルタシグマ型ＡＤ変換器の構成を示すブロッ
ク図である。
ク図である。
【図３】図２の構成において係数バッファ１０４、１１
０を設けない場合のデルタシグマ型ＡＤ変換器の構成を
示すブロック図である。
０を設けない場合のデルタシグマ型ＡＤ変換器の構成を
示すブロック図である。
【図４】図２の構成を有するデルタシグマ型ＡＤ変換器
の一の設定例に対応する周波数特性を示す図である。
の一の設定例に対応する周波数特性を示す図である。
【図５】１次の次数で構成されたデルタシグマ型ＡＤ変
換器のブロック図である。
換器のブロック図である。
【図６】周波数特性を切り換え可能に構成されたデルタ
シグマ型ＡＤ変換器のブロック図である。
シグマ型ＡＤ変換器のブロック図である。
１１…アンテナ １２…アンテナ同調回路 １３…ＲＦアンプ １４…ＲＦ同調回路 １５…ミキサー部 １６…ＶＣＯ １７…ＰＬＬ １８…バンドパスフィルタ １９…ＩＦアンプ ２０…デルタシグマ型ＡＤ変換器 １０１、１０４、１０６、１０８、１１０…係数バッフ
ァ １０２、１０７…演算器 １０３、１０５、１０９、１１１、１１３…遅延器 １１２…量子化器 １１４…ＤＡ変換部 １１５、１１７…係数バッファ １１６、１１８…スイッチ部 ２０１、２０４、２０８…係数バッファ ２０２…演算器 ２０３、２０５…遅延器 ２０６…量子化器 ２０７…ＤＡ変換部
ァ １０２、１０７…演算器 １０３、１０５、１０９、１１１、１１３…遅延器 １１２…量子化器 １１４…ＤＡ変換部 １１５、１１７…係数バッファ １１６、１１８…スイッチ部 ２０１、２０４、２０８…係数バッファ ２０２…演算器 ２０３、２０５…遅延器 ２０６…量子化器 ２０７…ＤＡ変換部
Claims (7)
- 【請求項１】 入力アナログ信号を量子化して出力ディ
ジタル信号に変換するｎ次のデルタシグマ型ＡＤ変換器
であって、 前記入力アナログ信号に所定の伝達関数に対応するフィ
ルタ処理を施す信号処理手段と、 前記フィルタ処理が施された入力アナログ信号を所定の
サンプリング周波数で量子化して出力ディジタル信号に
変換する量子化手段と、 を備え、前記出力ディジタル信号には、前記量子化手段
で付与される量子化ノイズをＱ（Ｚ）とし、所定の係数
をαとしたとき、（１＋αＺ-1＋Ｚ-2）nＱ（Ｚ）で示
される成分が含まれることを特徴とするデルタシグマ型
ＡＤ変換装置。 - 【請求項２】 入力アナログ信号を量子化して出力ディ
ジタル信号に変換するデルタシグマ型ＡＤ変換器であっ
て、 前記入力アナログ信号に対し、第１の帰還信号及び第２
の帰還信号を減算するとともに、第３の帰還信号を加算
する演算手段と、 前記演算手段の出力を、直列に接続された２つの遅延素
子により遅延させて出力する遅延手段と、 前記遅延手段の出力を前記第１の帰還信号として出力す
るとともに、前記遅延手段に含まれる前段の遅延素子の
出力に所定の係数を乗じて前記第２の帰還信号として出
力する第１の帰還手段と、 前記遅延手段の出力を、所定のサンプリング周波数で量
子化して出力ディジタル信号に変換する量子化手段と、 前記出力ディジタル信号をアナログ信号に変換して前記
第３の帰還信号として出力する第２の帰還手段と、 を備えることを特徴とするデルタシグマ型ＡＤ変換器。 - 【請求項３】 前記演算手段、前記遅延手段、前記第１
の帰還手段、前記量子化手段、前記第２の帰還手段をそ
れぞれ設けて構成された各段をｎ段接続し、ｎ次に構成
されたことを特徴とする請求項２に記載のデルタシグマ
型ＡＤ変換器。 - 【請求項４】 前記第１の帰還手段は、前記所定の係数
として２個以上の係数を切り換え可能に構成されている
ことを特徴とする請求項２又は請求項３に記載のデルタ
シグマ型ＡＤ変換器。 - 【請求項５】 前記入力アナログ信号は、放送波に対応
するＩＦ信号であり、 前記所定の係数と前記サンプリング周波数は、前記量子
化ノイズの周波数特性が前記ＩＦ信号の周波数帯域で伝
送ゼロ点を有するように設定されることを特徴とする請
求項１から請求項３のいずれかに記載のデルタシグマ型
ＡＤ変換器。 - 【請求項６】 前記所定の係数と前記サンプリング周波
数は、当該サンプリング周波数の高調波が前記放送波の
受信帯域に重ならないように設定されることを特徴とす
る請求項５に記載のデルタシグマ型ＡＤ変換器。 - 【請求項７】 前記第１の帰還手段は、前記所定の係数
として第１の地域に対応する第１の係数と第２の地域に
対応する第２の係数を切り換え可能に構成されるととも
に、前記第１の係数に対応する第１のサンプリング周波
数と前記第２の係数に対応する第２のサンプリング周波
数を切り換え可能であり、 前記第１の係数と前記第１のサンプリング周波数は、当
該第１のサンプリング周波数の高調波が前記第１の地域
における放送波の受信帯域に重ならないように設定さ
れ、前記第２の係数と前記第２のサンプリング周波数
は、当該第２のサンプリング周波数の高調波が前記第２
の地域における放送波の受信帯域に重ならないように設
定されることを特徴とする請求項６に記載のデルタシグ
マ型ＡＤ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001146598A JP2002344321A (ja) | 2001-05-16 | 2001-05-16 | デルタシグマ型ａｄ変換器 |
| DE60203336T DE60203336T2 (de) | 2001-05-16 | 2002-05-09 | Sigma-Delta AD-Wandler |
| US10/141,081 US6700519B2 (en) | 2001-05-16 | 2002-05-09 | Delta sigma type AD converter |
| EP02253275A EP1261136B1 (en) | 2001-05-16 | 2002-05-09 | Delta sigma type AD converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001146598A JP2002344321A (ja) | 2001-05-16 | 2001-05-16 | デルタシグマ型ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002344321A true JP2002344321A (ja) | 2002-11-29 |
Family
ID=18992215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001146598A Abandoned JP2002344321A (ja) | 2001-05-16 | 2001-05-16 | デルタシグマ型ａｄ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6700519B2 (ja) |
| EP (1) | EP1261136B1 (ja) |
| JP (1) | JP2002344321A (ja) |
| DE (1) | DE60203336T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244993A (ja) * | 2004-02-28 | 2005-09-08 | Lucent Technol Inc | 帯域デルタ−シグマ・アナログ−デジタル変換器 |
| WO2006046709A1 (ja) * | 2004-10-29 | 2006-05-04 | Pioneer Corporation | 受信装置 |
| JP2008521269A (ja) * | 2004-11-16 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 干渉に対する耐性保護のための非侵入性フィルタを有する連続時間型シグマ−デルタアナログ−デジタル変換器 |
| JP2008544706A (ja) * | 2005-06-23 | 2008-12-04 | クゥアルコム・インコーポレイテッド | 適応多重チャネルモデム |
| KR20180060212A (ko) * | 2016-11-28 | 2018-06-07 | 삼성전기주식회사 | 카메라 모듈의 액츄에이터 |
| KR20180061848A (ko) * | 2016-11-30 | 2018-06-08 | 삼성전기주식회사 | 카메라 모듈의 액츄에이터 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677876B1 (en) * | 2002-08-27 | 2004-01-13 | Motorola, Inc. | Differential sigma-delta DAC with dynamic spectral shaping |
| US6954160B1 (en) * | 2004-04-09 | 2005-10-11 | Micrel, Inc. | Filter for digitally processing an analog input signal with analog feedback |
| US7616142B1 (en) * | 2006-04-27 | 2009-11-10 | Marvell International Ltd. | Sigma-delta modulated analog-to-digital converter having a changeable coefficient |
| JP2008154121A (ja) * | 2006-12-20 | 2008-07-03 | Sony Corp | 無線通信装置 |
| JP4745267B2 (ja) * | 2007-02-21 | 2011-08-10 | パナソニック株式会社 | デルタシグマ変調器とそれを備えたｄａ変換装置 |
| US7576673B2 (en) * | 2007-11-30 | 2009-08-18 | Infineon Technologies Ag | Increasing the dynamic range of pulse width modulation in analog to digital converters |
| TWI547842B (zh) | 2014-11-03 | 2016-09-01 | 聯詠科技股份有限公司 | 觸控偵測系統、差異積分調變器及其調變方法 |
| TWI571063B (zh) * | 2015-11-02 | 2017-02-11 | 國立成功大學 | 自動校正動態範圍之低功耗三角積分調變器架構及其低功耗電路實現方法與自動校正且延伸三角積分調變器動態範圍之方法 |
| EP3447922A4 (en) | 2017-06-15 | 2019-02-27 | Shenzhen Goodix Technology Co., Ltd. | NOISE SHAPING CIRCUIT AND INTEGRATED TRIGONOMETRIC DIGITAL-TO-ANALOG CONVERTER |
| JP2019152605A (ja) * | 2018-03-06 | 2019-09-12 | 株式会社東芝 | 電池監視装置および電池監視システム |
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|---|---|---|---|---|
| US5392042A (en) * | 1993-08-05 | 1995-02-21 | Martin Marietta Corporation | Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor |
| US5838270A (en) * | 1995-01-12 | 1998-11-17 | Texas Instruments Incorporated | Second order and cascaded 2-1 oversampled modulators with improved dynamic range |
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| US5982315A (en) * | 1997-09-12 | 1999-11-09 | Qualcomm Incorporated | Multi-loop Σ Δ analog to digital converter |
-
2001
- 2001-05-16 JP JP2001146598A patent/JP2002344321A/ja not_active Abandoned
-
2002
- 2002-05-09 DE DE60203336T patent/DE60203336T2/de not_active Expired - Fee Related
- 2002-05-09 EP EP02253275A patent/EP1261136B1/en not_active Expired - Lifetime
- 2002-05-09 US US10/141,081 patent/US6700519B2/en not_active Expired - Fee Related
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| US10451835B2 (en) | 2016-11-30 | 2019-10-22 | Samsung Electro-Mechanics Co., Ltd. | Actuator of camera module |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6700519B2 (en) | 2004-03-02 |
| US20020171572A1 (en) | 2002-11-21 |
| EP1261136A1 (en) | 2002-11-27 |
| DE60203336T2 (de) | 2005-09-01 |
| DE60203336D1 (de) | 2005-04-28 |
| EP1261136B1 (en) | 2005-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061201 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070802 |