DE10335108B4

DE10335108B4 - Sigma-Delta-Modulator mit getakteter Verzögerungsleitung

Info

Publication number: DE10335108B4
Application number: DE10335108A
Authority: DE
Inventors: Rudolf Koch
Original assignee: Infineon Technologies AG
Current assignee: Quarterhill Inc
Priority date: 2003-07-31
Filing date: 2003-07-31
Publication date: 2005-10-06
Anticipated expiration: 2023-08-01
Also published as: US20050024248A1; US7253757B2; CN1581703A; DE10335108A1

Abstract

Sigma-Delta-Modulator mit einem Filter zur Rauschformung, wobei das Filter mindestens eine Verzögerungsleitung (VL) aufweist, und
die Verzögerungsleitung (VL) eine getaktete Leitung ist,
dadurch gekennzeichnet, dass
der Sigma-Delta-Modulator so ausgeführt ist, dass die Taktung der mindestens einem Verzögerungsleitung (VL) mit einem im Vergleich zum Komparatortakt des Sigma-Delta-Modulators wesentlich höheren Takt erfolgt.

Description

Die Erfindung betrifft einen Sigma-Delta-Modulator (SDM) nach dem Oberbegriff des Anspruchs 1.
Vorab sei angemerkt, dass im folgenden die Begriffe „Sigma-Delta-Modulator (SDM)" und „Sigma-Delta-Wandler" gleichberechtigt verwendet werden. Hardwaremäßig besteht ein SD-AD-Wandler aus einem Modulator mit nachfolgendem digitalem Filter.

Grundlegende Ausführungen zum Stand der Technik der Sigma-Delta-Modulatoren finden sich in: Norsworthy, S. R.; Schreier, R.; Temes, G. C.: Delta-Sigma Data Converters: Theory, Design, and Simulation.- IEEE, November 1996 (ISBN: 0780310454).

Sigma-Delta-Modulatoren sind die Basis der bevorzugt in der drahtgebundenen und drahtlosen Kommunikation eingesetzten AD-Wandler. Durch den Trend zu immer weitergehender digitaler Signalverarbeitung und daraus folgend zur AD-Wandlung möglichst nahe am Eingang bzw. der Antenne werden Wandler mit immer höherer Auflösung und Bandbreite benötigt.

Für mobile Anwendungen stellt sich damit die Aufgabe, Wandler mit hoher Bandbreite und Auflösung bei gleichzeitig moderater Stromaufnahme zu realisieren.

Bei Sigma-Delta-Modulatoren gibt es prinzipiell drei Wege, die Auflösung zu erhöhen:

– durch höhere Auflösung des Quantisierers (mehr Bit), damit sind Linearitätsprobleme durch Elementemismatch verbunden;
– durch höhere Ordnung und/oder Güte der Filter im Modulator, damit sind Stabilitätsprobleme verbunden;
– durch höhere Überabtastung (Oversampling), dabei steigt die Verlustleistung wenigstens mit dem Quadrat der Taktfrequenz an. Zudem verschärfen sich die Anforderungen an den zulässigen Taktjitter mit steigender Taktfrequenz.

Es sind im Stand der Technik zwei Ausführungsformen von SDM gebräuchlich:

a) Auf Switched-Capacitor-Technik basierende, zeitdiskrete Wandler. Die Abtastung (Sampling) des Eingangssignals findet am Eingang des SDM statt. Diese Ausführung ist robust gegenüber Parameterschwankungen, wenig empfindlich gegen Taktjitter und daher die häufigste Ausführung. Ihr wesentlicher Nachteil ist die Notwendigkeit, die Bandbreite der Operationsverstärker wenigstens fünfmal bis zehnmal so hoch wie die Taktfrequenz zu wählen. Durch das Kondensatorrücksetzrauschen (kTC-Rauschen) wird zudem eine Mindestgröße der verwendeten Kondensatoren vorgegeben. Dadurch verbrauchen diese Wandler bei hohen Taktfrequenzen ab ca. 50 MHz und/oder hohen Auflösungen (ab ca. 16 Bit) zunehmend sehr viel Strom. Durch die Abtastung am Eingang des SDM sind zur Vermeidung von Aliasing noch zusätzliche Vorfilter erforderlich, die Flächen- und Stromverbrauch weiter erhöhen. Für mobile Anwendungen mit hoher Auflösung und Bandbreite sind sie daher keine geeignete Lösung.
b) Auf zeitkontinuierlichen Integratoren basierende Wandler. Die Integratoren sind üblicherweise in RC, IC oder gmC-Technik ausgeführt. Diese Wandler sind empfindlich gegenüber Parameterschwankungen, die die Zeitkonstante beeinflussen. Ihr wesentlicher Nachteil in üblichen Ausführungen ist jedoch eine gegenüber SC-Lösungen wesentlich höhere Jitterempfindlichkeit. Ursache ist die Integration über das Rückkopplungssignal, so dass das zeitliche Integral über das rückgeführte Signal, i.a. ein Strom, das Verhalten der Schaltung bestimmt. Dadurch geht der Taktjitter direkt in das Rückkopplungssignal ein. Da i.a. die Amplitude des Rückkopplungssignals wesentlich höher als die Amplitude des Eingangssignals ist, wird dadurch die Jitterempfindlichkeit weiter gesteigert. Dafür sind diese zeitkontinuierlichen Wandler für höhere Taktraten geeignet, da hier die Bandbreite der Operationsverstärker nur etwa der Taktfrequenz entsprechen muss. Die Tiefpaßfilterung des Eingangssignals wird i.a. zusammen mit der Rauschformung in den gleichen Filterblöcken innerhalb des SD-Modulators durchgeführt, so dass normalerweise kein Anti-Alias-Vorfilter erforderlich ist.
c) Nach einem neuen Vorschlag von Prof. Hernandez, Universität Madrid, können SDM auch basierend auf Verzögerungsleitungen anstatt von Integratoren realisiert werden. Konzeptionell wird damit zwar ein guter Kompromiss zwischen Geschwindigkeit (da zeitkontinuierlich) und Jitterempfindlichkeit gefunden, praktisch sind aber geeignete zeitkontinuierliche Verzögerungsleitungen nicht in Silizium-ICs zu integrieren. Gebräuchliche und geeignete separate Verzögerungsleitungen basieren auf SAW, BAW oder verteilten LC-Konzepten. Alle diese Ausführungen sind sehr niederohmig, typisch 50 bis 200 Ohm, so dass sich daraus wieder eine hohe Stromaufnahme ergibt. Dieses interessante Konzept stellt daher auch keine praktische Lösung für die genannten Anforderungen dar.

Aus der Publikation "Switched-Capacitor Circuits Using Delay-Line Elements" in Electronics Letters, Vol. 29, No. 2, 21^st January 1993, der Autoren N. Tan und S. Eriksson ist entsprechend der darin gezeigten 3 ein Delta-Sigma-Modulator zweiter Ordnung mit zwei Integratoren bekannt, die als Filter zur Rauschformung wirken und eine getaktete Verzögerungsleitung (switched current memory cells delay line) aufweisen. Bei dieser Verzögerungsleitung sind die Amplituden der Eingangsspannung und Ausgangsspannung gleich und kontinuierlich. Die Taktung der Verzögerungsleitung erfolgt im Komparatortakt.

Aus der Druckschrift US 5,392,042 A ist ein Sigma-Delta-Modulator bekannt, bei dem in Reihe zu einer Verzögerungsleitung, die aus seriell angeordneten Verzögerungselementen besteht, ein zeitkontinuierlicher Verstärker geschaltet ist.

Der Erfindung liegt die Aufgabe zugrunde, einen SDM bereitzustellen, der im Vergleich zu den aus dem Stand der Technik bekannten, bisher praktisch realisierten SDM eine niedrigere Verlustleistung bei höherer Bandbreite hat.

Erfindungsgemäß wird diese Aufgabe gelöst durch einen SDM mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen.

Vorteilhafte und bevorzugte Ausführungsformen des erfindungsgemäßen SDM sind Gegenstand der Ansprüche 2 bis 6.

Vorteilhafte und bevorzugte Ausführungsbeispiele des erfindungsgemäßen SDM werden nachfolgend anhand der Figur erläutert.
Die Figur zeigt als Ausführungsbeispiel eines erfindungsgemäßen SDM das Schaltbild eines SDM zweiter Ordnung mit Tiefpassfilterung im Vorwärtspfad.
Es wird hier das altbekannte und auch von Hernandez genutzte Prinzip aufgegriffen, eine Tiefpassfilterung um eine Verzögerungsleitung (VL) herum aufzubauen. Erfindungsgemäß wird jedoch nicht wie nach dem Stand der Technik eine zeitkontinuierliche, sondern eine getaktete (aber amplitudenkontinuierliche) Leitung (VL) verwendet. Für letztere bieten sich verschiedene integrierte Implementierungen an:

– Bucket Brigade Devices (BBD),
– Charge Coupled Devices (CCD).

Beide sind als solche schon lange in integrierter Form in Volumenfertigung, so dass deren Fertigungstauglichkeit nachgewiesen ist. Verwiesen sei in diesem Zusammenhang auf folgende Druckschriften:

Zu CCDs: – US 3,999,152 , – Eastman Kodak CCD Primer MTD/PS-0218, Revision No. 1.-Eastman Kodak Company, Rochester 2001.
Zu BBDs: – Edwards, R. T.; Cauwenberghs, G.; Pineda, F. J.: A Mixed-Signal Correlator for Acoustic Transient Classification.-Conference Paper ISCAS 97, – Calvert, J. B.: Analog Delay Devices – <Zu finden im Internet unter http://www.du.edu/∼etuttle/electron/elect39.htm>.

Da es sich trotz der Verwendung von Transistoren bei beiden um quasi „passive" Elemente handelt, ist die Stromaufnahme der wenigen benötigten Elemente minimal. Die erreichbaren Taktraten hängen von der Transitfrequenz von MOS-Transistoren im CCD-Fall und von der Maximalfrequenz im BBD-Fall ab, so dass in Submikrometertechnologien mit ft-, fmax-Werten > 100 GHz Taktraten im Bereich bis zu wenigstens einigen 100 MHz mit CCDs kein Problem darstellen.
Für die Funktion von BBDs ist eine hohe Gate/Drain-Überlappungskapazität erforderlich. Dies kann zum Beispiel durch die Platzierung eines mit dem Transistor verbundenen zweiten Gatestreifens oder die Verlängerung des Gates über die Draindiffusion (dazu kann eine zusätzliche Implantation erforderlich werden) oder eine Aluminiumbahn mit möglichst hoher Koppelkapazität erreicht werden.
Für CCDs werden im allgemeinen einige Sonderschritte in der Fertigungstechnologie verwendet, um die Übertragungsverluste gering zu halten. Dies sind die Verwendung hochohmiger Epischichten und von Dual-Gate-Techniken. Da hier nur wenige Elemente verwendet werden, sind die Übertragungsverluste unkritisch, und Sonderschritte sollten nicht erforderlich sein.
Mit CCDs ist allgemein eine höhere Taktfrequenz erreichbar als mit BBDs.
In der einfachsten Form werden die Verzögerungsleitung (VL) und der Komparator des SDM mit dem gleichen Takt betrieben, so dass ein einziges Element für die amplitudenanaloge Verzögerung um einen Takt genügt. Allerdings ist bei dieser Ausführung wie bei SC-basierten Wandlern ein Anti-Alias-Vorfilter erforderlich, wobei jedoch der SDM selbst nur eine geringe Stromaufnahme hat.
Bei anderen Ausführungsbeispielen des erfindungsgemäßen Sigma-Delta-Modulators erfolgt die Taktung der Verzögerungsleitung (VL) mit einem im Vergleich zum Komparatortakt wesentlich höheren Takt.
Die Grundidee der vorliegenden Erfindung ist also die Verwendung einer getakteten Verzögerungsleitung (VL), die leicht und mit geringer Stromaufnahme integriert werden kann, als Kernelement des in Sigma-Delta-Modulatoren zur Rauschformung verwendeten Filters. In Verbindung mit zeitkontinuierlich betriebenen Operationsverstärkern (OV) kann damit ein schneller SDM mit mäßiger Stromaufnahme realisiert werden. Es werden zwei Varianten vorgeschlagen: Taktung der Verzögerungsleitung (VL) mit dem Komparatortakt oder Taktung mit wesentlich höherer Frequenz.
Dieses Konzept ist praktisch auf jede bekannte und erdenkliche Architektur von zeitkontinuierlichen Sigma-Delta-Wandlern anwendbar, insbesondere auf jeden Filtergrad, Tiefpaß- und Bandpass-Wandler, reale und komplexe Wandler, single-loop und kaskadierte Wandler.
Das in der Figur dargestellte Schaltbild eines Ausführungsbeispiels eines erfindungsgemäßen SDM zweiter Ordnung mit Tiefpassfilterung im Vorwärtspfad zeigt exemplarisch nur eine von vielen möglichen Implementierungen z.B. mit höherem oder niedrigerem Filtergrad, Bitzahl, Überabtastung. Durch Verwendung von je zwei Verzögerungselementen (VL) und Operationsverstärkern (OV) in einer sogenannten Resonator-Loop sind auch Bandpasswandler und sogar komplexe Bandpasswandler möglich. Auch Kombinationen mit digitaler Filterung im Rückkopplungspfad oder kaskadierte Wandler, z.B. gemäß dem MASH-Konzept, sind möglich. Die Tiefpassimplementierung ist anstatt mit Feedback-Architektur, wie in der Figur dargestellt, auch mit Feedforward-Architektur möglich.

Claims

Sigma-Delta-Modulator mit einem Filter zur Rauschformung, wobei das Filter mindestens eine Verzögerungsleitung (VL) aufweist, und die Verzögerungsleitung (VL) eine getaktete Leitung ist, dadurch gekennzeichnet, dass der Sigma-Delta-Modulator so ausgeführt ist, dass die Taktung der mindestens einem Verzögerungsleitung (VL) mit einem im Vergleich zum Komparatortakt des Sigma-Delta-Modulators wesentlich höheren Takt erfolgt.
Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass die mindestens eine Verzögerungsleitung (VL) eine amplitudenkontinuierliche Leitung ist.
Sigma-Delta-Modulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass er mindestens einen zeitkontinuierlich betriebenen Operationsverstärker (OV) aufweist, der seriell zu der mindestens einen Verzögerungsleitung (VL) geschaltet ist.
Sigma-Delta-Modulator nach Anspruch 3, dadurch gekennzeichnet, dass er je zwei Verzögerungsleitungen (VL, VL 1) und Operationsverstärker (OV, OV 1) in einer Resonator Loop aufweist.
Sigma-Delta-Modulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass er als kaskadierter Wandler aufgebaut ist.
Sigma-Delta-Modulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Verzögerungsleitung mittels BBDs und/oder mittels CCDs integriert ausgeführt ist.