JP2007129722A

JP2007129722A - 演算増幅器

Info

Publication number: JP2007129722A
Application number: JP2006300093A
Authority: JP
Inventors: Lei Chen; レイ・チェン; Richard Kok Keong Lum; リチャード・コク・ケオン・ラム
Original assignee: Avago Technologies ECBU IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2005-11-04
Filing date: 2006-11-06
Publication date: 2007-05-24
Anticipated expiration: 2026-11-06
Also published as: US7292098B2; JP5215548B2; US20070103232A1

Abstract

【課題】安定性と駆動能力を改善した演算増幅器の提供。
【解決手段】演算増幅器(200)は、第１段(110)、第２段(120)、第３段(130)、及び第４段(140)を含む。演算増幅器(200)は、ネスト型相互コンダクタンス−キャパシタンス補償構成(154,164,174,114,124,134)を含む。第３段(130)は、クラスＡＢ制御装置を含む。第４段(140)はクラスＡＢ出力段を含む。
【選択図】図２

Description

本発明は、演算増幅器に関する。

演算増幅器（オペアンプ）は、多種多様なアナログ応用形態に有用である。例えば、演算増幅器は一般に、通信システムにおいて見つけられ、利用されている。演算増幅器を必要とする１つの応用形態は、電力線通信システムである。係るシステムにおいて、典型的な負荷抵抗は、大体数オームである。

この環境において、通常の演算増幅器は、従来技術の増幅器が十分な駆動電流を提供しないので、不適当である。残念ながら、重い抵抗型負荷がこの増幅器に適用される場合には、出力段電流は、出力段のバイアス電流が実情にそぐわないレベルに設定されない限り、負荷を駆動するのに不十分であろう。例えば、クラスＡ出力を使用する従来技術の演算増幅器は、電力線通信システムにおいて遭遇するタイプの抵抗型負荷を駆動するのに適していない。

更に、多段演算増幅器の設計において、不安定性と信号歪みは、設計者にとって常に心配の種である。電力線通信システムにおいて、安定性の問題は、電力線のインピーダンスが時間と共に変化し、時として非常に低くなる可能性があるので、非常に大きな心配の種である。従来技術の演算増幅器は、動作中に増幅器を不安定にする可能性がある望ましくないＡＣ応答を呈することが多い。大きな信号歪みは、歪みが信号の有効で効率的な伝送を妨げるので、望ましくない。

手法の一例は、１９９３年５月１８日に発行され、Pernici他による「Differential Output, Power, CMOS, Operational Amplifier」と題する特許文献１に説明されている。残念ながら、その具現化形態は、ＰＭＯＳ経路とＮＭＯＳ経路における不平衡利得に起因した大きな歪みを有する。例えば、ＰＭＯＳ経路の全実効利得は、第１段の利得、第２段の利得、及び第３段の利得の積であり、それに対して、ＮＭＯＳ経路の全実効利得は、第１段と第３段の利得の積でしかない。
米国特許第５，２１２，４５５号

前述の説明に基づいて、上記の欠点を克服する演算増幅器の必要性が残っている。

本発明の一実施形態によれば、高い線形性、高いドライバビリティの４段演算増幅器が説明される。演算増幅器は、第１段、第２段、第３段、及び第４段を含む。増幅器は、ネスト型相互コンダクタンス−キャパシタンス補償構成を含む。第３段は、クラスＡＢ制御装置を含む。第４段はクラスＡＢ出力段を含む。

本発明によれば、安定性と駆動能力を改善した演算増幅器が提供される。

本発明は、添付図面において制限するためではなく一例として示され、図面において、同じ参照符号は、類似した要素を示す。

安定性と駆動能力を改善した演算増幅器が説明される。以下の説明において、説明の目的で、本発明の完全な理解を提供するために多数の特定の細部が記述されている。しかしながら、当業者には明らかになるように、本発明はこれら特定の細部を用いずに実施され得る。また、良く知られた構造およびデバイスは、本発明を不必要に不明瞭にすることを避けるために、ブロック図の形態で示される。

演算増幅器（オペアンプ）１０
図１は、本発明の一実施形態による演算増幅器１０を示す。演算増幅器１０（オペアンプ）は、入力信号（例えば、入力電圧信号、Ｖｉ）を受け取る入力２０、出力信号（例えば、出力電圧、Ｖｏ）を発生する出力３０を含む。また、演算増幅器１０は駆動電流（Ｉ drive）３４も生成する。増幅器１０は、出力３０に結合された負荷１４（例えば、抵抗型負荷または容量性負荷）を駆動することができる。

また、演算増幅器１０は、複数の増幅段４０（例えば、Ｎ段）、周波数補償装置５０、及び駆動電流強化装置６０も含む。演算増幅器１０は、Ｎ段（例えば、Ｎ段のオペアンプ）を含む多段演算増幅器（オペアンプ）とすることができる。

周波数補償装置５０は、増幅器１０により生じた信号の歪みを低減し、演算増幅器１０の安定性を改善する。一実施形態において、周波数補償装置５０は、信号が入力２０から出力３０に進む際に、多数の信号経路を信号に提供する複数のフィードバック経路５４を含む。例えば、周波数補償装置５０は、ネスト型（ネステッド）補償構造（例えば、ネスト型ミラー補償構成またはネスト型相互コンダクタンス−キャパシタンス補償構成）を含み、図２に関連してより詳細に後述されるように、演算増幅器１０の安定性を改善することができる。

駆動電流強化生成装置６０は、約２オームから約３オームの範囲の抵抗型負荷を駆動できる出力電流を提供する。いくつかの応用形態において、駆動電流強化装置６０は、約０．５Ａから約１Ａの範囲である駆動電流（Ｉ drive）３４を生成する。

一実施形態において、本発明による演算増幅器は、比較的低い零入力（quiescent：休止）バイアス電流において高いドライバビリティを提供するために、クラスＡＢ出力段（プッシュプル出力段とも称する）を利用する。一実施形態において、本発明による演算増幅器は、約１０ｍＡから約２０ｍＡの範囲である零入力バイアス電流において１Ａの駆動電流を生成する。

図２に関連してより詳細に後述されるように、駆動電流強化装置６０は、本発明の一実施形態に従って、高い駆動能力（例えば、ＡＢ出力段）を有する出力段として実施され得る。

留意すべきは、演算増幅器１０は、集積回路７０（例えば、ドライバＩＣ）として実施され得る。別の実施形態において、演算増幅器１０は、送信機回路のような別の回路７４に組み込まれ得る。代案として、別の実施形態において、演算増幅器１０は、別個のコンポーネントとしてのシステム８０（例えば、電力線モデム（ＰＬＭ））、又はシステムの別のコンポーネントと集積化されたシステム８０において利用される。

４段演算増幅器
図２は、４つの段を含む図１の演算増幅器の例示的な具現化形態２００をより詳細に示すブロック図である。演算増幅器１０は、第１段１１０、第２段１２０、第３段１３０、及び第４段を含む。

演算増幅器１０は、複数のフィードバック経路（例えば、第１のフィードバック経路１１２、第２のフィードバック経路１２２、及び第３のフィードバック経路１３２）を含む。第１のフィードバック経路１１２は、第１の補償コンデンサ１１４（Ｃ１）を含む。第２のフィードバック経路１２２は、第２の補償コンデンサ１２４（Ｃ２）を含む。第３のフィードバック経路１３２は、第３の補償コンデンサ１３４（Ｃ３）を含む。

また、演算増幅器１０は、複数のフィードフォーワード経路（例えば、第１のフィードフォーワード経路１５０、第２のフィードフォーワード経路１６０、及び第３のフィードフォーワード経路１７０）も含む。第１のフィードフォーワード経路１５０は、一実施形態において負のフィードフォーワード段（−ＧＭＦ１により示す）である第１のフィードフォーワード回路１５４を含む。第２のフィードフォーワード経路１６０は、一実施形態において負のフィードフォーワード段（−ＧＭＦ２により示す）である第２のフィードフォーワード回路１６４を含む。第３のフィードフォーワード経路１７０は、一実施形態において負のフィードフォーワード段（−ＧＭＦ３により示す）である第３のフィードフォーワード回路１７４を含む。

利得段、フィードバック経路、及びフィードフォーワード経路は、ネスト型周波数補償構造を実現するように構成される。例えば、ネスト型周波数補償構造は、ネスト型ミラー補償構造、又は図２に示されるように、ネスト型相互コンダクタンス−キャパシタンス補償構成を含むことができる。ネスト型相互コンダクタンス−キャパシタンス補償構成は、第３段１３０、第４段１４０、第３のフィードフォーワード回路１７４、及び第３のフィードバック経路１３２を含む内側ループを含む。

また、ネスト型相互コンダクタンス−キャパシタンス補償構成は、第２段１２０、内側ループにおける全てのコンポーネント、第２のフィードフォーワード回路１６４、及び第２のフィードバック経路１２２を含む中間ループも含む。また、ネスト型相互コンダクタンス−キャパシタンス補償構成は、第１段１１０、中間ループの全てのコンポーネント、第１のフィードフォーワード回路１５４、及び第１のフィードバック経路１１２を含む外側ループも含む。ネスト型相互コンダクタンス−キャパシタンス補償構成は、増幅器１００を安定化し、信号歪みを低減する。

一実施形態において、増幅器１００の利得段は、非カスコードの低利得段である。ネスト型ミラー補償多段増幅器より優れた、本発明によるネスト型相互コンダクタンス−キャパシタンス補償トポロジーの１つの利点は、向上した帯域幅である。増幅器１００は、増幅器１００の性能を改善するために使用される１つ又は複数のフィードフォーワード段１５４、１６４、及び１７４を含む。

演算増幅器は、入力を出力に結合するＮＭＯＳ経路および入力を出力に結合するＰＭＯＳ経路を含む。一実施形態において、本発明による演算増幅器は、ＮＭＯＳ経路およびＰＭＯＳ経路の双方において等しい数の利得段を利用することにより信号歪みを低減する。例えば、演算増幅器の設計は、ＰＭＯＳ経路の合計の利得がＮＭＯＳ経路の合計の利得と均衡するように構成され得る。ＮＭＯＳ経路とＰＭＯＳ経路の利得を均衡させることにより、演算増幅器は高調波歪みの低減を達成する。

演算増幅器１０の例示的な回路の具現化形態
図３は、本発明の一実施形態による図２の演算増幅器２００の回路レベルの具現化形態３００を示す。一実施形態において非反転利得段（＋ＧＭ１）である第１の利得段１１０は、差動対を形成するトランジスタＭＰ１及びトランジスタＭＰ２で実施され得る。差動対はそれぞれ、入力信号ＩＮＮ、ＩＮＰを受け取る。トランジスタＭＮ１とＭＮ２は、差動対の入力段に負荷をかけるカレントミラーを形成する。第１のフィードフォーワード段（−ＧＭＦ１）は、トランジスタＭＮ１と共にカレントミラー（位相否定すなわちネゲーション（negation）を有する）を形成するトランジスタＭＮ３、ＭＮ４、及びＭＮ５を含む。

一実施形態において非反転利得段である第２の利得段（＋ＧＭ２）は、トランジスタＭＮ６を含む。トランジスタＭＰ６とトランジスタＭＰ７を含むＰＭＯＳカレントミラーは、位相否定を提供する。第２のフィードフォーワード段（−ＧＭＦ２）は、トランジスタＭＮ７で実施される。

ノードＮ２において、一実施形態において非反転利得段である第３の利得段（＋ＧＭ３）は、トランジスタＭＮ８、トランジスタＭＰ８、及びトランジスタＭＰ９により形成される。第３のフィードフォーワード段（−ＧＭＦ３）は、トランジスタＭＮ９で実施される。クラスＡＢ出力段制御回路（クラスＡＢ出力コントローラとも称する）は、トランジスタＭＰ１０、トランジスタＭＮ１２、及び後述されるバイアス回路により形成される。クラスＡＢ出力コントローラは、ＡＢ出力段（例えば、ＧＭＰ４とＧＭＮ４のブロック）を制御してバイアスする。出力段（ＧＭＰ４とＧＭＮ４）はそれぞれ、トランジスタＭＰ１３及びトランジスタＭＮ１３により実現され得る。留意すべきは、コンデンサ（例えば、Ｃ１、Ｃ２、Ｃ３、及びＣ４）が補償の目的のために設けられる。

入力ノード（ＩＮＮ及びＩＮＰ）にわたって差分信号が加えられた場合、ＭＮ１及びＭＮ２により形成されたカレントミラー負荷と共に、トランジスタＭＰ１及びＭＰ２は、入力信号を増幅する。次いで、ノードＮ１における増幅された信号は、第２の利得段ＭＮ６により増幅される。トランジスタＭＰ６及びＭＰ７は、この段において位相否定を提供する。

ノードＮ２における第２段の出力は、第３の利得段であるトランジスタＭＮ８により再び増幅される。トランジスタＭＰ８及びＭＰ９は第３段に位相否定を提供する。ノードＮ３及びＮ４のそれぞれにおける信号は、第３段の出力である。ノードＮ３及びＮ４における信号は同相であるが、トランジスタＭＮ１３及びトランジスタＭＰ１３を含む最終段を適切にバイアスするために異なるＤＣレベルにある。この実施形態において、最終段は、トランジスタＭＮ１３及びトランジスタＭＰ１３により形成される。最終段は、利得を提供するだけでなく、非常に重い負荷を駆動するのに十分なドライバビリティも提供する。

信号ＶＢＡ及びＶＢＢは、トランジスタＭＮ１２及びトランジスタＭＰ１０により形成されたクラスＡＢ制御回路に、適切なバイアス電圧として提供される。トランジスタＭＮ１０及びＭＮ１１、及びトランジスタＭＰ１０及びＭＰ１１は、クラスＡＢ制御回路にバイアス信号（例えば、バイアス電圧）を提供する。トランジスタＭＰ３、ＭＰ４、及びＭＰ５は、適切なバイアスを回路に提供するカレントミラーである。

留意すべきは、一実施形態において、本発明による演算増幅器は、本発明の譲受人から入手できるアジレント社の高電流ラインドライバＨＣＰＬ−８１００／０８１０のようなラインドライバ集積回路で実施される。更に留意すべきは、別の実施形態において、本発明による演算増幅器は、送信機、トランシーバ、又は電力線モデムのようなモデムに組み込まれ得る。

図４は、本発明の一実施形態による演算増幅器を設計するための方法を示す流れ図である。ステップ４１０において、ＮＭＯＳ経路が演算増幅器に設けられる。ＮＭＯＳ経路は、増幅器の入力を増幅器の出力に結合する。ステップ４２０において、ＰＭＯＳ経路が演算増幅器に設けられる。ＰＭＯＳ経路は、増幅器の入力を増幅器の出力に結合する。ステップ４３０において、ＮＭＯＳ経路の利得段の数がＰＭＯＳ経路の利得段の数に等しくなるように、増幅器が設計される。ステップ４４０において、高いドライバビリティを提供する出力段（例えば、ＡＢクラス出力段）が設けられ、そのドライバビリティは、一実施形態において、約１オームから約５オームの範囲の負荷に対して約１０ｍＡから約２０ｍＡのバイアス電流で約０．５Ａから約１Ａの範囲の駆動電流として定義される。

本発明による演算増幅器は、以下に限定されないが、電力線モデム、汎用ラインドライバ、信号調整回路、及びデジタル／アナログ変換器バッファを含む応用形態で利用され得る。

上記の説明において、本発明は、その特定の実施形態に関連して説明された。しかしながら、明らかなように、種々の修正および変更が本発明の広範な範囲から逸脱せずに行うことができる。従って、説明および図面は、限定的な意味ではなく、例示的な意味で考えられるべきである。

以下においては、本発明の種々の構成要件の組合せからなる例示的な実施形態を示す。
１．演算増幅器であって、
入力信号を受け取るための入力と、
駆動信号を生成するための出力と、
前記演算増幅器の入力に結合するための入力、及び出力を含む第１段と、
前記第１段の出力に結合するための入力、及び出力を含む第２段と、
前記第２段の出力に結合するための入力、及び出力を含む第３段と、
前記第３段の出力に結合するための入力、及び出力を含むクラスＡＢ出力段を含む第４段とを含み、
前記クラスＡＢ出力が、前記第４段に対する制御装置を含み、前記第１段、前記第２段、前記第３段、及び前記第４段がネスト型補償構造で構成される、演算増幅器。
２．前記ネスト型補償構造が、複数のフィードフォーワード経路を含む、上記１に記載の増幅器。
３．前記複数のフィードフォーワード経路が、
前記演算増幅器の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第１のフィードフォーワード経路と、
前記第２段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第２のフィードフォーワード経路と、
前記第３段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第３のフィードフォーワード経路とを含む、上記２に記載の増幅器。
４．前記第１のフィードフォーワード経路が、第１のフィードフォーワード相互コンダクタンス段を含む、上記３に記載の増幅器。
５．前記第２のフィードフォーワード経路が、第２のフィードフォーワード相互コンダクタンス段を含む、上記３に記載の増幅器。
６．前記第３のフィードフォーワード経路が、第３のフィードフォーワード相互コンダクタンス段を含む、上記３に記載の増幅器。
７．前記ネスト型補償構造が、複数のフィードバック経路を含む、上記１に記載の増幅器。
８．前記複数のフィードバック経路が、
前記第２段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第１のフィードバック経路と、
前記第３段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第２のフィードバック経路と、
前記第４段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第３のフィードバック経路とを含む、上記７に記載の増幅器。
９．前記第１のフィードバック経路が、第１の補償コンデンサを含む、上記８に記載の増幅器。
１０．前記第２のフィードバック経路が、第２の補償コンデンサを含む、上記８に記載の増幅器。
１１．前記第３のフィードバック経路が、第３の補償コンデンサを含む、上記８に記載の増幅器。
１２．前記第１段が、差分入力を受け取り、シングルエンド出力を生成する差動増幅段を含む、上記１に記載の増幅器。
１３．前記第２段が、単一の電界効果トランジスタ（ＦＥＴ）を含む、上記１に記載の増幅器。
１４．演算増幅器であって、
入力と、
出力と、
複数の段とを含み、
前記複数の段が、前記演算増幅器の安定性を改善する周波数補償構造で構成され、
前記複数の段が、クラスＡＢ出力段、及び前記複数の段の１つに集積化されたクラスＡＢコントローラを含む、演算増幅器。
１５．前記周波数補償構造が、複数のフィードフォーワード経路を含む、上記１４に記載の増幅器。
１６．前記複数のフィードフォーワード経路が、
前記演算増幅器の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第１のフィードフォーワード経路と、
前記第２段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第２のフィードフォーワード経路と、
前記第３段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第３のフィードフォーワード経路とを含む、上記１５に記載の増幅器。
１７．前記第１のフィードフォーワード経路が、第１のフィードフォーワード相互コンダクタンス段を含み、前記第２のフィードフォーワード経路が、第２のフィードフォーワード相互コンダクタンス段を含み、前記第３のフィードフォーワード経路が、第３のフィードフォーワード相互コンダクタンス段を含む、上記１６に記載の増幅器。
１８．前記周波数補償構造が、複数のフィードバック経路を含む、上記１４に記載の増幅器。
１９．前記複数のフィードバック経路が、
前記第２段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第１のフィードバック経路と、
前記第３段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第２のフィードバック経路と、
前記第４段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第３のフィードバック経路とを含む、上記１８に記載の増幅器。
２０．前記第１のフィードバック経路が、第１の補償コンデンサを含み、前記第２のフィードバック経路が、第２の補償コンデンサを含み、前記第３のフィードバック経路が、第３の補償コンデンサを含む、上記１９に記載の増幅器。

本発明の一実施形態による演算増幅器を示す図である。４つの段を含む図１の演算増幅器の例示的な具現化形態をより詳細に示すブロック図である。本発明の一実施形態による図２の演算増幅器の回路レベルの具現化形態を示す図である。本発明の一実施形態による演算増幅器を設計するための方法を示す流れ図である。

符号の説明

10 200、300 演算増幅器
14 負荷
20 入力
30 出力
40 複数の増幅段
50 周波数補償装置
54 複数のフィードバック経路
60 駆動電流強化生成装置
110 第１段
112、122、132 フィードバック経路
114、124、134 補償コンデンサ
120 第２段
130 第３段
140 第４段
150、160、170 フィードフォーワード経路

Claims

演算増幅器（10）であって、
入力信号を受け取るための入力（20）と、
駆動信号を生成するための出力（30）と、
複数の段（40）とを含み、
前記複数の段が、前記演算増幅器の安定性を改善するネスト型補償構造（50）で構成され、
前記複数の段が、クラスＡＢ出力段（140）、及び前記複数の段の１つに集積化されたクラスＡＢコントローラ（130）を含む、演算増幅器。
前記ネスト型補償構造（50）が、複数のフィードフォーワード経路（150、160、170）を含む、請求項１に記載の増幅器。
前記複数のフィードフォーワード経路が、
前記演算増幅器の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第１のフィードフォーワード経路（150）と、
前記第２段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第２のフィードフォーワード経路（160）と、
前記第３段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第３のフィードフォーワード経路（170）とを含む、請求項２に記載の増幅器。
前記第１のフィードフォーワード経路が、第１のフィードフォーワード相互コンダクタンス段（154）を含む、請求項３に記載の増幅器。
前記第２のフィードフォーワード経路が、第２のフィードフォーワード相互コンダクタンス段（164）を含む、請求項３に記載の増幅器。
前記第３のフィードフォーワード経路が、第３のフィードフォーワード相互コンダクタンス段（174）を含む、請求項３に記載の増幅器。
前記ネスト型補償構造が、複数のフィードバック経路（112、122、132）を含む、請求項１に記載の増幅器。
前記複数のフィードバック経路が、
前記第２段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第１のフィードバック経路（112）と、
前記第３段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第２のフィードバック経路（122）と、
前記第４段の入力に結合された第１の端部、及び前記演算増幅器の出力に結合された第２の端部を含む第３のフィードバック経路（132）とを含む、請求項７に記載の増幅器。
前記第１のフィードバック経路が、第１の補償コンデンサ（114）を含む、請求項８に記載の増幅器。
前記第２のフィードバック経路が、第２の補償コンデンサ（124）を含み、前記第３のフィードバック経路が、第３の補償コンデンサ（134）を含む、請求項８に記載の増幅器。