JP2011244099A - サンプルホールド回路及びa/d変換装置 - Google Patents
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Abstract
【解決手段】ホールド出力を行うオペアンプを備えるサンプルホールド回路において、所定複数の異なるタイミングで入力電圧をサンプリングするサンプリングキャパシタと、サンプリングキャパシタでサンプリングされた各入力電圧を加減算する加減算手段と、加減算手段により各入力電圧が加減算された後、該加減算により得られる電圧に含まれるオペアンプの入力オフセット電圧分を除去するオフセット電圧除去手段と、を備え、オペアンプは、オフセット電圧除去手段によりオペアンプの入力オフセット電圧分が除去された電圧をホールドして出力する。
【選択図】図1
Description
+Vos(1+Cs(parasitic)/Cs))
=(Cs/Cf)((Vin1´−Vin2´)
+Vos(1+Cs(parasitic)/Cs)) ・・・(1)
ここで、Vin1´=Vin1p−Vin1nであり、Vin2´=Vin2p−Vin2nであるとする。キャパシタCsp,CsnのミスマッチやキャパシタCfp,Cfnのミスマッチは十分に小さく、Csp=CsnかつCfp=Cfnが成立するものとし、オペアンプ110のゲインは十分に高く、また、コモンモード除去比CMRRは十分に高いものとする。また、Vosはオペアンプ110の入力オフセット電圧であり、Cs(parasitic)はサンプリングキャパシタCsp,Csnのオペアンプ入力コモンモード側に付随する寄生容量(例えば、IC回路でIC基板とキャパシタCsp,Csnとの間やキャパシタCsp,Csnへの配線とIC基板との間或いはその配線間などに付随してしまうもの)である(図5参照)。更に、キャパシタChp,Chnは上記ステップ100の処理後に使用しないため、このキャパシタChp,Chnによって寄生容量を介した信号伝達経路が形成されるのを防止するため、上記ステップ100の処理後はスイッチS11p,S11n又はS12p,S12nをオンすることが有効である。
+2・Vos(1+Cs(parasitic)/Cs) ・・・(2)
上記の如く一時記憶キャパシタCfp,CsnからサンプリングキャパシタCsp,Csnへの電荷の再転送が行われると、次に、制御回路102は、オペアンプ110の入力端子及び出力端子の極性反転を行う処理を実行する(ステップ108)。具体的には、このとき、制御回路102は、サンプリングキャパシタCsp,Csnの端子間電圧を維持したまま、スイッチS4−1p,S4−1n,S5p,S5n,S8−1p,S8−1nをオン状態からオフ状態へ切り替えると共に、スイッチS4−2p,S4−2n,S8−2p,S8−2nをオフ状態からオン状態へ切り替える(図9参照)。
+2・Vos(1+Cs(parasitic)/Cs)
−2・Vos(1+Cs(parasitic)/Cs)
=Vin1´−Vin2´+Vin3´ ・・・(3)
この点、上記ステップ100〜108の一連の処理を実行すれば、オペアンプ110の出力端子に現れる差動出力電圧Vo´として、オペアンプ110の入力オフセットやサンプリングキャパシタCsp,Csnの寄生容量による誤差をキャンセルした上記(3)式の如きアナログ電圧を生成することができる。制御回路102は、上記ステップ108の処理の結果としてオペアンプ110の出力端子に現れた差動出力電圧Vo´をホールドしてA/D変換対象のアナログ値として出力する(ステップ110)。
・・・(4)
Vo´=Vin1´+Vin3´+2・Vos(1+Cs(parasitic)/Cs)
・・・(5)
Vo´=Vin1´+Vin3´ ・・・(6)
従って、かかる変形例においても、上記した実施例と同様に、オペアンプ110の出力端子に最終的に現れる差動出力電圧Vo´として、オペアンプ110の入力オフセットやサンプリングキャパシタCsp,Csnの寄生容量による誤差をキャンセルしたアナログ電圧を生成することができるので、ホールド出力を行ううえでオペアンプ110の入力オフセット分の除去性能を向上させることが可能である。
・・・(11)
この差動出力電圧Vo´は、コンパレータ204,206の入力端子に入力される。コンパレータ204,206は、入力端子に入力されるオペアンプ110の差動出力電圧Vo´が、−Vref´/(a・b)から+Vref´/(a・b)までの範囲にあるか否かの比較結果を制御回路202へ供給する。例えば、コンパレータ204は、入力端子に入力されるオペアンプ110の差動出力電圧Vo´が+Vref´/(a・b)よりも大きいか否かの比較結果を制御回路202へ供給する。また、コンパレータ206は、入力端子に入力されるオペアンプ110の差動出力電圧Vo´が−Vref´/(a・b)よりも小さいか否かの比較結果を制御回路202へ供給する。
・・・(12)
また、上記ステップ204で−Vref´/(a・b)<Vo<+Vref´/(a・b)が成立することによりサンプリングキャパシタCsp,Csnで出力コモンモード電位Vocmのサンプリングが行われていた場合は、オペアンプ110の出力端子に現れる差動出力電圧Vo´は、次式(13)の如きものとなる。
更に、上記ステップ204でVo´<−Vref´/(a・b)が成立することによりサンプリングキャパシタCspで基準電位Vrefpのサンプリングが行われかつサンプリングキャパシタCsnで基準電位Vrefnのサンプリングが行われていた場合は、オペアンプ110の出力端子に現れる差動出力電圧Vo´は、次式(14)の如きものとなる。
・・・(14)
従って、一時記憶キャパシタCfp,CfnからサンプリングキャパシタCsp,Csnへの電荷の再転送後、サンプリングキャパシタCsp,Csnの両端に生ずる電圧は、入力オフセット及び寄生容量を考慮しなければ、Vo´>+Vref´/(a・b)が成立するときすなわちVin´>+Vref´/bが成立するときはほぼVin´−Vref´であり、−Vref´/(a・b)<Vo´<+Vref´/(a・b)が成立するときすなわち−Vref´/b<Vin´<Vref´/bが成立するときはほぼVin´であり、また、Vo´<−Vref´/(a・b)が成立するときすなわちVin´<−Vref´/bが成立するときはほぼVin´+Vref´である。このため、オペアンプ110の出力端子に現れる差動出力電圧Vo´は、−Vref´/bから+Vref´/bまでの範囲に収まる。
Vo´=Vin´ ・・・(16)
Vo´=Vin´+Vref´ ・・・(17)
この点、上記ステップ200〜210の一連の処理を実行すれば、オペアンプ110の出力端子に現れる差動出力電圧Vo´として、オペアンプ110の入力オフセットやサンプリングキャパシタCsp,Csnの寄生容量による誤差をキャンセルした上記(15)〜(17)式の如きアナログ電圧を生成することができる。制御回路202は、上記ステップ208の処理の結果としてオペアンプ110の出力端子に現れた差動出力電圧Vo´をホールドしてA/D変換対象のアナログ値として出力する(ステップ212)。
102,202 制御回路
110 オペアンプ
204,206 コンパレータ
Csp,Csn サンプリングキャパシタ
Cfp,Cfn 一時記憶キャパシタ
S1〜S13 スイッチ
Vinp,Vinn 入力アナログ電位
Vin´ 入力アナログ電圧
Vicm 入力コモンモード電位
Vop,Von 出力アナログ電位
Vo´ 出力アナログ電圧
Vocm 出力コモンモード電位
Vrefp,Vrefn 基準電位
Vref´ 基準電圧
Claims (12)
- ホールド出力を行うオペアンプを備えるサンプルホールド回路であって、
所定複数の異なるタイミングで入力電圧をサンプリングするサンプリングキャパシタと、
前記サンプリングキャパシタでサンプリングされた各入力電圧を加減算する加減算手段と、
前記加減算手段により各入力電圧が加減算された後、該加減算により得られる電圧に含まれる前記オペアンプの入力オフセット電圧分を除去するオフセット電圧除去手段と、を備え、
前記オペアンプは、前記オフセット電圧除去手段により前記オペアンプの入力オフセット電圧分が除去された電圧をホールドして出力することを特徴とするサンプルホールド回路。 - 前記加減算手段は、前記サンプリングキャパシタでサンプリングされた入力電圧に応じた電荷が一時転送される一時記憶キャパシタと、前記一時記憶キャパシタへ前記電荷が一時転送される際に該一時記憶キャパシタを前記サンプリングキャパシタと前記オペアンプの入力端子との接続点に導通させ、かつ、前記一時記憶キャパシタに前記電荷が一時転送された後に遮断される第1のスイッチと、前記第1のスイッチが遮断された後に入力電圧がサンプリングされた前記サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記電荷を戻す再転送手段と、を有することを特徴とする請求項1記載のサンプルホールド回路。
- 前記オフセット電圧除去手段は、前記再転送手段により前記一時記憶キャパシタに転送されていた前記電荷が前記サンプリングキャパシタへ戻された後に前記オペアンプの入力端子及び出力端子の極性を反転させる第2のスイッチを有することを特徴とする請求項2記載のサンプルホールド回路。
- 前記加減算手段は、前記一時記憶キャパシタへ前記電荷が一時転送される際に前記サンプリングキャパシタで入力電圧をサンプリングすることにより、該入力電圧を減算することを特徴とする請求項2又は3記載のサンプルホールド回路。
- ホールド出力を行うオペアンプを備えるサンプルホールド回路であって、
所定複数の異なるタイミングで2つの入力電圧をサンプリングする一対のサンプリングキャパシタと、
前記一対のサンプリングキャパシタでサンプリングされた各入力電圧を加減算する加減算手段と、
前記加減算手段により各入力電圧が加減算された後、該加減算により得られる2つの電圧の電位差に含まれる前記オペアンプの入力オフセット電圧分を除去するオフセット電圧除去手段と、を備え、
前記オペアンプは、前記オフセット電圧除去手段により前記オペアンプの入力オフセット電圧分が除去された前記電位差をホールドして出力することを特徴とするサンプルホールド回路。 - 前記加減算手段は、前記一対のサンプリングキャパシタでサンプリングされた入力電圧に応じた電荷が一時転送される一対の一時記憶キャパシタと、前記一対の一時記憶キャパシタへ前記電荷が一時転送される際に該一対の一時記憶キャパシタを前記一対のサンプリングキャパシタと前記オペアンプの入力端子との接続点に導通させ、かつ、前記一対の一時記憶キャパシタに前記電荷が一時転送された後に遮断される一対の第1のスイッチと、前記一対の第1のスイッチが遮断された後に入力電圧がサンプリングされた前記一対のサンプリングキャパシタへ前記一対の一時記憶キャパシタに転送されていた前記電荷を戻す再転送手段と、を有することを特徴とする請求項5記載のサンプルホールド回路。
- 前記オフセット電圧除去手段は、前記再転送手段により前記一対の一時記憶キャパシタに転送されていた前記電荷が前記一対のサンプリングキャパシタへ戻された後に前記オペアンプの入力端子及び出力端子の極性を反転させる第2のスイッチを有することを特徴とする請求項6記載のサンプルホールド回路。
- 前記加減算手段は、前記一対の一時記憶キャパシタへ前記電荷が一時転送される際に前記一対のサンプリングキャパシタで入力電圧をサンプリングすることにより、該入力電圧を減算することを特徴とする請求項6又は7記載のサンプルホールド回路。
- 前記一時記憶キャパシタの容量は、前記サンプリングキャパシタの容量よりも大きいことを特徴とする請求項6乃至8の何れか一項記載のサンプルホールド回路。
- 前記加減算手段は、前記一対のサンプリングキャパシタでサンプリングされた入力電圧に応じた電荷が前記一対の一時記憶キャパシタへ一時転送される際に該一対のサンプリングキャパシタの入力側端子を互いに接続させる第3のスイッチを有することを特徴とする請求項6乃至9の何れか一項記載のサンプルホールド回路。
- 前記加減算手段は、前記第3のスイッチにより前記一対のサンプリングキャパシタの入力側端子が互いに接続された状態で、該一対のサンプリングキャパシタでサンプリングされていた入力電圧に応じた電荷が前記一対の一時記憶キャパシタへ一時転送された後に、前記オペアンプの出力端子に現れる電圧が所定電圧よりも大きいか否かを判別する比較手段と、前記比較手段による判別結果に応じて、前記一対のサンプリングキャパシタでサンプリングされる入力電圧を切り替えるサンプリング電圧切替手段と、を有することを特徴とする請求項10項記載のサンプルホールド回路。
- 請求項11記載のサンプルホールド回路と、
前記サンプルホールド回路が備える前記オペアンプから出力される2つのアナログ出力電圧の電位差をA/D変換するA/D変換手段と、
前記A/D変換手段によりA/D変換して得られたデジタル値と、前記サンプリング電圧切替手段により切り替えられた後に前記一対のサンプリングキャパシタでサンプリングされた入力電圧に応じたデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするA/D変換装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010112520A JP5062293B2 (ja) | 2010-05-14 | 2010-05-14 | サンプルホールド回路及びa/d変換装置 |
US12/909,879 US8368430B2 (en) | 2010-05-14 | 2010-10-22 | Sample and hold circuit and A/D converter apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010112520A JP5062293B2 (ja) | 2010-05-14 | 2010-05-14 | サンプルホールド回路及びa/d変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011244099A true JP2011244099A (ja) | 2011-12-01 |
JP5062293B2 JP5062293B2 (ja) | 2012-10-31 |
Family
ID=44911223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010112520A Expired - Fee Related JP5062293B2 (ja) | 2010-05-14 | 2010-05-14 | サンプルホールド回路及びa/d変換装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8368430B2 (ja) |
JP (1) | JP5062293B2 (ja) |
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Date | Code | Title | Description |
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