TWI527366B

TWI527366B - Eliminating Memory Effects of Separating Operational Amplifier Sharing Technology Circuits

Info

Publication number: TWI527366B
Application number: TW103122746A
Authority: TW
Inventors: Bin-Da Liu; yi-ren Zhao
Original assignee: Univ Nat Cheng Kung
Priority date: 2014-07-01
Filing date: 2014-07-01
Publication date: 2016-03-21
Also published as: TW201603478A

Description

減輕記憶效應之分離式運算放大器共享技術電路

本發明係有關於一種減輕記憶效應之分離式運算放大器共享技術電路，尤指涉及一種將一個運算放大器擴展至三個電路區塊之間共享，特別係指運算放大器可藉由差動操作及電荷重新分配之機制於不同之時脈相位以有效地抑制記憶效應者。

在常見之雙時脈相位離散時間系統，為了節省功率消耗與晶片面積，於一個運算放大器為基礎之閉迴路電路，兩個操作於相反時脈之閉迴路電路可共享同一個運算放大器（K. Nagaraj, JSSC, 1997），如第６、７圖所示之傳統運算放大器共享架構、及習知之兩級取樣保持（S/H）電路採用傳統運算放大器共享技術之電路圖。然而，傳統將兩級取樣保持電路，包括第一級取樣保持電路３１及第二級取樣保持電路３２共用於一個運算放大器４１時，因為放大器之有限增益使得運算放大器４１輸入端寄生電容上存有殘存之訊號而導致記憶效應（Memory Effect），此殘存電壓會造成其諧波（Harmonic Tone, HD）反應在另一級電路（共享級）之輸出，使得電路之訊號對雜訊失真比（Signal to Noise-and-Distortion Ratio, SNDR）與無寄生動態範圍（Spurious-Free Dynamic Range, SFDR）皆受到影響而降低（如以下對第４圖(a)、第５圖(a)所述之說明）。

在習知之管線式類比數位轉換器與三角積分調變器之電路中，越後級之切換電容電路所需要之電容值越小。就後級電路區塊來說，前級電路區塊所決定之放大器頻寬與功率規格太過於滿足其所需。所以傳統一個運算放大器共享於兩級電路區塊之操作技術不僅會引起記憶效應，且亦不是最有效率使用運算放大器之安排。故，ㄧ般習用者係無法符合使用者於實際使用時之所需。

本發明之主要目的係在於，克服習知技藝所遭遇之上述問題並提供一種能將一個運算放大器擴展至三個電路區塊之間共享，可大幅度減輕記憶效應造成之諧波失真之情形，使得運算放大器所消耗之功率能更有效地被利用之減輕記憶效應之分離式運算放大器共享技術電路。

本發明之次要目的係在於，提供一種運算放大器可藉由差動操作及電荷重新分配之機制於不同之時脈相位以有效地抑制記憶效應之分離式運算放大器共享技術電路。

本發明之另一目的係在於，提供一種可應用於以運算放大器為基礎之多種單一取樣或雙重取樣之切換電容電路以實現離散時間系統之分離式運算放大器共享技術電路。

本發明之再一目的係在於，提供一種晶片之面積更可進一步降低，使得晶片之實現成本亦小於現有技術之分離式運算放大器共享技術電路。

為達以上之目的，本發明係一種減輕記憶效應之分離式運算放大器共享技術電路，係包括：一三級取樣保持單元，包含第一、第二及第三級取樣保持電路，用以分別輸入三種不同頻率之差動輸入訊號，且各級取樣保持電路各包含兩組取樣電容；以及一運算放大單元，係與該三級取樣保持單元電性相連，其整體可為一運算放大器，或一分為二配置成第一運算放大器及第二運算放大器，該第一運算放大器具有二第一放大器輸入開關與二第一放大器輸出開關，而該第二運算放大器具有二第二放大器輸入開關與二第二放大器輸出開關；

藉此，在雙操作時脈相位之系統（ Φ₁及 Φ₂）中，當時脈相位訊號 Φ₁為高電位時，該第一級取樣保持電路係將其差動輸入訊號取樣在其兩組取樣電容上，同時該運算放大器被分離為該第一、二運算放大器以同時完成該第二、三級取樣保持電路之訊號保持動作；而當時脈相位訊號 Φ₂為高電位時，該第二級取樣保持電路係將其差動輸入訊號取樣在其兩組取樣電容上，以及該第三級取樣保持電路係將其差動輸入訊號取樣在其兩組取樣電容上，同時該第一、二運算放大器合併為該運算放大器以完成該第一級取樣保持電路之訊號保持動作。

於本發明上述實施例中，該第一、二運算放大器係彼此相同且電晶體寬長比為該運算放大器之一半。

於本發明上述實施例中，該三級取樣保持單元係實施為一切換電容電路（Switched-Capacitor Circuits, SC Circuits）。

於本發明上述實施例中，該第一級取樣保持電路所使用之電容值為0.3pF。

於本發明上述實施例中，該第二、三級取樣保持電路所使用之電容值為0.15pF。

於本發明上述實施例中，以該運算放大器為基礎之電路之閉迴路頻寬為：

，

其中該β為回授因子；該g_m為放大器輸入差動對之轉導；以及該C_L為輸出端之總電容負載。

於本發明上述實施例中，該第一、第二及第三級取樣保持電路之閉迴路頻寬皆相同。

於本發明上述實施例中，當時脈相位訊號 Φ₁為高電位時，於前一個時脈相位訊號 Φ₂為高電位時殘存在合併的該運算放大器輸入端寄生電容上之訊號將會被該第一、二運算放大器以全差動操作機制而抵消；而當時脈相位訊號 Φ₂為高電位時，該第一、二運算放大器合併為該運算放大器，於前一個時脈相位訊號 Φ₁為高電位時殘存在該第一、二運算放大器輸入端寄生電容上之訊號將會在該第一、二運算放大器各自將正負輸入端相接而產生之電荷重新分配而抵消。

於本發明上述實施例中，該運算放大器係藉由關閉該些第一、二放大器輸入開關與輸出開關以合併該第一、二運算放大器之輸入端與輸出端，使該第一、二運算放大器合而為一。

於本發明上述實施例中，該減輕記憶效應之分離式運算放大器共享技術電路係適用於多種單一取樣或雙重取樣之離散時間電路系統，包含管線式類比數位轉換器（Pipelined Analog-to-Digital Converters, Pipelined ADCs）、三角積分調變器（Delta-Sigma Modulators, DSMs）及切換電容式濾波器（SC Filters）。

為了方便說明本發明所提之分離式運算放大器共享技術電路之主要原理與運作方式，係可藉由下述說明參閱所附圖式得一較佳之了解；以下將以一運算放大器共享於三級取樣保持電路來說明其實施方式，惟其僅為示例，但本發明不以為限。

（本發明部分）
三級取樣保持單元１
第一級取樣保持電路１１
第二級取樣保持電路１２
第三級取樣保持電路１３
運算放大單元２
運算放大器２１
運算放大器２２
放大器輸入開關２２１
放大器輸出開關２２２
運算放大器２３
放大器輸入開關２３１
放大器輸出開關２３２
（習用部分）
第一級取樣保持電路３１
第二級取樣保持電路３２
運算放大器４１
輸入開關４１１、４１２

第１圖，係本發明之分離式運算放大器共享技術電路示意圖。
第２圖，係本發明之分離式運算放大器共享技術電路之三級取樣保持電路詳細切換電容電路示意圖。
第３圖，係本發明之分離式運算放大器共享技術電路之三級取樣保持電路於不同時脈相位之電路操作示意圖。
第４圖，係本發明與傳統兩種運算放大器共享技術之第一級取樣保持電路效能比較示意圖。
第５圖，係本發明與傳統兩種運算放大器共享技術之第二級取樣保持電路效能比較示意圖。
第６圖，係傳統運算放大器共享技術電路示意圖。
第７圖，係習知之兩級取樣保持電路採用傳統運算放大器共享技術之詳細切換電容電路示意圖。

本發明可改善傳統運算放大器共享技術所引起之記憶效應與更進一步提升運算放大器共享技術之使用效率。亦即，在相同之功率消耗下，本發明所提出之技術可達到一個運算放大器共享於三個電路區塊，以增加更高之功率使用率。為了利於觀察記憶效應與說明電路操作原理，本發明設計三級取樣保持電路分別輸入三個不同頻率之訊號來取代一應用實例，管線式類比數位轉換器（Pipelined Analog-to-Digital Converters, Pipelined ADCs）中的三級串接之結合增益級/減法器之數位類比轉換器電路（Multiplying Digital to Analog Converter, MDAC）。

請參閱『第１圖～第３圖』所示，係分別為本發明之分離式運算放大器共享技術電路示意圖、本發明之分離式運算放大器共享技術電路之三級取樣保持電路詳細切換電容電路示意圖、及本發明之分離式運算放大器共享技術電路之三級取樣保持電路於不同時脈相位之電路操作示意圖。如圖所示：本發明係一種減輕記憶效應之分離式運算放大器共享技術電路，係包括一三級取樣保持單元１及一運算放大單元２所構成。

上述所提之三級取樣保持單元１係包含第一、第二及第三級取樣保持電路１１、１２、１３，用以分別輸入三種不同頻率之差動輸入訊號。

該運算放大單元２係與該三級取樣保持單元１電性相連，其可為一大型運算放大器２１，或一分為二配置成兩個完全相同且電晶體寬長比為大型運算放大器２１一半之小型運算放大器２２、２３，該運算放大器２２具有二放大器輸入開關２２１與二放大器輸出開關２２２，而該運算放大器２３具有二放大器輸入開關２３１與二放大器輸出開關２３２。如是，藉由上述揭露之結構構成一全新之減輕記憶效應之分離式運算放大器共享技術電路。

當運用時，需要大電容值之第一級取樣保持電路１１在時脈相位訊號 Φ₂為高電位時，藉由關閉該放大器輸入開關２２１與２３１以合併該運算放大器２２、２３之輸入端，以及關閉該放大器輸出開關２２２與２３２以合併該運算放大器２２、２３之輸出端，使該運算放大器２２、２３合而為一，結成一個大型運算放大器２１來使用。而在時脈相位訊號 Φ₁為高電位時，較小電容值需求之第二與第三級取樣保持電路１２、１３各自使用分離之小型運算放大器２２、２３。

本發明所提出之分離式運算放大器共享技術電路之三級取樣保持單元係實施為一切換電容電路（Switched-Capacitor C ircuits, SC C ircuits），如第２圖所示，圖中之V_IP1,IN1、V_IP2,IN2、V_IP3,IN3分別為第一、第二及第三級取樣保持電路之差動輸入訊號。在雙操作時脈相位之系統中，當時脈相位訊號 Φ₁為高電位時，第一級取樣保持電路係將差動輸入訊號V_IP1,IN1取樣在電容C_s1p,s1n上，同一時間大型運算放大器２１被分離為兩個相同之小型運算放大器２２、２３以同時完成第二級與第三級取樣保持電路之訊號保持動作；而當時脈相位訊號 Φ₂為高電位時，第二與第三級取樣保持電路係將差動輸入訊號V_IP2,IN2與V_IP3,IN3分別取樣在電容C_s2p,s2n與C_s3p,s3n上，同一時間兩個小型運算放大器２２、２３合併為一大型運算放大器２１以完成第一級取樣保持電路之訊號保持動作。為滿足切換電容電路（例如：10位元管線式類比數位轉換器）之需求，本發明第一級取樣保持電路所使用之電容值為0.3 pF。而傳統1.5 bit/per stage之管線式類比數位轉換器中，越後級之MDAC所使用之電容值可以一直被縮放兩倍下去，為了便於設計，所以本發明之第二級與第三級取樣保持電路所使用之電容值皆設定為0.15 pF。

上述電路於不同時脈相位之操作動作如第３圖所示，圖中之C_pA+與C_pA-為位於上方小型運算大放器２２之正與負輸入端之寄生電容；C_pB+與C_pB-為位於下方小型運算大放器２３之正與負輸入端之寄生電容。

一個運算放大器為基礎之電路之閉迴路系統，其頻寬決定了電路輸出訊號穩定之精確度，可以表示為：

，

其中β為回授因子；g_m為運算放大器輸入差動對之轉導；以及C_L為輸出端看到之總電容負載。由第３圖得知，每一級取樣保持電路之回授因子皆相同，其中第一級取樣保持電路使用合併之大型運算放大器，所以轉導量為2倍；而第二級與第三級取樣保持電路只有使用單一個小型運算放大器，轉導量僅為1倍，即第一級電路之1/2。又第二級與第三級取樣保持電路之電容負載亦為第一級之1/2，因而使得第一、第二及第三級取樣保持電路之閉迴路頻寬皆相同。所以本發明提出之分離式運算放大器共享技術電路並不會因為後級電路僅使用小型運算放大器而造成閉迴路頻寬不足，使得輸出訊號穩定之精確度變差。

另一方面，本發明所提出之技術解決了傳統運算放大器共享所引起之記憶效應。本發明提出之減輕記憶效應方法於兩個時脈相位為不相同之機制來消除寄生電容上殘存之訊號。其解釋分別如下：

1.第一級取樣保持電路輸出訊號殘存電壓記憶效應之消除機制：

參照第３圖，時脈相位訊號 Φ₂為高電位時，第一級取樣保持電路呈現訊號保持之狀態。當時脈相位訊號 Φ₂之高電位時間快結束時，有限之運算放大器增益造成分別有V_OP1/-A之殘存訊號儲存於寄生電容C_pA+與C_pA-，以及有V_ON1/-A之殘存訊號儲存於寄生電容C_pB+與C_pB-。然而，如第３圖所示，當時脈相位訊號 Φ₁為高電位時，兩個小型運算放大器２２、２３各自分開操作，使得分別殘存於大型運算放大器２１負輸入端寄生電容C_pA+與C_pA-、正輸入端寄生電容C_pB+與C_pB-上之訊號可以分別藉由小型運算放大器２２、２３之全差動操作方式而抵消，以消除第一級取樣保持電路電路之記憶效應。

2.第二/第三級取樣保持電路輸出訊號殘存電壓記憶效應之消除機制：

於前一個時脈相位訊號 Φ₁之高電位時間快結束時，有限之運算放大器增益造成分別有V_OP2/-A與V_ON2/-A之殘存訊號儲存於小型運算放大器２２輸入端之寄生電容C_pA-與C_pA+，以及V_OP3/-A與V_ON3/-A之殘存訊號儲存於另一小型運算放大器２３輸入端之寄生電容C_pB-與C_pB+，而這些殘存之輸出訊號也將造成記憶效應。但使用本發明所提出之技術，可在下一個時脈相位訊號 Φ₂為高電位時，因為兩個小型運算放大器２２、２３各自之正與負輸入端相接、正與負輸出端亦相連，使得原本於儲存於寄生電容上之第二級與第三級取樣保持電路之殘存輸出訊號成份可藉由電荷共享之機制而抵消，以消除第二與第三級取樣保持電路之記憶效應。

從電路實現角度來看，使用分離式運算放大器共享技術電路需要額外之放大器輸入、出開關２２１、２２２、２３１、２３２來隔開互相共享運算放大器之電路其取樣電容，並使得可獨立或合併兩個小型運算放大器。與傳統運算放大器共享技術運用於兩級取樣保持電路相比（如第７圖所示），本發明提出之分離式運算放大器共享技術電路之實現（如第２圖所示）幾乎不需要額外之電路或開關便可以完成。唯一不同處為當分離成兩個小型運算放大器２２、２３各自需額外放大器輸入開關２２１與２３１來阻絕與第一級取樣電容C_s1p,s1n（於 Φ₁時）之連接，但觀察可發現這兩套放大器輸入開關２２１與２３１相當於第７圖中使用傳統運算放大器共享技術電路之輸入開關４１１與４１２。把本發明所提兩個放大器輸入開關２２１與２３１之尺寸設計為傳統輸入開關４１１與４１２之一半，則第７圖與第２圖之電路即可為相同之實現。

請參閱『第４圖及第５圖』所示，係分別為本發明與傳統兩種運算放大器共享技術之第一級取樣保持電路效能比較示意圖、及本發明與傳統兩種運算放大器共享技術之第二級取樣保持電路效能比較示意圖。如圖所示：為證明與顯示本發明之消除記憶效應功效，係進行取樣保持電路採用本發明之分離式運算放大器共享技術電路與採用傳統運算放大器共享技術之訊號對雜訊失真比（Signal to Noise-and-Distortion Ratio, SNDR）之模擬試驗。模擬條件：電路模擬軟體使用HSPICE，採用0.18 μm CMOS製程，供給電壓為1.8 V，取樣頻率為50 MHz。在電路模擬時，第一級取樣保持電路輸入頻率（f_in1）為1.26953125 MHz、振幅為 ±150 mV之輸入訊號；第二級取樣保持電路輸入頻率（f_in2）為5.17578125 MHz、振幅為 ±150 mV之輸入訊號；注意，在這為了便於觀察第一、二級之輸出頻譜圖，第三級取樣保持電路係輸入直流之共模電壓（Common Mode Voltage）訊號，0.9 V。電路之輸出訊號皆做512點快速傅立葉轉換（Fast Fourier Transform, FFT），來比較使用兩種運算放大器共享技術之取樣保持電路效能。觀察第４圖(a)，係兩級取樣保持電路使用傳統運算放大器共享技術之第一級取樣保持電路輸出訊號對雜訊失真比之模擬頻譜，可以發現除了輸入訊號V_IP1,IN1及其第三諧波與第五諧波外，由於記憶效應，第二級之輸入訊號V_IP2,IN2也會反應在此頻譜上，使得SFDR被它限制、而SNDR嚴重被影響，導致SNDR僅為63.08 dB。如第４圖(b)所示，係三級取樣保持電路使用本發明所提之分離式運算放大器共享技術電路之第一級取樣保持電路輸出訊號對雜訊失真比之模擬頻譜，當採用本發明提出之技術，很明顯地，因記憶效應反應出之第二級輸入訊號強度被大大地壓抑，使得SNDR與SFDR不被記憶效應所限制，SNDR達到66.91 dB，足足改善了3.83 dB。類似地，觀察第５圖(a)，即兩級取樣保持電路使用傳統運算放大器共享技術之第二級取樣保持電路輸出訊號對雜訊失真比之模擬頻譜，可以發現除了輸入訊號及其諧波外，由於記憶效應，第一級之輸入訊號之成份也會出現在此頻譜上，因而SFDR被它限制、而SNDR嚴重被影響，導致SNDR僅為52.89 dB。如第５圖(b)所示，係三級取樣保持電路使用本發明所提之分離式運算放大器共享技術電路之第二級取樣保持電路輸出訊號對雜訊失真比之模擬頻譜，當採用本發明提出之技術，很明顯地，因記憶效應反應出之第一級輸入訊號及其諧波強度被大大地壓抑，使得SNDR可達到72.26 dB，明顯改善了19.37 dB。由上述模擬結果可以看出，通過採用本發明之技術可大幅減輕記憶效應，證明本發明對於抑制運算放大器共享時產生之記憶效應有著非常顯著之貢獻。

本發明係有關於一種減輕記憶效應之分離式運算放大器共享技術電路，可大幅度減輕記憶效應造成之諧波失真之情形，亦能將傳統方式中，兩個電路區塊共享一個運算放大器，增加至三個電路區塊共享一個運算放大器，使得運算放大器所消耗之功率能更有效地被利用。本發明所提出之技術係運算放大器可藉由差動操作及電荷重新分配之機制於不同之時脈相位以有效地抑制記憶效應。此發明可應用於以運算放大器為基礎之多種單一取樣或雙重取樣之切換電容電路以實現離散時間系統，例如：管線式類比數位轉換器、三角積分調變器（Delta-Sigma Modulators, DSMs）及切換電容式濾波器（SC Filters）等。此外，與現有技術相比，本發明不僅再進一步節省功率消耗、並大幅減輕運算放大器共享時所產生之記憶效應，且晶片之面積更可進一步降低，使得晶片之實現成本亦小於現有技術。

綜上所述，本發明係一種減輕記憶效應之分離式運算放大器共享技術電路，可有效改善習用之種種缺點，係運算放大器可藉由差動操作及電荷重新分配之機制於不同之時脈相位以有效地抑制記憶效應，可大幅度減輕記憶效應造成之諧波失真之情形，亦能將一個運算放大器增加至三個電路區塊共享，使得運算放大器所消耗之功率能更有效地被利用，且可進一步降低晶片面積及其成本，進而使本發明之産生能更進步、更實用、更符合使用者之所須，確已符合發明專利申請之要件，爰依法提出專利申請。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。

三級取樣保持單元１
第一級取樣保持電路１１
第二級取樣保持電路１２
第三級取樣保持電路１３
運算放大單元２
運算放大器２１
運算放大器２２
放大器輸入開關２２１
放大器輸出開關２２２
運算放大器２３
放大器輸入開關２３１
放大器輸出開關２３２

Claims

一種減輕記憶效應之分離式運算放大器共享技術電路，係包括：
一三級取樣保持單元，包含第一、第二及第三級取樣保持電路，用以分別輸入三種不同頻率之差動輸入訊號，且各級取樣保持電路各包含兩組取樣電容；以及
一運算放大單元，係與該三級取樣保持單元電性相連，其整體可為一運算放大器，或一分為二配置成第一運算放大器及第二運算放大器，該第一運算放大器具有二第一放大器輸入開關與二第一放大器輸出開關，而該第二運算放大器具有二第二放大器輸入開關與二第二放大器輸出開關；
藉此，在雙操作時脈相位之系統中，當第一時脈相位訊號Φ₁為高電位時，該第一級取樣保持電路係將其差動輸入訊號取樣在其兩組取樣電容上，同時該運算放大器被分離為該第一、二運算放大器以同時完成該第二、三級取樣保持電路之訊號保持動作；而當第二時脈相位訊號Φ₂為高電位時，該第二級取樣保持電路係將其差動輸入訊號取樣在其兩組取樣電容上，以及該第三級取樣保持電路係將其差動輸入訊號取樣在其兩組取樣電容上，同時該第一、二運算放大器合併為該運算放大器以完成該第一級取樣保持電路之訊號保持動作。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，其中，該第一、二運算放大器係彼此相同且電晶體寬長比為該運算放大器之一半。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，其中，該三級取樣保持單元係實施為一切換電容電路（Switched-Capacitor Circuits, SC Circuits）。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，其中，以該運算放大器為基礎之電路之閉迴路頻寬為：
，
其中該β為回授因子；該g_m為放大器輸入差動對之轉導；以及該C_L為輸出端之總電容負載。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，其中，該第一、第二及第三級取樣保持電路之閉迴路頻寬皆相同。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，其中，當第一時脈相位訊號Φ₁為高電位時，於前一個第二時脈相位訊號Φ₂為高電位時殘存在合併的該運算放大器輸入端寄生電容上之訊號將會被該第一、二運算放大器以全差動操作機制而抵消；而當第二時脈相位訊號Φ₂為高電位時，該第一、二運算放大器合併為該運算放大器，於前一個第一時脈相位訊號Φ₁為高電位時殘存在該第一、二運算放大器輸入端寄生電容上之訊號將會在該第一、二運算放大器各自將正負輸入端相接而產生之電荷重新分配而抵消。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，其中，該運算放大器係藉由關閉該些第一、二放大器輸入開關與輸出開關以合併該第一、二運算放大器之輸入端與輸出端，使該第一、二運算放大器合而為一。
依申請專利範圍第１項所述之減輕記憶效應之分離式運算放大器共享技術電路，係適用於多種單一取樣或雙重取樣之離散時間電路系統，包含管線式類比數位轉換器（Pipelined Analog-to-Digital Converters, Pipelined ADCs）、三角積分調變器（Delta-Sigma Modulators, DSMs）及切換電容式濾波器（SC Filters）。