JP2019193139A - 制限回路および電子装置 - Google Patents

Abstract

【課題】オペアンプの出力電圧を制限する制限回路において、出力電圧の信号の品質を向上させる。【解決手段】制限回路としての増幅部２００は、短絡トランジスタ２１１、２１２およびゲート電圧供給部２２０を具備する。この制限回路において、短絡トランジスタは、オペアンプの入力端子とゲートとの間の電圧Ｖｆ１、Ｖｆ２が所定の閾値電圧より高い場合には入力端子とオペアンプの出力端子との間の経路を短絡する。また、制限回路において、ゲート電圧供給部は、閾値電圧と出力端子の出力電圧とに応じた電圧をゲートに供給する。【選択図】図２

Description

本技術は、制限回路および電子装置に関する。詳しくは、アナログ信号のレベルを制限する制限回路および電子装置に関する。

従来より、音響機器やセンサーなどの電子装置において、アナログ信号を増幅する増幅回路の後段の回路を保護するなどの目的で、その増幅回路の出力電圧を所定の制限範囲内に制限する制限回路が用いられている。例えば、オン状態になるとオペアンプの入出力端子を短絡するトランジスタと、そのトランジスタのゲートに一定の電圧を供給する抵抗および電流源とを設けた制限回路が提案されている（例えば、特許文献１参照。）。この制限回路において電流源は、抵抗に電流を供給して一定の電圧を生じさせる。

特開２００３−３１８６８４号公報

上述の従来技術では、一定電圧とトランジスタの閾値電圧との差を制限電圧として、出力電圧が制限電圧を超えた場合や制限電圧未満になった場合に、トランジスタがオン状態に移行してオペアンプの入出力端子が短絡される。この入出力端子の短絡により、増幅回路のゲインが零となるため、出力電圧を制限範囲内に制限することができる。しかしながら、トランジスタの閾値電圧にばらつきがある場合に、そのばらつきに起因して制限電圧が設計値から外れてしまうおそれがある。これにより、出力電圧の信号の品質が低下するおそれがある。例えば、制限範囲の上限と下限とのバランスが崩れて最大音と最小音との比（デシベルなど）が制限前と異なる値になり、音声信号などの音質が低下する。また、音質の低下により、制限した音声等の信号に対して音声認識を行う際などに認識精度が低下してしまう。

本技術はこのような状況に鑑みて生み出されたものであり、オペアンプの出力電圧を制限する制限回路において、出力電圧の信号の品質を向上させることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、オペアンプの入力端子とゲートとの間の電圧が所定の閾値電圧より高い場合には上記入力端子と上記オペアンプの出力端子との間の経路を短絡する短絡トランジスタと、上記閾値電圧と上記出力端子の出力電圧とに応じた電圧を上記ゲートに供給するゲート電圧供給部とを具備する制限回路である。これにより、出力電圧が、閾値電圧に依存しない電圧より制限されるという作用をもたらす。

また、この第１の側面において、上記ゲート電圧供給部は、上記閾値電圧に略一致する電圧と所定のバイアス電圧との差に上記出力端子の出力電圧を加えた電圧を上記ゲートに供給してもよい。これにより、出力電圧が制限電圧に達したときに短絡トランジスタがオン状態になるという作用をもたらす。

また、この第１の側面において、上記ゲート電圧供給部は、一定の電流を供給する電流源と、上記電流源と上記短絡トランジスタの上記ゲートとの間に直列に接続された直列抵抗と、上記電流源および上記直列抵抗の接続点にゲートが接続され、ソースが上記出力端子に接続され、ドレインが上記短絡トランジスタの上記ゲートに接続されたオン状態の調整トランジスタとを備えてもよい。これにより、調整トランジスタの閾値電圧と出力電圧との差に制限電圧を加えた電圧がゲートに供給されるという作用をもたらす。

また、この第１の側面において、上記短絡トランジスタは、Ｎ型の第１短絡トランジスタと、Ｐ型の第２短絡トランジスタとを備え、上記ゲート電圧供給部は、上記第１短絡トランジスタの閾値電圧と上記出力電圧とに応じた電圧を上記第１短絡トランジスタのゲートに供給するとともに上記第２短絡トランジスタの閾値電圧と上記出力電圧とに応じた電圧を上記第２短絡トランジスタのゲートに供給してもよい。これにより、上限および下限の制限電圧により出力電圧が制限されるという作用をもたらす。

また、この第１の側面において、上記オペアンプは、差動信号を増幅し、上記短絡トランジスタは、上記オペアンプの反転入力端子とゲートとの間の電圧が閾値電圧より高い場合には上記反転入力端子と上記オペアンプの非反転出力端子との間の経路を短絡する正側短絡トランジスタと、上記オペアンプの非反転入力端子とゲートとの間の電圧が閾値電圧より高い場合には上記非反転入力端子と上記オペアンプの反転出力端子との間の経路を短絡する負側短絡トランジスタとを備え、上記ゲート電圧供給部は、上記正側短絡トランジスタの上記閾値電圧と上記非反転出力端子の正側出力電圧とに応じた電圧を上記正側短絡トランジスタの上記ゲートに供給する正側ゲート電圧供給部と、上記負側短絡トランジスタの上記閾値電圧と上記反転出力端子の負側出力電圧とに応じた電圧を上記負側短絡トランジスタの上記ゲートに供給する負側ゲート電圧供給部とを備えてもよい。これにより、差動信号が制限されるという作用をもたらす。

また、この第１の側面において、上記オペアンプは、シングルエンド信号を増幅してもよい。これにより、シングルエンド信号が制限されるという作用をもたらす。

また、この第１の側面において、上記短絡トランジスタと上記出力端子との間に挿入された挿入抵抗をさらに具備してもよい。これにより、ソフトクリップが実現されるという作用をもたらす。

また、本技術の第２の側面は、オペアンプと、上記オペアンプの入力端子とゲートとの間の電圧が所定の閾値電圧より高い場合には上記入力端子と上記オペアンプの出力端子との間の経路を短絡する短絡トランジスタと、上記閾値電圧と上記出力端子の出力電圧とに応じた電圧を上記ゲートに供給するゲート電圧供給部とを具備する電子装置である。これにより、オペアンプの出力電圧が、閾値電圧に依存しない電圧より制限されるという作用をもたらす。

本技術によれば、オペアンプの出力電圧を制限する制限回路において、出力電圧の信号の品質を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における増幅部の一構成例を示すブロック図である。 本技術の第１の実施の形態における負側クリップ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における増幅部の入出力特性の一例を示すグラフである。 本技術の第１の実施の形態の第１の変形例における正側クリップ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の第１の変形例における負側クリップ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の第１の変形例における出力電圧の波形の一例を示すグラフである。 比較例における出力電圧の波形の一例を示すグラフである。 本技術の第１の実施の形態の第２の変形例における増幅部の一構成例を示すブロック図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（閾値電圧および出力電圧に応じた電圧をゲートに供給する例）
２．第１の変形例（抵抗を挿入し、閾値電圧および出力電圧に応じた電圧をゲートに供給する例）
３．第２の変形例（シングルエンド信号を増幅し、閾値電圧および出力電圧に応じた電圧をゲートに供給する例）

＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、本技術の第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、増幅部２００、ＡＤＣ（Analog to Digital Converter）１１０、ロジック回路１２０、ＤＡＣ（Digital to Analog Converter）１３０および増幅部１４０を備える。電子装置１００としては、音響機器やスマートフォンなどが想定される。

増幅部２００は、アナログの入力信号（音声信号など）を増幅するものである。この増幅部２００には、例えば、信号線２０６および２０７を介して、差動信号が入力信号として入力される。増幅部２００は、その差動信号を増幅し、ＡＤＣ１１０に信号線２０８および２０９を介して出力する。

ＡＤＣ１１０は、増幅部２００からのアナログの差動信号をデジタル信号に変換するものである。このＡＤＣ１１０は、デジタル信号をロジック回路１２０に供給する。

ロジック回路１２０は、デジタル信号に対して、ノイズキャンセリング処理や音声認識などの様々な処理を実行するものである。このロジック回路１２０は、処理結果を示すデジタル信号（音声信号など）をＤＡＣ１３０に供給する。

ＤＡＣ１３０は、ロジック回路１２０からのデジタル信号をアナログの差動信号に変換するものである。このＤＡＣ１３０は、差動信号を増幅部１４０に供給する。

増幅部１４０は、差動信号を増幅して、スピーカなどに出力するものである。

［増幅部の構成例］
図２は、本技術の第１の実施の形態における増幅部２００の一構成例を示すブロック図である。この増幅部２００は、正側クリップ回路２１０と、抵抗２３１、２３２、２３４および２３５と、オペアンプ２３３と、負側クリップ回路２４０とを備える。

正側クリップ回路２１０は、正側出力電圧Ｖ_ＯＵＴ＋が一定の制限範囲外の値になると、そのレベルを固定（言い換えれば、クリップ）することにより、その制限範囲内に制限するものである。この正側クリップ回路２１０は、Ｎ型トランジスタ２１１、Ｐ型トランジスタ２１２および正側ゲート電圧供給部２２０を備える。Ｎ型トランジスタ２１１およびＰ型トランジスタ２１２として、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。

また、抵抗２３１の一端は、オペアンプ２３３の反転入力端子（−）に接続される。抵抗２３２は、オペアンプ２３３の反転入力端子（−）と、その非反転出力端子（＋）との間に挿入される。

また、抵抗２３４の一端は、オペアンプ２３３の非反転入力端子（＋）に接続される。抵抗２３５は、オペアンプ２３３の非反転入力端子（＋）と、その反転出力端子（−）との間に挿入される。

また、オペアンプ２３３の非反転出力端子（＋）および反転出力端子（−）は、ＡＤＣ１１０に接続され、これらの端子から正側出力電圧Ｖ_ＯＵＴ＋および負側出力電圧Ｖ_ＯＵＴ―が出力される。

上述の接続構成により、抵抗２３１、２３２、２３４および２３５と、オペアンプ２３３とからなる回路は、反転増幅回路として機能する。正側クリップ回路２１０によりクリップされない場合、その反転増幅回路のゲインＧは、次の式により表される。
Ｇ＝−Ｒ_２／Ｒ_１
上式において、Ｒ_１は、抵抗２３１および２３４のそれぞれの抵抗値であり、Ｒ_２は、抵抗２３２および２３５のそれぞれの抵抗値である。これらの抵抗値の単位は、例えば、オーム（Ω）である。

また、Ｎ型トランジスタ２１１は、オペアンプの反転入力端子（−）と、そのゲートとの間の電圧が閾値電圧Ｖ_ｆ１より高い場合にはオン状態に移行して、その反転入力端子（−）と非反転出力端子（＋）との間の経路を短絡するものである。Ｐ型トランジスタ２１２の構成は、閾値電圧がＶ_ｆ２である以外は、Ｎ型トランジスタ２１１と同様である。これらのトランジスタのソースは、いずれも反転入力端子（−）に接続される。

Ｎ型トランジスタ２１１およびＰ型トランジスタ２１２のいずれかの短絡により、反転増幅回路のゲインは零となり、正側出力電圧Ｖ_ＯＵＴ＋がクリップされる。

なお、Ｎ型トランジスタ２１１およびＰ型トランジスタ２１２は、特許請求の範囲に記載の正側短絡トランジスタの一例である。また、Ｎ型トランジスタ２１１は、特許請求の範囲に記載の第１短絡トランジスタの一例であり、Ｐ型トランジスタ２１２は、特許請求の範囲に記載の第２短絡トランジスタの一例である。

正側ゲート電圧供給部２２０は、閾値電圧（Ｖ_ｆ１やＶ_ｆ２）と正側出力電圧Ｖ_ＯＵＴ＋とに応じた電圧をＮ型トランジスタ２１１およびＰ型トランジスタ２１２のそれぞれのゲートに供給するものである。この正側ゲート電圧供給部２２０は、電流源２２１および２２６と、抵抗２２２および２２５と、Ｎ型トランジスタ２２３と、Ｐ型トランジスタ２２４とを備える。Ｎ型トランジスタ２２３およびＰ型トランジスタ２２４として、例えば、ＭＯＳトランジスタが用いられる。

電流源２２１および２２６は、一定の電流を供給するものである。電流源２２１および抵抗２２２は、電源とＮ型トランジスタ２１１のゲートとの間に直列に接続される。また、抵抗２２５および電流源２２６は、Ｐ型トランジスタ２１２のゲートと所定の基準電位の端子（接地端子など）との間に直列に接続される。

Ｎ型トランジスタ２２３のゲートは、電流源２２１および抵抗２２２の接続点に接続され、ソースは、オペアンプ２３３の非反転出力端子（＋）に接続され、ドレインは、Ｎ型トランジスタ２１１のゲートに接続される。

また、Ｐ型トランジスタ２２４のゲートは、抵抗２２５および電流源２２６の接続点に接続され、ソースは、オペアンプ２３３の非反転出力端子（＋）に接続され、ドレインは、Ｐ型トランジスタ２１２のゲートに接続される。

なお、Ｎ型トランジスタ２２３およびＰ型トランジスタ２２４は、特許請求の範囲に記載の調整トランジスタの一例である。

Ｎ型トランジスタ２２３のゲートには、電源電圧に応じた十分に高いハイレベルが印加されるため、このトランジスタは常にオン状態となる。また、Ｎ型トランジスタ２２３のゲートは、電流源２２１および抵抗２２２の接続点に接続されている。このため、その接続点の電位は、正側出力電圧Ｖ_ＯＵＴ＋と、Ｎ型トランジスタ２２３の閾値電圧Ｖ_ｆ３との和になる。そして、その接続点の電位は、抵抗２２２に流した電流により生じたバイアスの分だけ降下するため、Ｎ型トランジスタ２１１のゲート電位Ｖ_Ｇ１は、次の式により表される。
Ｖ_Ｇ１＝（Ｖ_ＯＵＴ＋）＋Ｖ_ｆ３−ＩＲ_Ｌ ・・・式１
上式においてＩは、電流源２２１の供給する電流であり、Ｒ_Ｌは、抵抗２２２の抵抗値である。

また、Ｎ型トランジスタ２１１は、次の式が満たされる場合にオン状態に移行する。
Ｖ_Ｇ１−Ｖｎ＞Ｖ_ｆ１ ・・・式２
上式においてＶｎは、オペアンプ２３３の反転入力端子（−）の負側入力電圧である。

式２に式１を代入して変形すると、次の式が得られる。
Ｖ_ＯＵＴ＋＞Ｖ_ｆ１−Ｖ_ｆ３＋ＩＲ_Ｌ＋Ｖｎ ・・・式３

式３において、Ｎ型トランジスタ２２３の閾値電圧Ｖ_ｆ３は、Ｎ型トランジスタ２１１の閾値電圧Ｖ_ｆ１と略一致する電圧に設定される。ここで、「略一致する」とは、完全同一であるか、差が許容値以内であることを意味する。例えば、これらのトランジスタのサイズを同一にし、かつ、レイアウト上において隣接して配置することにより、閾値電圧Ｖ_ｆ３と閾値電圧Ｖ_ｆ１とを略一致させることができる。

閾値電圧Ｖ_ｆ３と閾値電圧Ｖ_ｆ１とが略一致するため、式３を次の式に置き換えることができる。
Ｖ_ＯＵＴ＋＞ＩＲ_Ｌ＋Ｖｎ ・・・式４

式４より、正側出力電圧Ｖ_ＯＵＴ＋が負側入力電圧ＶｎよりもＩＲ_Ｌ高いと、Ｎ型トランジスタ２１１がオン状態に移行して、正側出力電圧Ｖ_ＯＵＴ＋がクリップされる。したがって、ＩＲ_Ｌは、制限範囲における上限の制限電圧に該当する。

一方、Ｐ型トランジスタ２２４の閾値電圧をＶ_ｆ４とすると、Ｐ型トランジスタ２１２のゲート電位Ｖ_Ｇ２は、次の式により表される。ここで、電流源２２６の供給する電流の値は電流源２２１が供給する電流と同じであり、抵抗２２５の抵抗値は、抵抗２２２と同一であるものとする。
Ｖ_Ｇ２＝（Ｖ_ＯＵＴ＋）−Ｖ_ｆ４＋ＩＲ_Ｌ ・・・式５

また、Ｐ型トランジスタ２１２は、次の式が満たされる場合にオン状態に移行する。
Ｖｎ−Ｖ_Ｇ２＞Ｖ_ｆ２ ・・・式６

式６に式５を代入して変形すると、次の式が得られる。
Ｖ_ＯＵＴ＋＜Ｖ_ｆ４−Ｖ_ｆ２−ＩＲ_Ｌ＋Ｖｎ ・・・式７

式７において、Ｐ型トランジスタ２２４の閾値電圧Ｖ_ｆ４は、Ｐ型トランジスタ２１２の閾値電圧Ｖ_ｆ２と略一致する電圧に設定される。したがって、式７を次の式に置き換えることができる。
Ｖ_ＯＵＴ＋＜−ＩＲ_Ｌ＋Ｖｎ ・・・式８

式８より、正側出力電圧Ｖ_ＯＵＴ＋が負側入力電圧ＶｎよりもＩＲ_Ｌ低いと、Ｐ型トランジスタ２１２がオン状態に移行して、正側出力電圧Ｖ_ＯＵＴ＋がクリップされる。したがって、−ＩＲ_Ｌは、制限範囲における下限の制限電圧に該当する。

ここで、Ｎ型トランジスタ２２３およびＰ型トランジスタ２２４が配置されず、非反転出力端子（＋）とＮ型トランジスタ２１１との間に抵抗２２２を挿入し、非反転出力端子（＋）とＰ型トランジスタ２１２との間に抵抗２２５を挿入した比較例を想定する。また、同様に電流源２２１および２２６は、それらの抵抗に電流Ｉを供給するものとする。この比較例では、次の式のいずれかが満たされた場合に正側出力電圧Ｖ_ＯＵＴ＋がクリップされる。
Ｖ_ＯＵＴ＋＞Ｖ_ｆ１−ＩＲ_Ｌ＋Ｖｎ ・・・式９
Ｖ_ＯＵＴ＋＞Ｖ_ｆ２＋ＩＲ_Ｌ＋Ｖｎ ・・・式１０

式９および式１０より、Ｎ型トランジスタ２１１およびＰ型トランジスタ２１２のそれぞれの閾値電圧Ｖ_ｆ１およびＶ_ｆ２にばらつきがあると、上限および下限の制限電圧が変動し、それらの絶対値が異なる値になるおそれがある。これにより、上限と下限とのバランスが崩れ、増幅後の正側出力電圧Ｖ_ＯＵＴ＋が、増幅前の入力電圧Ｖｎを増幅した理想的な波形とならずに信号品質が低下しまう。また、後段の処理による機能（ノイズキャンセル機能など）の低下の原因となる。

これに対して、増幅部２００では、式１および式５に例示したように、正側ゲート電圧供給部２２０が閾値電圧Ｖ_ｆ１やＶ_ｆ２に略一致するＶ_ｆ３やＶ_ｆ４と正側出力電圧Ｖ_ＯＵＴ＋とに応じた電圧Ｖ_Ｇ１およびＶ_Ｇ２を供給する。これにより、閾値電圧の影響がキャンセルされ、式４および式８に例示したように、制限電圧が閾値電圧に依存しない値となる。したがって、閾値電圧のばらつきに起因する信号品質の低下を防止することができる。

なお、電流源２２１および２２６の一方が温度に比例して電流を増大する際には、他方は電流を減少させる（すなわち、温度特性が逆である）ことが望ましい。これにより、正側クリップ回路２１０は、温度に依存しない制限電圧を生成することができる。

また、正側ゲート電圧供給部２２０は、式１および式５に例示した電圧をゲートに供給することができるのであれば、同図に例示した回路構成に限定されない。

また、正側クリップ回路２１０は、上限および下限の両方においてクリップしているが、上限および下限の一方のみでクリップを行ってもよい。正側クリップ回路２１０が上限のみでクリップする場合、下限に対応するＰ型トランジスタ２１２、Ｐ型トランジスタ２２４、抵抗２２５および電流源２２６が不要となる。また、正側クリップ回路２１０が下限のみでクリップする場合、上限に対応するＮ型トランジスタ２１１、Ｎ型トランジスタ２２３、抵抗２２２および電流源２２１が不要となる。後述する負側クリップ回路２４０においても同様である。

［負側クリップ回路の構成例］
図３は、本技術の第１の実施の形態における負側クリップ回路２４０の一構成例を示すブロック図である。この負側クリップ回路２４０は、Ｎ型トランジスタ２４１、Ｐ型トランジスタ２４２および負側ゲート電圧供給部２５０を備える。また、負側ゲート電圧供給部２５０は、電流源２５１および２５６と、抵抗２５２および２５５と、Ｎ型トランジスタ２５３と、Ｐ型トランジスタ２５４とを備える。Ｎ型トランジスタ２４１、Ｐ型トランジスタ２４２、Ｎ型トランジスタ２５３およびＰ型トランジスタ２５４として、例えば、ＭＯＳトランジスタが用いられる。負側クリップ回路２４０の回路構成は、非反転入力端子（＋）と反転出力端子（−）とに接続される点以外は、正側クリップ回路２１０と同様である。

なお、正側クリップ回路２１０および負側クリップ回路２４０からなるクリップ回路は、特許請求の範囲に記載の制限回路の一例である。また、Ｎ型トランジスタ２４１およびＰ型トランジスタ２４２は、特許請求の範囲に記載の負側短絡トランジスタの一例である。また、Ｎ型トランジスタ２４１は、特許請求の範囲に記載の第１短絡トランジスタの一例であり、Ｐ型トランジスタ２４２は、特許請求の範囲に記載の第２短絡トランジスタの一例である。

図４は、本技術の第１の実施の形態における増幅部２００の入出力特性の一例を示すグラフである。同図における横軸は、負側入力電圧Ｖｎを示し、縦軸は、正側出力電圧Ｖ_ＯＵＴ＋を示す。また、同図における実線は、トランジスタの閾値電圧に依存しない制限電圧を用いる増幅部２００の入出力特性を示し、一点鎖線は、トランジスタの閾値電圧に依存する制限電圧を用いる比較例の入出力特性を示す。

オペアンプ２３３を含む反転増幅回路は、負側入力電圧Ｖｎを反転増幅し、正側出力電圧Ｖ_ＯＵＴ＋として出力する。

一方、正側クリップ回路２１０は、負側入力電圧Ｖｎに対する正側出力電圧Ｖ_ＯＵＴ＋の相対電圧（言い換えれば、負側入力電圧Ｖｎおよび正側出力電圧Ｖ_ＯＵＴ＋の差分）が上限の制限電圧＋ＩＲ_Ｌを超えた場合に正側出力電圧Ｖ_ＯＵＴ＋をクリップする。また、正側クリップ回路２１０は、正側出力電圧Ｖ_ＯＵＴ＋の相対電圧（差分）が下限の制限電圧−ＩＲ_Ｌ未満となった場合に正側出力電圧Ｖ_ＯＵＴ＋をクリップする。これにより、負側入力電圧Ｖｎに対する正側出力電圧Ｖ_ＯＵＴ＋は、制限電圧−ＩＲ_Ｌ乃至＋ＩＲ_Ｌの制限範囲内に制限される。

増幅部２００が用いる制限電圧−ＩＲ_Ｌおよび＋ＩＲ_Ｌは、電流Ｉおよび抵抗値Ｒ_Ｌのみで決定されるため、上限および下限を同一に調整することが容易である。一方、比較例では、上限の制限電圧が式９より、Ｎ型トランジスタの閾値電圧Ｖ_ｆ１に依存し、下限の制限電圧が式１０より、Ｐ型トランジスタの閾値電圧Ｖ_ｆ２に依存する。Ｐ型トランジスタとＮ型トランジスタの閾値電圧を同一に調整することは困難であり、製造ばらつきなどにより、それらが異なる値になることが多い。このため、比較例では、一点鎖線で例示したように、上限と下限とが異なる値になってしまう。これにより、振幅する正側出力電圧Ｖ_ＯＵＴ＋をクリップした際の波形が、負側入力電圧Ｖｎを増幅した理想的な波形からずれて歪んでしまうおそれがある。

このように、本技術の第１の実施の形態によれば、閾値電圧と出力電圧とに応じた電圧をＮ型トランジスタ２２１等に供給したため、閾値電圧に依存しない一定の制限電圧により、出力電圧を制限することができる。これにより、閾値電圧のばらつきに起因して、上限および下限の制限電圧が不一致になることを防止することができるため、増幅後の差動信号の信号品質を向上させることができる。

＜２．第１の変形例＞
上述の第１の実施の形態では、信号波形のピークを制限電圧のレベルで直線状に切り取ってクリップしていた。このようなクリップの方式は、ハードクリップと呼ばれる。このハードクリップにより、緩やかな軌跡の音声信号を増幅した際に、増幅前の信号波形が失われる。そして、電源オンオフ時にスピーカから生じる「ボツッ」や「ボコッ」という音（いわゆる、ボツ音）の発生原因である高周波数成分が現れる。これに対して、信号の波形を損なわないように、信号波形のピーク部分が緩やかに飽和するようにクリップする方式は、ソフトクリップと呼ばれる。この第１の実施の形態の第１の変形例は、ソフトクリップを行う点において第１の実施の形態と異なる。

図５は、本技術の第１の実施の形態の第１の変形例における正側クリップ回路２１０の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例の正側クリップ回路２１０は、抵抗２１３および２１４をさらに備える点において第１の実施の形態と異なる。

抵抗２１３等として、例えば、トランジスタのオン抵抗や、ポリシリコン抵抗が用いられる。トランジスタのオン抵抗を用いる場合、そのトランジスタのゲート幅とゲート長との比を変えることにより、抵抗値を変更することができる。ただし、抵抗値の製造ばらつきに留意する必要がある。また、Ｎ型とＰ型とのそれぞれの抵抗値のばらつきにも留意する。

抵抗２１３は、オペアンプ２３３の非反転出力端子（＋）と、Ｎ型トランジスタ２１１との間に挿入される。抵抗２１４は、オペアンプ２３３の非反転出力端子（＋）と、Ｐ型トランジスタ２１２との間に挿入される。これらの抵抗値をＲ_ＯＮとすると、制限範囲外の過大入力時の増幅回路のゲインが「−Ｒ_ＯＮ／Ｒ１」となるため、出力波形は急激にクリップされることは無く、緩やかに飽和してクリップされる。

図６は、本技術の第１の実施の形態の第１の変形例における負側クリップ回路２４０の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例の負側クリップ回路２４０は、抵抗２４３および２４４をさらに備える点において第１の実施の形態と異なる。これらの抵抗の挿入位置は、正側クリップ回路２１０と同様である。

なお、抵抗２１３、２１４、２４３および２４４は、特許請求の範囲に記載の挿入抵抗の一例である。

図７は、本技術の第１の実施の形態の第１の変形例における出力電圧の波形の一例を示すグラフである。同図における縦軸は、正側出力電圧Ｖ_ＯＵＴ＋および負側出力電圧Ｖ_ＯＵＴ−を示し、横軸は、時間を示す。また、実線は、正側出力電圧Ｖ_ＯＵＴ＋の軌跡を示し、一点鎖線は、負側出力電圧Ｖ_ＯＵＴ−の軌跡を示す。

増幅部２００の上限および下限の制限電圧は、トランジスタの閾値電圧に依存しないため、それらを同一に調整することが容易である。上限および下限を同一に調整することにより、信号品質を向上させることができる。また、抵抗２１３等の追加により、信号波形のピーク部分が緩やかにクリップされる。

図８は、比較例における出力電圧の波形の一例を示すグラフである。同図における縦軸は、正側出力電圧Ｖ_ＯＵＴ＋および負側出力電圧Ｖ_ＯＵＴ−を示し、横軸は、時間を示す。また、実線は、正側出力電圧Ｖ_ＯＵＴ＋の軌跡を示し、一点鎖線は、負側出力電圧Ｖ_ＯＵＴ−の軌跡を示す。

比較例では、上限および下限が、トランジスタの閾値電圧に依存するため、上限と下限とが異なる電圧になる。これにより、出力電圧の波形が歪んで、信号品質が低下してしまう。

このように、本技術の第１の実施の形態の第１の変形例によれば、抵抗２１３等を出力端子とＮ型トランジスタ２１１等との間に挿入したため、ソフトクリップを実現することができる。これにより、増幅前の元の信号波形を失わずに信号を増幅することができる。また、高周波数成分の発生によるボツ音を防止することができる。

＜３．第２の変形例＞
上述の第１の実施の形態では、増幅部２００は、差動信号を増幅していたが、差動信号を増幅する際には、正側と負側との両方にクリップ回路が必要となり、それらの一方のみについてクリップ回路を配置する場合よりも回路規模やコストが増大する。この第１の実施の形態の第２の変形例における増幅部２００は、シングルエンド信号を増幅する点において第１の実施の形態と異なる。

図９は、本技術の第１の実施の形態の第２の変形例における増幅部２００の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例の増幅部２００は、負側クリップ回路２４０と、抵抗２３４および２３５とが配置されない点において第１の実施の形態と異なる。また、オペアンプ２３３の非反転入力端子（＋）は、接地端子に接続され、反転入力端子（−）にシングルエンド信号が入力される。

なお、第１の実施の形態の第２の変形例において、第１の変形例のように抵抗２１３等を挿入し、ソフトクリップを実現することもできる。

このように、本技術の第１の実施の形態の第１の変形例では、正側クリップ回路２１０のみを配置し、その回路がシングルエンド信号を制限するため、差動信号を増幅する場合と比較して回路規模やコストを低減することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）オペアンプの入力端子とゲートとの間の電圧が所定の閾値電圧より高い場合には前記入力端子と前記オペアンプの出力端子との間の経路を短絡する短絡トランジスタと、
前記閾値電圧と前記出力端子の出力電圧とに応じた電圧を前記ゲートに供給するゲート電圧供給部と
を具備する制限回路。
（２）前記ゲート電圧供給部は、前記閾値電圧に略一致する電圧と所定のバイアス電圧との差に前記出力端子の出力電圧を加えた電圧を前記ゲートに供給する
前記（１）記載の制限回路。
（３）前記ゲート電圧供給部は、
一定の電流を供給する電流源と、
前記電流源と前記短絡トランジスタの前記ゲートとの間に直列に接続された直列抵抗と、
前記電流源および前記直列抵抗の接続点にゲートが接続され、ソースが前記出力端子に接続され、ドレインが前記短絡トランジスタの前記ゲートに接続されたオン状態の調整トランジスタと
を備える前記（２）記載の制限回路。
（４）前記短絡トランジスタは、
Ｎ型の第１短絡トランジスタと、
Ｐ型の第２短絡トランジスタと
を備え、
前記ゲート電圧供給部は、前記第１短絡トランジスタの閾値電圧と前記出力電圧とに応じた電圧を前記第１短絡トランジスタのゲートに供給するとともに前記第２短絡トランジスタの閾値電圧と前記出力電圧とに応じた電圧を前記第２短絡トランジスタのゲートに供給する
請求項１記載の制限回路。
（５）前記オペアンプは、差動信号を増幅し、
前記短絡トランジスタは、
前記オペアンプの反転入力端子とゲートとの間の電圧が閾値電圧より高い場合には前記反転入力端子と前記オペアンプの非反転出力端子との間の経路を短絡する正側短絡トランジスタと、
前記オペアンプの非反転入力端子とゲートとの間の電圧が閾値電圧より高い場合には前記非反転入力端子と前記オペアンプの反転出力端子との間の経路を短絡する負側短絡トランジスタと
を備え、
前記ゲート電圧供給部は、
前記正側短絡トランジスタの前記閾値電圧と前記非反転出力端子の正側出力電圧とに応じた電圧を前記正側短絡トランジスタの前記ゲートに供給する正側ゲート電圧供給部と、
前記負側短絡トランジスタの前記閾値電圧と前記反転出力端子の負側出力電圧とに応じた電圧を前記負側短絡トランジスタの前記ゲートに供給する負側ゲート電圧供給部と
を備える前記（１）から（４）のいずれかに記載の制限回路。
（６）前記オペアンプは、シングルエンド信号を増幅する
前記（１）から（４）のいずれかに記載の制限回路。
（７）前記短絡トランジスタと前記出力端子との間に挿入された挿入抵抗をさらに具備する
前記（１）から（６）のいずれかに記載の制限回路。
（８）オペアンプと、
前記オペアンプの入力端子とゲートとの間の電圧が所定の閾値電圧より高い場合には前記入力端子と前記オペアンプの出力端子との間の経路を短絡する短絡トランジスタと、
前記閾値電圧と前記出力端子の出力電圧とに応じた電圧を前記ゲートに供給するゲート電圧供給部と
を具備する電子装置。

１００ 電子装置
１１０ ＡＤＣ
１２０ ロジック回路
１３０ ＤＡＣ
１４０、２００ 増幅部
２１０ 正側クリップ回路
２１１、２２３、２４１、２５３ Ｎ型トランジスタ
２１２、２２４、２４２、２５４ Ｐ型トランジスタ
２１３、２１４、２２２、２２５、２３１、２３２、２３４、２３５、２４３、２４４、２５２、２５５ 抵抗
２２０ 正側ゲート電圧供給部
２２１、２２６、２５１、２５６ 電流源
２３３ オペアンプ
２４０ 負側クリップ回路
２５０ 負側ゲート電圧供給部

Claims (8)

1. オペアンプの入力端子とゲートとの間の電圧が所定の閾値電圧より高い場合には前記入力端子と前記オペアンプの出力端子との間の経路を短絡する短絡トランジスタと、
   前記閾値電圧と前記出力端子の出力電圧とに応じた電圧を前記ゲートに供給するゲート電圧供給部と
   を具備する制限回路。
2. 前記ゲート電圧供給部は、前記閾値電圧に略一致する電圧と所定のバイアス電圧との差に前記出力端子の出力電圧を加えた電圧を前記ゲートに供給する
   請求項１記載の制限回路。
3. 前記ゲート電圧供給部は、
   一定の電流を供給する電流源と、
   前記電流源と前記短絡トランジスタの前記ゲートとの間に直列に接続された直列抵抗と、
   前記電流源および前記直列抵抗の接続点にゲートが接続され、ソースが前記出力端子に接続され、ドレインが前記短絡トランジスタの前記ゲートに接続されたオン状態の調整トランジスタと
   を備える請求項２記載の制限回路。
4. 前記短絡トランジスタは、
   Ｎ型の第１短絡トランジスタと、
   Ｐ型の第２短絡トランジスタと
   を備え、
   前記ゲート電圧供給部は、前記第１短絡トランジスタの閾値電圧と前記出力電圧とに応じた電圧を前記第１短絡トランジスタのゲートに供給するとともに前記第２短絡トランジスタの閾値電圧と前記出力電圧とに応じた電圧を前記第２短絡トランジスタのゲートに供給する請求項１記載の制限回路。
5. 前記オペアンプは、差動信号を増幅し、
   前記短絡トランジスタは、
   前記オペアンプの反転入力端子とゲートとの間の電圧が閾値電圧より高い場合には前記反転入力端子と前記オペアンプの非反転出力端子との間の経路を短絡する正側短絡トランジスタと、
   前記オペアンプの非反転入力端子とゲートとの間の電圧が閾値電圧より高い場合には前記非反転入力端子と前記オペアンプの反転出力端子との間の経路を短絡する負側短絡トランジスタと
   を備え、
   前記ゲート電圧供給部は、
   前記正側短絡トランジスタの前記閾値電圧と前記非反転出力端子の正側出力電圧とに応じた電圧を前記正側短絡トランジスタの前記ゲートに供給する正側ゲート電圧供給部と、
   前記負側短絡トランジスタの前記閾値電圧と前記反転出力端子の負側出力電圧とに応じた電圧を前記負側短絡トランジスタの前記ゲートに供給する負側ゲート電圧供給部と
   を備える請求項１記載の制限回路。
6. 前記オペアンプは、シングルエンド信号を増幅する
   請求項１記載の制限回路。
7. 前記短絡トランジスタと前記出力端子との間に挿入された挿入抵抗をさらに具備する
   請求項１記載の制限回路。
8. オペアンプと、
   前記オペアンプの入力端子とゲートとの間の電圧が所定の閾値電圧より高い場合には前記入力端子と前記オペアンプの出力端子との間の経路を短絡する短絡トランジスタと、
   前記閾値電圧と前記出力端子の出力電圧とに応じた電圧を前記ゲートに供給するゲート電圧供給部と
   を具備する電子装置。

Images