JP5000292B2 - シリアル伝送出力装置 - Google Patents

Description

本発明は、シリアル伝送出力装置に関し、詳細には、高速シリアル通信で使用される高速シリアル伝送出力装置に関する。

複数のＬＳＩ間でのデータ転送が高速に行われる場合には、信号の反射を抑えるために、データ伝送系のインピーダンス整合が重要になる。例えば、複数のＬＳＩ間でデータのやり取りを行うための伝送路の特性インピーダンスが５０Ωに設定されている場合には、そのような伝送路に５０Ωの終端抵抗を付加して信号の反射を抑えている。

図１１−１〜図１１−３は、９０ｎｍプロセスを用いて設計し、Ｌ＝０．１２μｍの時のトランジスタサイズを例示している。図１１−１のインピーダンス整合回路の場合について説明する。図１１−１では、抵抗デバイス８１２，８１３をキャリブレーションして５０Ωに設定されているものとする。抵抗デバイス８１２，８１３を、キャリブレーション抵抗と称する。この場合、キャリブレーション抵抗が５０Ωであるので、トランジスタ８１１，８１４のオン抵抗は、５０Ωより充分小さくする必要がある（Ｗ＝５００μｍ）。このため、トランジスタ８１１，８１４のゲート容量の充放電電流が大きいので電源電圧変動を招いてしまう。

従来手法による電源電圧の変動の原因について説明する。キャリブレーション抵抗８１２，８１３のみで５０Ωインピーダンスを実現する場合、以下の問題が生じる。トランジスタ８１１，８１４のオン抵抗は、抵抗デバイス８１２，８１３の抵抗値に比べて充分小さくする必要があるので、トランジスタサイズが増大する（Ｗ＝５００μｍ）。トランジスタサイズの増大は、直接レイアウト面積の増大につながる。さらに、図１１−２に示すように、ＬＳＩの電源は寄生抵抗８１５，８１６が寄生するため、電流が流れると電圧の変動が起こる。例えば、トランジスタ８１１がオンした時は、矢印に示す経路でゲートに電流Ｉｃが流れる。電流Ｉｃはトランジスタ８１１のゲート容量８１７に比例し、トランジスタサイズが大きくなるとその電流が引き起こす電源電圧の変動を無視できなくなる。

一方、抵抗デバイス８１２，８１３の終端抵抗をトランジスタで代替する方法が提案されている。しかしながら、トランジスタサイズ増大によって起こるレイアウト面積の増加、電源電圧の低下は解決すべき課題として残る。

例えば、特許文献１では、スルーレートコントロール機能を持つインバータに直列にインピーダンス整合回路を接続し、レイアウト面積の縮小化を図っている。また、複数のインバータを用いて、それぞれに遅延回路を接続し、インバータがオンする時間に差を設けてゲート容量に一度に流れる電流を少なくすることで電源電圧変動の防止を図っている。

しかしながら、特許文献１の方法では、インピーダンス制御を行う機能がないので、デバイスパラメータのばらつきによる抵抗値のばらつきには対応できない。また、遅延回路がジッタを生じさせる可能性がある。

図１１−３を参照して、電源電圧の変動が及ぼす影響を説明する。図１１−３は、トランジスタ８１１がオンした時の図である。上述したように、電流Ｉｃが流れることによって、Ｖｄｄの電圧が低下する。Ｖｄｄの電圧が低下すると、回路が正確に動作しなくなる可能性がある。また、同一の電源を利用しているパートがあり、そのパートに供給される電圧をＶｄｄ２とした場合について説明する。外部電源からＶｄｄ２までに寄生する寄生抵抗８１８の抵抗値をＲとした場合、電源電圧Ｖｄｄ２はＶｄｄ２＝Ｖ−ＲＩｃで算出することができる。電流Ｉｃは、トランジスタ８１１のオン／オフによって周期的に変動するため、Ｖｄｄ２も周期的に変動する。

特開平１０−２４２８３５号公報

本発明は、上記に鑑みてなされたものであり、スイッチサイズを小さくするとともに、電源電圧変動を抑制することが可能なシリアル伝送出力装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、２つのインピーダンス制御電圧を生成するインピーダンス制御電圧生成手段と、入力される２値のデータと２つの前記インピーダンス制御電圧とに基づいて、前記２値のデータが一方の値のとき２つの前記インピーダンス制御電圧のうち一方の値となり、前記２値のデータが他方の値のとき２つの前記インピーダンス制御電圧のうち他方の値となる、２値のインピーダンス制御データを生成するアッテネート手段と、前記インピーダンス制御データが入力され、出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路と、を備えることを特徴とする。

また、本発明の好ましい態様によれば、前記出力回路は、前記インピーダンス制御データから出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路１を有し、前記出力回路１は、前記インピーダンス制御データが入力される出力回路ｐと、前記インピーダンス制御データが入力され、前記出力回路ｐと出力を共有する出力回路ｎを備え、前記出力回路ｐは、前記インピーダンス制御データが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタに直列に接続された抵抗デバイスとを備え、前記出力回路ｎは、前記インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続された抵抗デバイスとを備えたことが望ましい。

また、本発明の好ましい態様によれば、前記出力回路は、さらに、前記出力回路１と出力を共有する出力回路２を有し、前記出力回路２は、前記インピーダンス制御データが入力される出力回路２ｐと、前記インピーダンス制御データが入力され前記出力回路２ｐと出力を共有する出力回路２ｎと、を備え、前記出力回路２ｐは、前記インピーダンス制御データが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタに直列に接続されたキャパシタとを備え、前記出力回路２ｎは、前記インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続されたキャパシタを備えたことが望ましい。

また、本発明の好ましい態様によれば、前記インピーダンス制御電圧生成手段は、前記出力回路ｐと同様の構成をした模擬出力部ｐと、模擬出力部ｐに直列接続された電流源ｐと、前記模擬出力部ｐの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｐを、前記模擬出力部ｐおよび前記アッテネート手段に出力する比較制御手段ｐと、前記出力回路ｎと同様の構成をした模擬出力部ｎと、模擬出力部ｎに直列接続された電流源ｎと、前記模擬出力部ｎの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｎを、前記模擬出力部ｎおよび前記アッテネート手段に出力する比較制御手段ｎと、を備えたことが望ましい。

また、本発明の好ましい態様によれば、インピーダンス制御電圧を生成するインピーダンス制御電圧生成手段と、２値のデータが入力され、前記インピーダンス制御電圧から出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路３と、前記２値のデータが入力され前記出力回路３と出力を共有する出力回路４と、を備え、出力回路４は、前記２値のデータが入力される出力回路４ｐと、前記２値のデータが入力され前記出力回路４ｐと出力を共有する出力回路４ｎとを備え、前記出力回路４ｐは、前記２値のデータが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタに直列に接続されたキャパシタを備え、前記出力回路４ｎは、前記２値のデータが入力されるｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続されたキャパシタを備えたことを特徴とする。

また、本発明の好ましい態様によれば、前記出力回路３は、前記２値のデータが入力される出力回路３ｐと、前記２値のデータが入力され、前記出力回路３ｐと出力を共有する出力回路３ｎとを備え、前記出力回路３ｐは、前記２値のデータを入力するｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタ３に直列に接続され前記インピーダンス制御電圧が入力される抵抗デバイスを備え、前記出力回路３ｎは、前記インピーダンス制御データを入力するｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続され、前記インピーダンス制御電圧が入力される抵抗デバイスを備えたことが望ましい。

また、本発明の好ましい態様によれば、前記出力回路３は、前記２値のデータが入力される出力回路３ｐと、前記２値のデータが入力され、前記出力回路３ｐと出力を共有する出力回路３ｎとを備え、前記出力回路３ｐは、前記２値のデータが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタのソースに直列に接続され、インピーダンス制御電圧が入力される抵抗デバイスと、当該ｐ−ＭＯＳトランジスタのドレインに直列に接続された固定抵抗デバイスとを備え、前記出力回路３ｎは、前記インピーダンス制御データを入力するｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタのソースと直列に接続されインピーダンス制御電圧が入力される抵抗デバイスとを備えたことが望ましい。

また、本発明の好ましい態様によれば、前記インピーダンス制御電圧生成手段は、前記出力回路３ｐと同様の構成をした模擬出力部ｐと、前記模擬出力部ｐに直列接続された電流源ｐと、前記模擬出力部ｐの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｐを、前記模擬出力部ｐおよび出力回路３ｐに出力する比較制御手段ｐと、前記出力回路３ｎと同様の構成をした模擬出力部ｎと、模擬出力部ｎに直列接続され電流源ｎと、前記模擬出力部ｎの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｎを、前記模擬出力部ｎおよび出力回路３ｎに出力する比較制御手段ｎを備えたことが望ましい。

また、本発明の好ましい態様によれば、差動信号出力することが望ましい。

本発明によれば、スイッチサイズを小さくするとともに、電源電圧変動を抑制することが可能なシリアル伝送出力装置を提供することが可能となるという効果を奏する。

以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。

（実施の形態１）
図１は、実施の形態１に係る高速シリアル伝送出力装置の構成例を示す図である。図１に示す高速シリアル伝送出力装置は、インピーダンス制御電圧ｎおよびインピーダンス制御電圧ｐを生成するインピーダンス制御電圧生成手段１００と、入力される２値データとインピーダンス制御電圧ｎ、ｐとに基づいて、インピーダンス制御データを生成するアッテネート手段２００と、インピーダンス制御電圧ｐ、ｎが入力され、出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路３００と、を備えている。ここで、アッテネート手段２００は、ハイレベルの電圧値が電源電圧レベル（Ｖｄｄ）よりも低く、かつ、ローレベルの電圧値がグランドレベル（ＧＮＤ）より高いインピーダンス制御データを出力回路３００に出力する。

図１において、トランジスタ２１，２４が、それぞれ図１１−１のトランジスタ８１１、８１４に対応している。また、抵抗デバイス２２，２３は、図１１−１のキャリブレーション抵抗８１２，８１３と異なり、静電保護用の抵抗である。トランジスタ２１のオン抵抗で、図１１のトランジスタ８１１と図１１のキャリブレーション抵抗８１２の機能を同時に持たせることで、トランジスタ２１のサイズ（Ｗ＝５００μｍ→１５０μｍ）を縮小することが可能でレイアウトサイズの縮小化ができる。同様に、トランジスタ２４のオン抵抗で、図１１のトランジスタ８１４と図１１のキャリブレーション抵抗８１３の機能を同時に持たせることで、トランジスタ２４のサイズ（Ｗ＝５００μｍ→１５０μｍ）を縮小することが可能である。

インピーダンス制御電圧生成手段１００は、出力回路３００の出力回路ｐおよび出力回路ｎとそれぞれ相似の構成をなす模擬出力部ｐ，ｎと、模擬出力部ｐ，ｎに直列に接続された電流源ｐ，ｎと、電位ｐと基準電圧Ｖｒｅｆ１を比較して、電位ｐと基準電圧Ｖｒｅｆ１が等しくなるようなインピーダンス制御電圧ｐを生成して、模擬出力部ｐ及びアッテネート手段２００に出力する比較制御手段ｐと、電位ｎと基準電圧Ｖｒｅｆ２を比較し、電位ｎと基準電圧Ｖｒｅｆ２が等しくなるようなインピーダンス制御電圧ｎを生成して、模擬出力部ｎ及びアッテネート手段２００に出力する比較制御手段ｎとを備えている。

アッテネート手段２００は、ＣＭＯＳトランジスタで構成されている。出力回路３００は、出力回路１で構成されており、この出力回路１は、インピーダンス制御データが入力されるｐ−ＭＯＳトランジスタ２１（Ｗ＝１５０μｍ）およびｐ−ＭＯＳトランジスタ２１に直列に接続された静電保護用の抵抗デバイス２２で構成される出力回路ｐと、インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタ２４（Ｗ＝１５０μｍ）およびｎ−ＭＯＳトランジスタ２４に直列に接続された静電保護用の抵抗デバイス２３で構成される出力回路ｎとを備え、出力回路ｎと出力回路ｐの出力は共通となっている。

出力回路ｐと出力回路ｎの制御方法は原理的に等価であるので、以下、出力回路ｐを制御する場合を説明する。例えば、出力（ＯＵＴ）が５００ｍＶの場合に、出力回路ｐが５０Ωの出力インピーダンスになるようにインピーダンス制御電圧生成手段１００を構成する場合について説明する。

インピーダンス制御電圧生成手段１００は、模擬出力部ｐの出力インピーダンスが目標のインピーダンスになるように制御して、出力回路１の出力インピーダンスを制御する。出力回路ｐの出力インピーダンスが５０Ωの場合、出力回路ｐには１０ｍＡ流れる。模擬出力部ｐを出力回路ｐと全く等価にすると、模擬出力部ｐに１０ｍＡ流す必要があり、消費電力の増大を招く。

そこで、本実施の形態１では、模擬出力部ｐの出力インピーダンスを１ｋΩに制御した場合を説明する。模擬出力部ｐの出力インピーダンスを１ｋΩにするためには、電位ｐの電位が５００ｍＶの時に電流源ｐを５００μＡにすればよい。電流源ｐはカレントミラー回路等で構成して、一定電流を流す構成とする。

比較制御手段ｐで負帰還をかけ、電位ｐが基準電圧Ｖｒｅｆ１と等しくなるように制御する。従って、模擬出力部ｐの出力インピーダンスは、電流源ｐと基準値Ｖｒｅｆ１で決定され、デバイスパラメータのばらつきによらず一定に制御することができる。

アッテネート手段２００は、電源電圧レベル（Ｖｄｄ）のハイレベルとグランドレベル（ＧＮＤ）のローレベルを有する２値のデータが入力され、データに同期してインピーダンス制御データを出力する。インピーダンス制御データは、ハイレベル、ローレベルの電圧値がインピーダンス制御電圧ｎ、インピーダンス制御電圧ｐとそれぞれ等しくなっている。

出力回路３００は、インピーダンス制御データが出力回路ｐおよび出力回路ｎに入力され、インピーダンス制御データに基づいて、５０Ωの出力インピーダンスでデータを出力する。

実施の形態１によれば、インピーダンス制御電圧ｐ、ｎを生成するインピーダンス制御電圧生成手段１００と、入力される２値のデータとインピーダンス制御電圧ｐ、ｎとに基づいて、インピーダンス制御データを生成するアッテネート手段２００と、インピーダンス制御データが入力され、出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路３００と、を備え、インピーダンス制御データのハイレベルの電圧値は電源電圧レベル（Ｖｄｄ）よりも低く、かつ、そのローレベルの電圧値がグランドレベル（ＧＮＤ）より高いこととしたので、スイッチそのもののオン抵抗を出力インピーダンスに利用することで、従来の方法にくらべてスイッチを小さくすることが可能になり、スイッチサイズの縮小によるスイッチのゲート容量の充放電電流の低減することで電源電圧変動を抑えることが可能となる。

また、実施の形態１によれば、出力回路１は、インピーダンス制御データが入力される出力回路ｐと、インピーダンス制御データが入力され、出力回路ｐと出力を共有する出力回路ｎを備え、出力回路ｐはインピーダンス制御データが入力されるｐ−ＭＯＳトランジスタ２１と、ｐ−ＭＯＳトランジスタ２１に直列に接続された静電保護用の抵抗デバイス２２を備え、出力回路ｎは、インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタ２４と、ｎ−ＭＯＳトランジスタ２４に直列に接続された静電保護用の抵抗デバイス２３を備えているので、スイッチそのもののオン抵抗を出力インピーダンスに利用することで、従来の方法に比してスイッチを小さくすることが可能になり、スイッチサイズの縮小によるスイッチのゲート容量の充放電電流の低減することで電源電圧変動を抑えることができ、２値のデータのハイ、ローに拘わらず、出力インピーダンスを一定に保持することが可能となる。

実施の形態１によれば、インピーダンス制御電圧生成手段１００は、出力回路ｐと同様の構成をした模擬出力部ｐと、模擬出力部ｐに直列接続された電流源ｐと、模擬出力部ｐの出力電圧と基準値を比較した結果が等しくなるインピーダンス制御電圧ｐを模擬出力部ｐおよびアッテネート手段２００に出力する比較制御手段ｐと、出力回路ｎと同様の構成をした模擬出力部ｎと、模擬出力部ｎに直列接続された電流源ｎと、模擬出力部ｎの出力電圧と基準値を比較した結果が等しくなるインピーダンス制御電圧ｎを模擬出力部ｎおよびアッテネート手段２００に出力する比較制御手段ｎとを備えているので、デバイスパラメータのばらつきによらず、出力インピーダンスを一定に保持することが可能となる。

（実施の形態２）
図２は、実施の形態２に係る高速シリアル伝送出力装置の構成例を示す図である。図２において、図１と同等機能を有する部位には同一符号を付してある。実施の形態２では、図２に示すように、出力回路３００を、出力回路１と、当該出力回路１に対して並列に接続された出力回路２と備えた構成としたものである。

出力回路２は、出力回路１に並列に接続されており、インピーダンス制御データが入力されるｐ−ＭＯＳトランジスタ２７（Ｗ＝１５０μｍ）およびｎ−ＭＯＳトランジスタ２７に直列に接続されたキャパシタ２８で構成される出力回路２ｐと、インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタ３０（Ｗ＝１５０μｍ）と、ｎ−ＭＯＳトランジスタ３０に直列に接続されたキャパシタ２９で構成される出力回路２ｎとを備えている。出力回路２は、高周波に対して５０Ωより低い出力インピーダンスを有する回路を並列に接続することを意味し、一時的に出力インピーダンスを下げることが可能であり、Ｔｒ／Ｔｆの改善が可能となる。

インピーダンス制御データは、出力回路３００の出力回路ｐ、出力回路ｎ、出力回路２ｐ，および出力回路２ｎに入力され、出力回路３００は、インピーダンス制御データに基づいて、５０Ωの出力インピーダンスでデータを出力する。

実施の形態２によれば、出力回路は、出力回路１と出力を共有する出力回路２を有し、出力回路２は、インピーダンス制御データが入力される出力回路２ｐと、インピーダンス制御データが入力され、出力回路２ｐと出力を共有する出力回路２ｎを備え、出力回路２ｐはインピーダンス制御データが入力されるｐ−ＭＯＳトランジスタ２７と、ｐ−ＭＯＳトランジスタ２７に直列に接続されたキャパシタ２８とを備え、出力回路２ｎは、インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタ３０と、ｎ−ＭＯＳトランジスタ３０に直列に接続されたキャパシタ２９を備えているので、出力回路に並列にキャパシタを設けることで、出力回路の高周波特性を改善し、出力の立ち上がり、立下り時間を改善することができる。

（実施の形態３）
図３は、実施の形態３に係る、ＬＳＩ間や回路ブロック間の複数の送信系４０１，４０２と受信系４０７，４０８を示す。送信系４０１，４０２と受信系４０７，４０８の間は、特定のインピーダンスを持つ伝送路４０３〜４０６で接続されている。伝送路４０３〜４０６は、すべて同一構成で同様の特性インピーダンスを有し、また、送信系４０１，４０２、受信系４０７，４０８は、同様な構成となっているので、以下、送信系４０１についてのみ説明する。

図４は、送信系４０１の出力部を示しており、差動型高速シリアル伝送出力装置を示す図である。図４において、図１、図２と同等機能を有する部位には同一符号を付してある。図４に示す差動型高速シリアル伝送出力装置は、インピーダンス制御電圧生成手段１００と、アッテネート手段２００ａ、２００ｂと、出力回路３００ａ、３００ｂとで構成されている。アッテネート手段２００ａ、２００ｂは同様な構成となっており、また、出力回路３００ａ、３００ｂは、同様な構成となっている。

アッテネート手段２００ａ、２００ｂには、差動のデータが入力され、出力回路３００ａ、３００ｂから差動のデータが出力される。出力回路１において、ｐ−ＭＯＳトランジスタ２１は、図１１−１のトランジスタ８１２，ｎ−ＭＯＳトランジスタ２４は、図１１−１のトランジスタ８１３に対応しており、２２、２３は静電保護用の抵抗デバイスである。

ｐ−ＭＯＳトランジスタ２１、ｎ−ＭＯＳトランジスタ２４のオン抵抗と静電保護用の抵抗デバイス２２，２３の抵抗値で５０Ωインピーダンスを実現するため、ｐ−ＭＯＳトランジスタ２１、ｎ−ＭＯＳトランジスタ２４のトランジスタサイズを、Ｗ＝１５０μｍ程度にすることができ、サイズの縮小化を図ることが可能である。これにより、レイアウトサイズの縮小化及びゲート容量の充放電電流の低減することができる。

次に、Ｔｒ／Ｔｆの改善手法について説明する。Ｔｒ／Ｔｆの改善に寄与するのは、出力回路２であり、ｐ−ＭＯＳトランジスタ２７は、ｐ−ＭＯＳトランジスタ２１と同じノードであるので、同時に動作する。同様に、ｎ−ＭＯＳトランジスタ３０は、ｎ−ＭＯＳトランジスタ２４と同じノードであるので、同時に動作する。ｐ−ＭＯＳトランジスタ２７、ｎ−ＭＯＳトランジスタ３０に直列に接続されているキャパシタ２８，２９の容量は、ＧＨｚを越える高周波の場合、出力回路１の出力インピーダンスより出力回路２の出力インピーダンスが充分低くなる値に設定し、Ｔｒ／Ｔｆを改善する。

図５−１および図５−２を参照して、出力回路１だけの場合と、出力回路１に並列にキャパシタを有する出力回路２を接続した時の出力インピーダンスについて説明する。図５−１は、出力回路１のみを有する出力回路３００のスイッチオン時の等価回路、図５−２は、出力回路１と出力回路２を有する出力回路３００のスイッチオン時の等価回路である。

図５−１において、５０２は、図４のｐ−ＭＯＳトランジスタ２１がオンした時のオン抵抗と抵抗デバイス２２の合成抵抗またはｎ−ＭＯＳトランジスタ２４がオンした時のｎ−ＭＯＳトランジスタ２４と抵抗デバイス２３の合成抵抗を示している。５０３は、出力端に接続されるＩＯセルの容量を示している。抵抗５０２の抵抗値をＲ、容量５０３の容量値をＣとすると、その出力はカットオフ周波数１／２πＲＣのローパスフィルターになる。

図５−２において、５０７は、図５−１の５０２と同様に、図４のｐ−ＭＯＳトランジスタ２１がオンした時のオン抵抗と抵抗デバイス２２の合成抵抗またはｎ−ＭＯＳトランジスタ２４がオンした時のｎ−ＭＯＳトランジスタ２４と抵抗デバイス２３の合成抵抗を示している。

５０６は、図４の出力回路２内にあるｐ−ＭＯＳトランジスタ２７のオン抵抗、５０８は図４のキャパシタ２８を示している。抵抗５０７の抵抗値をＲ、容量５０９の容量をＣ，抵抗５０６の抵抗値をＲ１、容量５０８の容量値をＣ１とすると、合成インピーダンスＺ（ｂ）＝ＲＲ１／（Ｒ＋Ｒ１＋ｓＣＲＲ１）となり、常に、図５−１の出力インピーダンスＺ（ａ）＝Ｒより小さくなる。また、ｓは周波数に比例するので、合成インピーダンスＺ（ｂ）は高周波とともに小さくなる。したがって、図５−２の時定数は、図５−１の時定数より低いのでＴｒ／Ｔｆが向上する。また、入力がハイレベルになると容量５０８は充電され、図５−２は、図５−１と等価になるので、出力インピーダンスは伝送路のインピーダンスと等しくなる。

上記図４を参照して、インピーダンス制御電圧生成手段１００を詳細に説明する。インピーダンス制御電圧生成手段１００は、図４に示すように、出力回路ｐの出力インピーダンスを制御する部分と、出力回路ｎの出力インピーダンスを制御するための部分とに分割されている。

模擬出力部ｐのｐ−ＭＯＳトランジスタ１５と抵抗デバイス１６は、それぞれ出力回路ｐのｐ−ＭＯＳトランジスタ２１、抵抗２２と相似のサイズ・抵抗値の模擬トランジスタ、模擬抵抗である。また、模擬出力部ｎのｎ−ＭＯＳトランジスタ１３及び抵抗デバイス１２は、出力回路ｎのｎ−ＭＯＳトランジスタ２４及び抵抗デバイス２３と同様の模擬トランジスタ、模擬抵抗である。

模擬出力部ｐ，ｎにはそれぞれ電流源ｐ，ｎが直列に接続されており、比較制御手段ｐ，ｎが、電位ｐ、電位ｎが基準値Ｖｒｅｆ１，Ｖｒｅｆ２と等しくなるようなインピーダンス制御電圧ｐ，ｎを模擬出力部ｐ，ｎおよびアッテネート手段２００ａ、２００ｂに出力する。これにより、模擬出力部ｐ，ｎで所望のインピーダンスを得ることができる。

出力回路ｐのインピーダンスを制御する方法と出力回路ｎの出力インピーダンスを制御する方法は原理的には等価なので、以下、出力回路ｐの出力インピーダンスを制御する方法について説明する。ここでは、例えば、電源電圧（Ｖｄｄ）＝１Ｖとした場合に、ｐ−ＭＯＳトランジスタ２１のオン抵抗と抵抗デバイス２２の合成インピーダンスが５０Ωになるように制御する場合について説明する。

出力回路ｐのｐ−ＭＯＳトランジスタ２１のサイズがＷ＝１５０μｍ、抵抗デバイス２２が１０Ωの場合、模擬出力部ｐの模擬ｐ−ＭＯＳトランジスタ１５をＷ＝７．５μｍとし、模擬抵抗１６を２００Ω、電流源ｐの電流値を５００μＡにする。ここで、模擬出力部ｐをスケーリングすることで、電流源ｐに流す電流値を小さくし、低消費電力を図ることができる。

電位ｐは、比較制御手段ｐによってＶｒｅｆ１＝５００ｍＶに等しくなるように制御されるので、模擬出力部ｐの出力インピーダンスは１ｋΩとなる。模擬出力部ｐの出力インピーダンスは電流源ｐと基準電圧Ｖｒｅｆ１で決定されるため、デバイスパラメータのばらつきによらず一定である。

比較制御手段ｐから出力されたインピーダンス制御電圧ｐは模擬出力部ｐのｐ−ＭＯＳトランジスタ１５のゲートとアッテネート手段２００ａ、２００ｂのｎ−ＭＯＳトランジスタ２０のソースに入力される。アッテネート手段２００ａ、２００ｂのｐ−ＭＯＳトランジスタ１９、ｎ−ＭＯＳトランジスタ２０のソースにはそれぞれ、インピーダンス制御電圧ｎとインピーダンス制御電圧ｐが入力されている。

アッテネート手段２００ｂでは、データがハイの時に、出力ノード３３の電位はノード３２の電位とほぼ等しくなるので、ｐ−ＭＯＳトランジスタ２１のゲートに入力される電圧は電位３２とほぼ等しくなる。また、アッテネート手段２００ｂでは、データがローの時に、出力ノード３３の電位はノード３１の電位とほぼ等しくなるので、ｎ−ＭＯＳトランジスタ１９のゲートに入力される電圧はノード３１の電位とほぼ等しくなり、出力回路１の出力インピーダンスは５０Ωに整合される。

ここで、ノード３１，３２の電位が、ｐ−ＭＯＳトランジスタ２１，ｎ−ＭＯＳトランジスタ２４が同時にオンすることがないような電圧値内の制御で５０Ωを満たせるようにｐ−ＭＯＳトランジスタ２１，ｎ−ＭＯＳトランジスタ２４を設計する必要がある。

上記実施の形態１〜３では、出力回路の前段のアッテネート手段で出力回路の出力インピーダンスを制御するのに対して、実施の形態４〜６では、出力回路の出力部に接続されている抵抗デバイスで出力インピーダンスを制御する。

（実施の形態４）
図６は、実施の形態４に係る高速シリアル伝送出力装置の構成を示す図である。実施の形態４に係る高速シリアル伝送出力装置は、図６に示すように、インピーダンス制御電圧生成手段１００と、データが入力されインピーダンス整合をしてデータを出力する出力回路３００とを備えている。

インピーダンス制御電圧生成手段１００は、出力回路３ｐ，３ｎと相似の構成をなす模擬出力部ｐ，ｎと、模擬出力部ｐ，ｎに直列に接続された電流源ｐ，ｎと、電位ｐと基準電圧Ｖｒｅｆ１を比較し、電位ｐと基準電圧Ｖｒｅｆ１が等しくなうようなインピーダンス制御電圧ｐを模擬出力部ｐ及び出力回路３ｐに出力する比較制御手段ｐと、電位ｎと基準電圧Ｖｒｅｆ２を比較し、電位ｎと基準電圧Ｖｒｅｆ２が等しくなうようなインピーダンス制御電圧ｎを模擬出力部ｎ及び出力回路３ｎに出力する比較制御手段ｎとを備えている。

出力回路３ｐ、４ｐと出力回路３ｎ，４ｐの制御方法は原理的に等価であるので、以下、出力回路３ｐ、４ｐを制御する場合を説明する。ここでは、出力が５００ｍＶの時に、出力回路３ｐが５０Ωの出力インピーダンスになるようにインピーダンス制御電圧生成手段１００を構成する場合について説明する。

出力インピーダンス制御電圧生成手段１００は、模擬出力部ｐ，ｎの出力インピーダンスを目標のインピーダンスになるように制御して、出力回路３ｐ、３ｎの出力インピーダンスを制御する。出力回路３ｐの出力インピーダンスが５０Ωの時、出力回路３ｐには１０ｍＡの電流が流れる。模擬出力部ｐを出力回路３ｐと全く等価にすると、模擬出力部ｐに１０ｍＡ流す必要があり、消費電力の増大を招く。そこで、本実施の形態では、模擬出力部ｐの出力インピーダンスを１ｋΩに制御した場合を例示する。

模擬出力部ｐの出力インピーダンスを１ｋΩとするためには、電位ｐが５００ｍＶの時に電流源ｐを５００μＡにすればよい。電流源ｐはカレントミラーなどで一定電流を流す構成とする。比較制御手段ｐで負帰還をかけ、電位ｐを基準電圧Ｖｒｅｆ１と等しくなるように制御する。模擬出力部ｐの出力インピーダンスは電流源ｐと基準値Ｖｒｅｆ１で決められ、デバイスパラメータのばらつきによらず一定に制御することができる。

次に、出力回路３００について説明する。出力回路３００は、出力回路３ｐ〜出力回路４ｎが出力に接続されている。インピーダンス制御電圧ｐは、出力回路３ｐに入力され、インピーダンス制御電圧ｎは出力回路３ｎに入力される。出力回路３ｐはインピーダンス制御電圧ｐで出力インピーダンスが５０Ωに整合されてデータを出力する。出力回路４ｐと出力回路４ｎは、キャパシタを有し、出力データのＴｒ／Ｔｆの改善をする。

（実施の形態５）
図７は、実施の形態５に係る高速シリアル伝送出力装置の構成を示す図であり、インピーダンス整合回路と５ビットのＤＡＣ（ディジタルアナログコンバータ）の回路図を示している。

図７において、６０４，６０５は可変抵抗デバイスであり、直列に接続されている抵抗Ｒ１１ｎ〜Ｒ１５ｎ、Ｒ１１ｐ〜Ｒ１５ｐは、固定抵抗である。固定抵抗の値はパラメータバラツキの影響を受けるので、固定抵抗と直列に接続されているｐ−ＭＯＳトランジスタ６０６またはｎ−ＭＯＳトランジスタ６０７のオン抵抗と、可変抵抗デバイス６０４または６０５の合成抵抗の値も変化する。

可変抵抗デバイス６０４，６０５の抵抗値をアンプなどで制御することで、合成抵抗のばらつきを小さくしている。ｐ−ＭＯＳトランジスタ６０６、ｎ−ＭＯＳトランジスタ６０７のオン抵抗を「０」とすると、出力回路６０１の合成抵抗は左から１００、２００、４００、８００、１６００Ωである。

同様に、出力回路６０２の合成抵抗も左から、１００、２００、４００、８００、１６００Ωである。等しい合成抵抗を有する出力回路６０１、６０２は入力ｄａｔａ０〜４をそれぞれ共有しており、入力ｄａｔａを共有するｐ−ＭＯＳトランジスタ６０６、ｎ−ＭＯＳトランジスタ６０７は同時にオンすることはない。

「１００００」と「０１１００」を入力した場合のスイッチの相関を図８−１、図８−２に示す。図８−１が「１００００」を入力した時の接続関係を示し、図８−２が「０１１００」を入力した時の接続関係を示している。出力電圧は抵抗分圧値で出力され、「１００００」の場合は１０６Ｖｄｄ／２０６≒Ｖｄｄ／２で、「０１１００」の場合は０．３８７Ｖｄｄである。同じ大きさの抵抗は同時に接続されることはないが、ｐ−ＭＯＳ側もしくはｎ−ＭＯＳ側のどちらかが常にオンしており、出力インピーダンスはデータに関わらず常に５０Ωに保たれる。図７に示したＤＡＣはデータに依存せず出力インピーダンスを５０Ωに保つ機能を有する。

図９は、図７の各入力部にキャパシタとスイッチを持つ出力回路と出力部を共有して並列に接続した回路を示しており、インピーダンス整合機能を有するＤＡＣのＴｒ／Ｔｆを改善する。

（実施の形態６）
図１０は、実施の形態６に係る高速シリアル伝送出力装置を示す図であり、差動の入出力部を有する高速シリアル伝送装置を示している。図１０に示す高速シリアル伝送出力装置は、インピーダンス制御電圧生成手段１００と、インピーダンス整合機能を有する出力回路３と、Ｔｒ／Ｔｆを改善するための出力回路４から構成される出力回路３００ａ、３００ｂとを備えている。出力回路３００ａと３００ｂの構成は同様である。

インピーダンス制御電圧生成手段１００は、出力回路３ｐの模擬出力部ｐと、出力回路３ｎの模擬出力部ｎと、模擬出力部ｐと直列に接続される電流源ｐと、模擬出力部ｎと直列に接続される電流源ｎと、電位ｐと基準値Ｖｒｅｆ１を比較し、電位ｐと基準値Ｖｒｅｆ１が等しくなるようなインピーダンス制御電圧ｐを模擬トランジスタ７０７と出力回路３ｐ内の抵抗デバイス７１１に入力する比較制御手段ｐと、電位ｎと基準値Ｖｒｅｆ２を比較し、電位ｎと基準値Ｖｒｅｆ２が等しくなるようなインピーダンス制御電圧ｎを模擬トランジスタ７０５と、抵抗デバイス７１６に入力する比較制御手段ｎを備えている。

模擬出力部ｐは、出力回路３ｐの抵抗デバイス７１１、ｐ−ＭＯＳトランジスタ７１２、抵抗デバイス７１３と相似の構成を有する。出力回路３ｐと出力回路３ｎの制御方法は原理的に等価であるので、以下、出力回路３ｐを制御する場合を説明する。ここでは、Ｏｕｔｍ＝５００ｍＶの時に出力回路３ｐの出力インピーダンスを５０Ωに制御する手法について説明する。

模擬トランジスタ７０７は、抵抗デバイス７１１のサイズの１／２０に設計しているので、オン抵抗値は２０倍になる。ｐ−ＭＯＳトランジスタ７１２はオンのとき、抵抗デバイス７０９も同様に、抵抗デバイス７１３の２０倍の抵抗値に設定する。したがって、電流源ｐの電流値は１／２０の５００μＡに設定する。比較制御手段ｐは、電位ｐとＶｒｅｆ１＝５００ｍＶが等しくなるようなインピーダンス制御電圧ｐを模擬トランジスタ７０７および抵抗デバイス７１１に出力するため、模擬出力部ｐの出力インピーダンスと出力回路３ｐの出力インピーダンスはデバイスパラメータのばらつきによらず一定に保持される。

出力回路３は前述の説明と同様に５０Ωインピーダンス整合をしてデータを出力し、出力回路４は出力データのＴｒ／Ｔｆを改善するのは、図８−１および図８−２の原理に従うためである。

実施の形態６によれば、インピーダンス制御電圧を生成するインピーダンス制御電圧生成手段１００と、２値のデータが入力され、インピーダンス制御電圧から出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路３と、２値のデータが入力され、出力回路３と出力を共有する出力回路４を備え、出力回路４は、２値のデータが入力される出力回路４ｐと、２値のデータが入力され、出力回路４ｐと出力を共有する出力回路４ｎを備え、出力回路４ｐは２値のデータが入力されるｐ−ＭＯＳトランジスタ７１７と、ｐ−ＭＯＳトランジスタ７１７に直列に接続されたキャパシタ７１８を備え、出力回路４ｎは、２値のデータが入力されるｎ−ＭＯＳトランジスタ７２０と、ｎ−ＭＯＳトランジスタ７２０に直列に接続されたキャパシタ７１９を備えているので、出力回路に並列にキャパシタを設けることで、出力回路の高周波特性を改善し、出力の立ち上がり、立下り時間を改善することができる。

また、実施の形態６によれば、出力回路３ｐは２値のデータを入力するｐ−ＭＯＳトランジスタ７１２と、ｐ−ＭＯＳトランジスタ７１２に直列に接続され、インピーダンス制御電圧ｐが入力される抵抗デバイス７１１を備え、出力回路３ｎはインピーダンス制御データを入力するｎ−ＭＯＳトランジスタ７１５と、ｎ−ＭＯＳトランジスタ７１５に直列に接続され、インピーダンス制御電圧ｎが入力される抵抗デバイス７１６を備えているので、スイッチそのもののオン抵抗を出力インピーダンスに利用することで、従来の方法にくらべてスイッチを小さくすることが可能になり、スイッチサイズの縮小によるスイッチのゲート容量の充放電電流の低減することで電源電圧変動を抑える効果を得られ、２値のデータのハイ、ローに関わらず出力インピーダンスを一定に保持することが可能である。

本発明に係るシリアル伝送出力装置は、高速シリアル通信で使用される高速シリアル伝送出力装置に有用である。

実施の形態１に係る高速シリアル伝送出力装置の構成例を示す図である。 実施の形態２に係る高速シリアル伝送出力装置の構成例を示す図である。 実施の形態３に係り、ＬＳＩ間や回路ブロック間の複数の送信系と受信系を示す図である。 送信系の出力部を示しており、差動型高速シリアル伝送出力装置を示す図である。 出力回路１のみを有する出力回路のスイッチオン時の等価回路を示す図である。 出力回路１と出力回路２を有する出力回路３００のスイッチオン時の等価回路を示す図である。 実施の形態４に係る高速シリアル伝送出力装置の構成を示す図である。 実施の形態５に係り、インピーダンス整合回路と５ビットのＤＡＣ（ディジタルアナログコンバータ）の回路図である。 図７において、「１００００」を入力した時の接続関係を示す図である。 図７において、「０１１００」を入力した時の接続関係を示す図である。 図７の各入力部にキャパシタとスイッチを持つ出力回路と出力部を共有して並列に接続した回路を示す図である。 実施の形態６に係る高速シリアル伝送出力装置を示す図である。 従来技術を説明するための図である。 従来技術を説明するための図である。 従来技術を説明するための図である。

符号の説明

１００ インピーダンス制御電圧生成手段
２００ アッテネート手段
３００ 出力回路

Claims (9)

1. ２つのインピーダンス制御電圧を生成するインピーダンス制御電圧生成手段と、
   入力される２値のデータと２つの前記インピーダンス制御電圧とに基づいて、前記２値のデータが一方の値のとき２つの前記インピーダンス制御電圧のうち一方の値となり、前記２値のデータが他方の値のとき２つの前記インピーダンス制御電圧のうち他方の値となる、２値のインピーダンス制御データを生成するアッテネート手段と、
   前記インピーダンス制御データが入力され、出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路と、
   を備えることを特徴とするシリアル伝送出力装置。
2. 前記出力回路は、前記インピーダンス制御データから出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路１を有し、
   前記出力回路１は、
   前記インピーダンス制御データが入力される出力回路ｐと、
   前記インピーダンス制御データが入力され、前記出力回路ｐと出力を共有する出力回路ｎを備え、
   前記出力回路ｐは、
   前記インピーダンス制御データが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタに直列に接続された抵抗デバイスとを備え、
   前記出力回路ｎは、
   前記インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続された抵抗デバイスとを備えたことを特徴とする請求項１に記載のシリアル伝送出力装置。
3. 前記出力回路は、さらに、前記出力回路１と出力を共有する出力回路２を有し、
   前記出力回路２は、
   前記インピーダンス制御データが入力される出力回路２ｐと、
   前記インピーダンス制御データが入力され前記出力回路２ｐと出力を共有する出力回路２ｎと、を備え、
   前記出力回路２ｐは、
   前記インピーダンス制御データが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタに直列に接続されたキャパシタとを備え、
   前記出力回路２ｎは、
   前記インピーダンス制御データが入力されるｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続されたキャパシタを備えたことを特徴とする請求項１に記載のシリアル伝送出力装置。
4. 前記インピーダンス制御電圧生成手段は、
   前記出力回路ｐと同様の構成をした模擬出力部ｐと、
   模擬出力部ｐに直列接続された電流源ｐと、
   前記模擬出力部ｐの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｐを、前記模擬出力部ｐおよび前記アッテネート手段に出力する比較制御手段ｐと、
   前記出力回路ｎと同様の構成をした模擬出力部ｎと、
   模擬出力部ｎに直列接続された電流源ｎと、
   前記模擬出力部ｎの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｎを、前記模擬出力部ｎおよび前記アッテネート手段に出力する比較制御手段ｎと、
   を備えたことを特徴とする請求項２または請求項３に記載のシリアル伝送出力装置。
5. インピーダンス制御電圧を生成するインピーダンス制御電圧生成手段と、
   ２値のデータが入力され、前記インピーダンス制御電圧から出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路３と、
   前記２値のデータが入力され前記出力回路３と出力を共有する出力回路４と、を備え、 出力回路４は、
   前記２値のデータが入力される出力回路４ｐと、前記２値のデータが入力され前記出力回路４ｐと出力を共有する出力回路４ｎとを備え、
   前記出力回路４ｐは、
   前記２値のデータが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタに直列に接続されたキャパシタを備え、
   前記出力回路４ｎは、
   前記２値のデータが入力されるｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続されたキャパシタを備えたことを特徴とするシリアル伝送出力装置。
6. 前記出力回路３は、
   前記２値のデータが入力される出力回路３ｐと、前記２値のデータが入力され、前記出力回路３ｐと出力を共有する出力回路３ｎとを備え、
   前記出力回路３ｐは、
   前記２値のデータを入力するｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタ３に直列に接続され前記インピーダンス制御電圧が入力される抵抗デバイスを備え、
   前記出力回路３ｎは、
   前記インピーダンス制御データを入力するｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタに直列に接続され、前記インピーダンス制御電圧が入力される抵抗デバイスを備えたことを特徴とする請求項５に記載のシリアル伝送出力装置。
7. 前記出力回路３は、前記２値のデータが入力される出力回路３ｐと、前記２値のデータが入力され、前記出力回路３ｐと出力を共有する出力回路３ｎとを備え、
   前記出力回路３ｐは、
   前記２値のデータが入力されるｐ−ＭＯＳトランジスタと、当該ｐ−ＭＯＳトランジスタのソースに直列に接続され、インピーダンス制御電圧が入力される抵抗デバイスと、当該ｐ−ＭＯＳトランジスタのドレインに直列に接続された固定抵抗デバイスとを備え、
   前記出力回路３ｎは、
   前記インピーダンス制御データを入力するｎ−ＭＯＳトランジスタと、当該ｎ−ＭＯＳトランジスタのソースと直列に接続されインピーダンス制御電圧が入力される抵抗デバイスとを備えたことを特徴とする請求項５に記載のシリアル伝送出力装置。
8. 前記インピーダンス制御電圧生成手段は、
   前記出力回路３ｐと同様の構成をした模擬出力部ｐと、
   前記模擬出力部ｐに直列接続された電流源ｐと、
   前記模擬出力部ｐの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｐを、前記模擬出力部ｐおよび出力回路３ｐに出力する比較制御手段ｐと、
   前記出力回路３ｎと同様の構成をした模擬出力部ｎと、
   模擬出力部ｎに直列接続され電流源ｎと、
   前記模擬出力部ｎの出力電圧と基準値を比較した結果が等しくなるようなインピーダンス制御電圧ｎを、前記模擬出力部ｎおよび出力回路３ｎに出力する比較制御手段ｎと、
   を備えたことを特徴とする請求項６または請求項７に記載のシリアル伝送出力装置。
9. 差動信号出力することを特徴とする請求項１〜請求項８のいずれか１つに記載のシリアル伝送出力装置。

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