JPS62115924A - チヤ−ジポンプ回路 - Google Patents
チヤ−ジポンプ回路Info
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- JPS62115924A JPS62115924A JP60255458A JP25545885A JPS62115924A JP S62115924 A JPS62115924 A JP S62115924A JP 60255458 A JP60255458 A JP 60255458A JP 25545885 A JP25545885 A JP 25545885A JP S62115924 A JPS62115924 A JP S62115924A
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- JP
- Japan
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- charge pump
- circuit
- operational amplifier
- pump circuit
- impedance
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば再生データからクロックを抽出する
高速ＰＬＬ回路等に用いて好適なチャージポンプ回路に
関する。
高速ＰＬＬ回路等に用いて好適なチャージポンプ回路に
関する。
〔発明の概要］
この発明は、入力信号が供給される第１及び第２の半導
体スイッチと、入出力端間にインピーダンス回路の接続
された演算増幅器と、第１及び第２の半導体スイッチの
出力側と演算増幅器の第１の入力端子間に接続された第
１の抵抗器と、演算増幅器の第２の入力端子に基準電位
を与える基準電源とを備えたチャージポンプ回路におい
て、基準電源の内部インピーダンスを下げるインピーダ
ンス変換回路と、このインピーダンス変換回路と第１及
び第２の半導体スイッチの出力側に接続された第２の抵
抗器とを備えることにより、第１及び第２の半導体スイ
ッチが同時にオフとなったときに第１の抵抗器を介して
演算増幅器のインピーダンス回路に流れ込む電流を防止
するようにしたものである。
体スイッチと、入出力端間にインピーダンス回路の接続
された演算増幅器と、第１及び第２の半導体スイッチの
出力側と演算増幅器の第１の入力端子間に接続された第
１の抵抗器と、演算増幅器の第２の入力端子に基準電位
を与える基準電源とを備えたチャージポンプ回路におい
て、基準電源の内部インピーダンスを下げるインピーダ
ンス変換回路と、このインピーダンス変換回路と第１及
び第２の半導体スイッチの出力側に接続された第２の抵
抗器とを備えることにより、第１及び第２の半導体スイ
ッチが同時にオフとなったときに第１の抵抗器を介して
演算増幅器のインピーダンス回路に流れ込む電流を防止
するようにしたものである。
チャージポンプ回路は従来種々の用途に使用されている
が、例えばヘリカルスキャン型のディジタル信号記録再
生装置等においてクロック抽出用の高速ＰＬＬ回路に使
用されているのもその一例といえる（特願昭６０−８５
８６３号）。このような高速のＰＬＬ回路ではＩＣ化の
容易さ、引込み特性等からいわゆる面積比較型ＰＬＬ回
路が多く採用されているが、抽出すべきクロックの周波
数が上がるほど、つまり成る一定時間内の位相比較の回
数が増加する程チャージポンプ回路の動作も高速になっ
てゆくのが一般的である。
が、例えばヘリカルスキャン型のディジタル信号記録再
生装置等においてクロック抽出用の高速ＰＬＬ回路に使
用されているのもその一例といえる（特願昭６０−８５
８６３号）。このような高速のＰＬＬ回路ではＩＣ化の
容易さ、引込み特性等からいわゆる面積比較型ＰＬＬ回
路が多く採用されているが、抽出すべきクロックの周波
数が上がるほど、つまり成る一定時間内の位相比較の回
数が増加する程チャージポンプ回路の動作も高速になっ
てゆくのが一般的である。
第３図は従来のチャージポンプ回路の一例を示すもので
、（１１，（２）は入力信号が供給される入力端子、（
３１，＋４１は入力端子（１）、＋２）に夫々そのゲー
ト端子が接続された電界効果トランジスタ（以下、ＦＥ
Ｔい云う）であって、例えば前者はＰチャンネル型、後
者はＮチャンネル型である。Ｆ Ｅ Ｔ （３１のドレ
イン端子は正の電源端子＋ＶＤＤに接続され、そのソー
ス端子はＦ Ｅ Ｔ （４１のドレイン端子に接続され
、Ｆ Ｅ Ｔ （２１のソース端子は接地される。
、（１１，（２）は入力信号が供給される入力端子、（
３１，＋４１は入力端子（１）、＋２）に夫々そのゲー
ト端子が接続された電界効果トランジスタ（以下、ＦＥ
Ｔい云う）であって、例えば前者はＰチャンネル型、後
者はＮチャンネル型である。Ｆ Ｅ Ｔ （３１のドレ
イン端子は正の電源端子＋ＶＤＤに接続され、そのソー
ス端子はＦ Ｅ Ｔ （４１のドレイン端子に接続され
、Ｆ Ｅ Ｔ （２１のソース端子は接地される。
Ｆ Ｅ Ｔ ＋３１のソース端子とＦ Ｅ Ｔ （４１
のドレイン端子の接続点Ａは抵抗器（５）を介して演算
増幅器（６）の反転入力端子に接続される。演算増幅器
（６）の入力端子間には直列接続の抵抗器（７）及びコ
ンデンサ（８）が接続され、また演算増幅器（６）の非
反転入力端子は正の電源端子＋ＶＣＣとアース間に接続
された可変抵抗器（９）の摺動端子に接続され、基準電
位を与えられるようになされている。そして、演算増幅
器（６）の出力側より出力端子αωが導出される。
のドレイン端子の接続点Ａは抵抗器（５）を介して演算
増幅器（６）の反転入力端子に接続される。演算増幅器
（６）の入力端子間には直列接続の抵抗器（７）及びコ
ンデンサ（８）が接続され、また演算増幅器（６）の非
反転入力端子は正の電源端子＋ＶＣＣとアース間に接続
された可変抵抗器（９）の摺動端子に接続され、基準電
位を与えられるようになされている。そして、演算増幅
器（６）の出力側より出力端子αωが導出される。
Ｆ Ｅ Ｔ （３１がオンすると正の電源端子＋ＶＤＤ
より電流が抵抗器（５）を介してコンデンサ（８）に流
れ込んで出力端子αφの電位が下り、一方Ｆ Ｅ Ｔ
（４１がオンするとコンデンサ（８）に蓄積されていた
電荷に相当する電流が抵抗器（５）を介してアース側に
流出して出力端子αのの電位が上り、これによりチャー
ジポンプ動作が行われる。
より電流が抵抗器（５）を介してコンデンサ（８）に流
れ込んで出力端子αφの電位が下り、一方Ｆ Ｅ Ｔ
（４１がオンするとコンデンサ（８）に蓄積されていた
電荷に相当する電流が抵抗器（５）を介してアース側に
流出して出力端子αのの電位が上り、これによりチャー
ジポンプ動作が行われる。
このチャージポンプ回路がいま高速ＰＬＬ回路に使用さ
れているものとすると、上述の特願昭６０〜８５８６３
号からも理解されるように、図示せずもチャージポンプ
回路の前に位相比較回路（データ抜き取り回路）が設け
られ、チャージポンプ回路の後にローパスフィルタと電
圧制御型発振器（ＶＣ○。
れているものとすると、上述の特願昭６０〜８５８６３
号からも理解されるように、図示せずもチャージポンプ
回路の前に位相比較回路（データ抜き取り回路）が設け
られ、チャージポンプ回路の後にローパスフィルタと電
圧制御型発振器（ＶＣ○。
が設けられており、■ＣＯの出力が位相比較回路に帰還
されるようになされている。いま、位相比較回路に第４
図に示すような入力信号が供給され、■ＣＯより第４図
Ｂに示すような抽出すべきクロックが位相比較回路に帰
還されているものとすると、位相比較回路の出力が供給
される第３図のチャージポンプ回路のＦ Ｅ Ｔ （３
１及び（４）の出力端すなわら接続点Ａには理想的には
第４図Ｃに示すような波形の信号が得られるべきである
が、実際には第４図りに示すような波形になってしまう
。すなわち、位相誤差情報のない部分つまり第４図Ｃに
符号ａで示す部分は、Ｆ Ｅ Ｔ（３１，（４１はとも
にオフ状態にあり、電流が接続点Ａ側から演算増幅器（
６）側に流れない筈であるが、ＦＥＴの有する出力容量
等に起因して第４図りに符号すで示すように電圧が出て
しまい余分な電流が抵抗器（５）を介して演算増幅器（
６）側に流れてしまい、これによりコンデンサ（８）が
充電されてしまうからである。この結果、ＰＬＬ回路の
動作がおかくしなり、例えばチャージポンプ回路の吸い
込み電圧（演五増幅器（６）の非反転入力端子に印加さ
れる基準電圧ＶＲＥｎ）は本来ＶＤＤ／２である筈なの
に例えば２／３Ｖｏｏになったりする等変動してしまう
。
されるようになされている。いま、位相比較回路に第４
図に示すような入力信号が供給され、■ＣＯより第４図
Ｂに示すような抽出すべきクロックが位相比較回路に帰
還されているものとすると、位相比較回路の出力が供給
される第３図のチャージポンプ回路のＦ Ｅ Ｔ （３
１及び（４）の出力端すなわら接続点Ａには理想的には
第４図Ｃに示すような波形の信号が得られるべきである
が、実際には第４図りに示すような波形になってしまう
。すなわち、位相誤差情報のない部分つまり第４図Ｃに
符号ａで示す部分は、Ｆ Ｅ Ｔ（３１，（４１はとも
にオフ状態にあり、電流が接続点Ａ側から演算増幅器（
６）側に流れない筈であるが、ＦＥＴの有する出力容量
等に起因して第４図りに符号すで示すように電圧が出て
しまい余分な電流が抵抗器（５）を介して演算増幅器（
６）側に流れてしまい、これによりコンデンサ（８）が
充電されてしまうからである。この結果、ＰＬＬ回路の
動作がおかくしなり、例えばチャージポンプ回路の吸い
込み電圧（演五増幅器（６）の非反転入力端子に印加さ
れる基準電圧ＶＲＥｎ）は本来ＶＤＤ／２である筈なの
に例えば２／３Ｖｏｏになったりする等変動してしまう
。
この第４図りの波形が生じる原因を更に第５図の等価回
路を用いて詳述する。なお、同図において、ｒｐはＦ
Ｅ Ｔ （３１のオン抵抗、ｒＨはＦ Ｅ Ｔ （４）
のオン抵抗、ＣｐはＦ Ｅ Ｔ （３１の接合容量、端
子間容量等から成る出力容量、ＣＮはＦ Ｅ Ｔ （４
１の接合容量、端子間容量等から成る出力容量である。
路を用いて詳述する。なお、同図において、ｒｐはＦ
Ｅ Ｔ （３１のオン抵抗、ｒＨはＦ Ｅ Ｔ （４）
のオン抵抗、ＣｐはＦ Ｅ Ｔ （３１の接合容量、端
子間容量等から成る出力容量、ＣＮはＦ Ｅ Ｔ （４
１の接合容量、端子間容量等から成る出力容量である。
第５図ＡはＦ Ｅ Ｔ （３＋がオフで、Ｆ Ｅ Ｔ
（４）がオンした場合で、オン抵抗ｒＨが非富に小さい
ものとすると、Ｆ Ｅ Ｔ （３１の出力容ＭＩ ＣＰ
は急速に充電され、Ｆ Ｅ Ｔ （４１の出力容ｆｔ
ＣＮは急速に放電される。
（４）がオンした場合で、オン抵抗ｒＨが非富に小さい
ものとすると、Ｆ Ｅ Ｔ （３１の出力容ＭＩ ＣＰ
は急速に充電され、Ｆ Ｅ Ｔ （４１の出力容ｆｔ
ＣＮは急速に放電される。
第５図ＢはＦ Ｅ Ｔ （３１がオンし、Ｆ Ｅ Ｔ
（４１がオフしている場合で、上述同様Ｆ Ｅ Ｔ ＋
４１の出力容ｆｆｌ ＣＮが急速に充電され、Ｆ Ｅ
Ｔ （３＋の出力容量Ｃｐが急速に放電される。第５図
ＣはＦ Ｅ Ｔ（３１，（４１共にオンしている場合で
、この場合には例えばＦ Ｅ Ｔ （４１の出力容量Ｃ
ＮにＭ積されている電荷は放電系路を失い、結局抵抗器
（５）を介して演算増幅器（６）側に流れ出してしまう
ことになり、コンデンサ（８）に充電されてしまう。そ
して、このとき抵抗器（５）の値を小さくできればよい
が、この抵抗器（５）はＰＬＬ回路のループフィルタ特
性と演算増幅器（６）の電流スルーレート及び利得帯域
（ＣＢ）積に制限され、それ程小さくできない。この結
果抵抗器（５）を介してゆっくり電流が放電することに
なり、接続点Ａに第３図りに示すように余分な電圧が長
く尾をひく形で出てしまうことになる。
（４１がオフしている場合で、上述同様Ｆ Ｅ Ｔ ＋
４１の出力容ｆｆｌ ＣＮが急速に充電され、Ｆ Ｅ
Ｔ （３＋の出力容量Ｃｐが急速に放電される。第５図
ＣはＦ Ｅ Ｔ（３１，（４１共にオンしている場合で
、この場合には例えばＦ Ｅ Ｔ （４１の出力容量Ｃ
ＮにＭ積されている電荷は放電系路を失い、結局抵抗器
（５）を介して演算増幅器（６）側に流れ出してしまう
ことになり、コンデンサ（８）に充電されてしまう。そ
して、このとき抵抗器（５）の値を小さくできればよい
が、この抵抗器（５）はＰＬＬ回路のループフィルタ特
性と演算増幅器（６）の電流スルーレート及び利得帯域
（ＣＢ）積に制限され、それ程小さくできない。この結
果抵抗器（５）を介してゆっくり電流が放電することに
なり、接続点Ａに第３図りに示すように余分な電圧が長
く尾をひく形で出てしまうことになる。
上述の如〈従来回路の場合、Ｆ Ｅ Ｔ（３）、 （４
）が共にオフ状態ではＦＥＴの出力容量に蓄積されてい
た電荷が抵抗器（５）を介してゆっくりコンデンサ（８
）に充電されてしまうので、Ｆ Ｅ Ｔ（３１，（４）
の出力端に余分の電圧が発生してしまい、チャージポン
プ回路が正常に働かず、これを使用するＰＬＬ回路等の
動作がおかしくなる欠点があった。
）が共にオフ状態ではＦＥＴの出力容量に蓄積されてい
た電荷が抵抗器（５）を介してゆっくりコンデンサ（８
）に充電されてしまうので、Ｆ Ｅ Ｔ（３１，（４）
の出力端に余分の電圧が発生してしまい、チャージポン
プ回路が正常に働かず、これを使用するＰＬＬ回路等の
動作がおかしくなる欠点があった。
この発明によるチャージポンプ回路は、入力信号が供給
される第１及び第２の半導体スイ・ソチ（３）。
される第１及び第２の半導体スイ・ソチ（３）。
（４）と、入出力端間にインピーダンス回路（７）、
（８１の接続された演算増幅器（６）と、上記第１及び
第２の半導体スイッチの出力側と上記演算増幅器の第１
の入力端子間に接続された第１の抵抗器（５）と、上記
演算増幅器の第２の入力端子に基準電位を与える基準電
源（９）とを備えたチャージポンプ回路において、上記
基準電源の内部インピーダンスを下げるインピーダンス
変換回路（１１）と、このインピーダンス変換回路と上
記第１及び第２の半導体スイッチの出力側に接続された
第２の抵抗器（１３）とを備えるように構成している。
（８１の接続された演算増幅器（６）と、上記第１及び
第２の半導体スイッチの出力側と上記演算増幅器の第１
の入力端子間に接続された第１の抵抗器（５）と、上記
演算増幅器の第２の入力端子に基準電位を与える基準電
源（９）とを備えたチャージポンプ回路において、上記
基準電源の内部インピーダンスを下げるインピーダンス
変換回路（１１）と、このインピーダンス変換回路と上
記第１及び第２の半導体スイッチの出力側に接続された
第２の抵抗器（１３）とを備えるように構成している。
インピーダンス変換回路（１１）と第２の抵抗器（１３
）により第１及び第２の半導体スイッチ（３）。
）により第１及び第２の半導体スイッチ（３）。
（４）の出力側に実質的に基準電位を与えて抵抗器（５
）の両端間の電位を同一となし、これにより抵抗器（５
）を流れる電流がなくなり、コンデンサ（８）の余分な
充放電が除去され、第４図りに示すような波形の発生が
防止される。
）の両端間の電位を同一となし、これにより抵抗器（５
）を流れる電流がなくなり、コンデンサ（８）の余分な
充放電が除去され、第４図りに示すような波形の発生が
防止される。
以下、この発明の一実施例を第１図及び第２図に基づい
て詳しく説明する。
て詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、第３図と対応する部分には同一符号を付し、その詳
細説明は省略する。
て、第３図と対応する部分には同一符号を付し、その詳
細説明は省略する。
本実施例では、可変抵抗器（９）側の基準電源の内部イ
ンピーダンスを下げるインピーダンス変換回路として例
えばボルテージフォロワ（１１）を設け、このボルテー
ジフォロワ（１１）の非反転入力端子を６４算増幅器（
６）の非反転入力端子と可変抵抗器（９）の摺動端子の
接続点に接続し、ボルテージフォロワ（１１）の反転入
力端子を自己の出力端子に接続する。そして、このボル
テージフォロワ（１１）の出力端子を抵抗器（１２）及
び（１３）を介してＦＥＴ（３１、（４１の出力側すな
わち接続点Ａに接続し、更に抵抗器（１２）及び（１３
）の接続点をコンデンサ（１４）を介して接地する。抵
抗器（１２） 、 （１３）の値は抵抗器（５）の値
より小さくなるように設定することが好ましい。コンデ
ンサ（１４）はボルテージフォロワ（１１）の出力端の
インピーダンスが高周波領域においてかなり上昇するの
で、これを抑えるために設けられており、これにより高
周波に対する応答性がよくなる。また、抵抗器（１２）
はコンデンサ（１４）を直接ボルテージフォロワ（１１
）の出力側に接続するとボルテージフォロワ（１１）の
動作が不安定となり発振するおそれがあるので、これを
防止するために挿入されている。なお、演算増幅器（６
）の非反転入力端子はボルテージフォロワ（１１）の出
力側に接続してもよい。
ンピーダンスを下げるインピーダンス変換回路として例
えばボルテージフォロワ（１１）を設け、このボルテー
ジフォロワ（１１）の非反転入力端子を６４算増幅器（
６）の非反転入力端子と可変抵抗器（９）の摺動端子の
接続点に接続し、ボルテージフォロワ（１１）の反転入
力端子を自己の出力端子に接続する。そして、このボル
テージフォロワ（１１）の出力端子を抵抗器（１２）及
び（１３）を介してＦＥＴ（３１、（４１の出力側すな
わち接続点Ａに接続し、更に抵抗器（１２）及び（１３
）の接続点をコンデンサ（１４）を介して接地する。抵
抗器（１２） 、 （１３）の値は抵抗器（５）の値
より小さくなるように設定することが好ましい。コンデ
ンサ（１４）はボルテージフォロワ（１１）の出力端の
インピーダンスが高周波領域においてかなり上昇するの
で、これを抑えるために設けられており、これにより高
周波に対する応答性がよくなる。また、抵抗器（１２）
はコンデンサ（１４）を直接ボルテージフォロワ（１１
）の出力側に接続するとボルテージフォロワ（１１）の
動作が不安定となり発振するおそれがあるので、これを
防止するために挿入されている。なお、演算増幅器（６
）の非反転入力端子はボルテージフォロワ（１１）の出
力側に接続してもよい。
いま、Ｆ ＥＴｆ３）、 （４１が共にオフのとき、上
述の如く接続点Ａに余分の電圧が発生されると、この電
圧の高周波分は抵抗器（１３）、コンデンサ（１４）を
介して接地側に放電され、直流分は抵抗器（１３）及び
（１２）を介してボルテージフォロワ（１１）の出力端
側に放電される。
述の如く接続点Ａに余分の電圧が発生されると、この電
圧の高周波分は抵抗器（１３）、コンデンサ（１４）を
介して接地側に放電され、直流分は抵抗器（１３）及び
（１２）を介してボルテージフォロワ（１１）の出力端
側に放電される。
第２図は第１図の等価回路を示したもので、基準電源の
内部インピーダンスはボルテージフォロワ（１１）によ
り低い値に変換されるので、抵抗器（１３）は実質的に
抵抗器（５）に並列接続されたものとなる。そして、Ｆ
ＥＴ（３１，（４）が共にオフのときＦ Ｅ Ｔ ｔ４
＞の出力容量ＣＨに蓄積された電荷は抵抗器（５）より
値の小さい抵抗器（１３）側を介して急速に放電され、
ＦＥＴ（３）、（４）の出力側に余分な電圧が発生しな
い。つまり、従来はＦ Ｅ Ｔ （４）の出力容ＩＣＨ
の放電速度は出力容量ＣＭと抵抗器（５）の時定数で決
定されたが、本実施例では出力容量ＣＮと抵抗器（１３
）の時定数で決定され、従来より早くなる。この結果本
実施例において、接続点Ａにおける波形は第４図Ｅに示
すように立下りの急峻なものとなり、チャージポンプ回
路は正常に働くことになる。
内部インピーダンスはボルテージフォロワ（１１）によ
り低い値に変換されるので、抵抗器（１３）は実質的に
抵抗器（５）に並列接続されたものとなる。そして、Ｆ
ＥＴ（３１，（４）が共にオフのときＦ Ｅ Ｔ ｔ４
＞の出力容量ＣＨに蓄積された電荷は抵抗器（５）より
値の小さい抵抗器（１３）側を介して急速に放電され、
ＦＥＴ（３）、（４）の出力側に余分な電圧が発生しな
い。つまり、従来はＦ Ｅ Ｔ （４）の出力容ＩＣＨ
の放電速度は出力容量ＣＭと抵抗器（５）の時定数で決
定されたが、本実施例では出力容量ＣＮと抵抗器（１３
）の時定数で決定され、従来より早くなる。この結果本
実施例において、接続点Ａにおける波形は第４図Ｅに示
すように立下りの急峻なものとなり、チャージポンプ回
路は正常に働くことになる。
このようにチャージポンプ回路の動作はＦＥＴ（３１，
＋４１の出力側が、基準電源の電圧ＶＲＥｆへ、実質的
に低い値の抵抗器（１３）によって常時ダンプされ、Ｆ
Ｅ Ｔ（３１，（４１の出力側に現われる余分な電圧
が発生してもわずかな量に抑えられる。
＋４１の出力側が、基準電源の電圧ＶＲＥｆへ、実質的
に低い値の抵抗器（１３）によって常時ダンプされ、Ｆ
Ｅ Ｔ（３１，（４１の出力側に現われる余分な電圧
が発生してもわずかな量に抑えられる。
またハイインピーダンス時すなわちＦＥＴ（３）。
（４）が共にオフしたときの接続点Ａにおけるインピー
ダンスも低く抑えられ、外来のノイズに対しても強（な
る。更に、テープがドラムに対して９０゜の範囲でかけ
られたヘリカルスキャン型の記録再生装置の如くデータ
が間欠しているものに対して位相比較も間欠させたい場
合でも、ハイインピーダンス時のＦ Ｅ Ｔ（３１、（
４１の出力の電圧が演算増幅器の非反転入力端子に与え
られる基準電位ＶＲＥｆと同一、才なわらハイインピー
ダンス時抵抗器（５）の両端の電圧は同一であるので電
流は流れなくなり、従って、コンデンサ（８）の余分な
充放電はなくなる。
ダンスも低く抑えられ、外来のノイズに対しても強（な
る。更に、テープがドラムに対して９０゜の範囲でかけ
られたヘリカルスキャン型の記録再生装置の如くデータ
が間欠しているものに対して位相比較も間欠させたい場
合でも、ハイインピーダンス時のＦ Ｅ Ｔ（３１、（
４１の出力の電圧が演算増幅器の非反転入力端子に与え
られる基準電位ＶＲＥｆと同一、才なわらハイインピー
ダンス時抵抗器（５）の両端の電圧は同一であるので電
流は流れなくなり、従って、コンデンサ（８）の余分な
充放電はなくなる。
上述の如くこの発明によれば、ボルテージフォロワ（１
１）及び抵抗器（１３）によりＦ Ｅ Ｔ（３＋ 、
（４１の出力側をダンピングして、Ｆ Ｅ Ｔ（３）
、 （４１が共にオフとなったときにその出力容９に蓄
積されている電荷を急速に放電する放電系路を形成する
ようにしたので、チャージポンプ回路が正しく動作する
ようになり、これによりキャプチャレンジが広くなり、
定常誤差が少なくなり、しかもジッタマージンが多くな
り、外来ノイズにも強くなった。
１）及び抵抗器（１３）によりＦ Ｅ Ｔ（３＋ 、
（４１の出力側をダンピングして、Ｆ Ｅ Ｔ（３）
、 （４１が共にオフとなったときにその出力容９に蓄
積されている電荷を急速に放電する放電系路を形成する
ようにしたので、チャージポンプ回路が正しく動作する
ようになり、これによりキャプチャレンジが広くなり、
定常誤差が少なくなり、しかもジッタマージンが多くな
り、外来ノイズにも強くなった。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の等（西回略図、第３図は従来回路の一例を示
す回路構成図、第４図は動作説明に供するための信号波
形図、第５図は第４図の等価回路図である。 （３１，（４＋は電界効果トランジスタ（Ｆ Ｅ Ｔ）
、（５１゜（７１，（１２） 、 （１３）は抵抗
器、（６）は演算増幅器、（８）、 （１４）はコン
デンサ、（９）は可変抵抗器、（１１）はボルテージフ
ォロワである。 実施例の回泳図 第１図 亨橘口隊図 第２図 第３゛図 Ａ Ｂ 暮イＩＩＥＩ 路すと１ 第５図
は第１図の等（西回略図、第３図は従来回路の一例を示
す回路構成図、第４図は動作説明に供するための信号波
形図、第５図は第４図の等価回路図である。 （３１，（４＋は電界効果トランジスタ（Ｆ Ｅ Ｔ）
、（５１゜（７１，（１２） 、 （１３）は抵抗
器、（６）は演算増幅器、（８）、 （１４）はコン
デンサ、（９）は可変抵抗器、（１１）はボルテージフ
ォロワである。 実施例の回泳図 第１図 亨橘口隊図 第２図 第３゛図 Ａ Ｂ 暮イＩＩＥＩ 路すと１ 第５図
Claims (1)
- 【特許請求の範囲】 入力信号が供給される第１及び第２の半導体スイッチと
、 入出力端間にインピーダンス回路の接続された演算増幅
器と、 上記第１及び第２の半導体スイッチの出力側と上記演算
増幅器の第１の入力端子間に接続された第１の抵抗器と
、 上記演算増幅器の第２の入力端子に基準電位を与える基
準電源とを備えたチャージポンプ回路において、 上記基準電源の内部インピーダンスを下げるインピーダ
ンス変換回路と、 該インピーダンス変換回路と上記第１及び第２の半導体
スイッチの出力側に接続された第２の抵抗器とを備えた
ことを特徴とするチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255458A JPH0746771B2 (ja) | 1985-11-14 | 1985-11-14 | チヤ−ジポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255458A JPH0746771B2 (ja) | 1985-11-14 | 1985-11-14 | チヤ−ジポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115924A true JPS62115924A (ja) | 1987-05-27 |
| JPH0746771B2 JPH0746771B2 (ja) | 1995-05-17 |
Family
ID=17279042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255458A Expired - Lifetime JPH0746771B2 (ja) | 1985-11-14 | 1985-11-14 | チヤ−ジポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746771B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228142A (ja) * | 2006-02-22 | 2007-09-06 | Fujitsu Ltd | Ｐｌｌ回路及び半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193103A (en) * | 1975-02-13 | 1976-08-16 | Fueizu rotsukudo ruupukairo |
-
1985
- 1985-11-14 JP JP60255458A patent/JPH0746771B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193103A (en) * | 1975-02-13 | 1976-08-16 | Fueizu rotsukudo ruupukairo |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228142A (ja) * | 2006-02-22 | 2007-09-06 | Fujitsu Ltd | Ｐｌｌ回路及び半導体装置 |
| JP4598691B2 (ja) * | 2006-02-22 | 2010-12-15 | 富士通セミコンダクター株式会社 | Ｐｌｌ回路及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746771B2 (ja) | 1995-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |