JPH0746771B2 - チヤ−ジポンプ回路 - Google Patents
チヤ−ジポンプ回路Info
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- JPH0746771B2 JPH0746771B2 JP60255458A JP25545885A JPH0746771B2 JP H0746771 B2 JPH0746771 B2 JP H0746771B2 JP 60255458 A JP60255458 A JP 60255458A JP 25545885 A JP25545885 A JP 25545885A JP H0746771 B2 JPH0746771 B2 JP H0746771B2
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- Japan
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- charge pump
- output
- circuit
- operational amplifier
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば再生データからクロックを抽出する
高速PLL回路等に用いて好適なチャージポンプ回路に関
する。
高速PLL回路等に用いて好適なチャージポンプ回路に関
する。
この発明は、入力信号が供給される第１及び第２の半導
体スイッチと、入出力端間にインピーダンス回路の接続
された演算増幅器と、第１及び第２の半導体スイッチの
出力側と演算増幅器の第１の入力端子間に接続された第
１の抵抗器と、演算増幅器の第２の入力端子に基準電位
を与える基準電源とを備えたチャージポンプ回路におい
て、基準電源の内部インピーダンスを下げるインピーダ
ンス変換回路と、このインピーダンス変換回路と第１及
び第２の半導体スイッチの出力側に接続された第２の抵
抗器とを備えることにより、第１及び第２の半導体スイ
ッチが同時にオフとなったときに第１の抵抗器を介して
演算増幅器のインピーダンス回路に流れ込む電流を防止
するようにしたものである。
体スイッチと、入出力端間にインピーダンス回路の接続
された演算増幅器と、第１及び第２の半導体スイッチの
出力側と演算増幅器の第１の入力端子間に接続された第
１の抵抗器と、演算増幅器の第２の入力端子に基準電位
を与える基準電源とを備えたチャージポンプ回路におい
て、基準電源の内部インピーダンスを下げるインピーダ
ンス変換回路と、このインピーダンス変換回路と第１及
び第２の半導体スイッチの出力側に接続された第２の抵
抗器とを備えることにより、第１及び第２の半導体スイ
ッチが同時にオフとなったときに第１の抵抗器を介して
演算増幅器のインピーダンス回路に流れ込む電流を防止
するようにしたものである。
チャージポンプ回路は従来種々の用途に使用されている
が、例えばヘリカルスキャン型のディジタル信号記録再
生装置等においてクロック抽出用の高速PLL回路に使用
されているのもその一例といえる（特願昭60−85863
号）。このような高速のPLL回路ではIC化の容易さ、引
込み特性等からいわゆる面積比較型PLL回路が多く採用
されているが、抽出すべきクロックの周波数が上がるほ
ど、つまり或る一定時間内の位相比較の回数が増加する
程チャージポンプ回路の動作も高速になってゆくのが一
般的である。
が、例えばヘリカルスキャン型のディジタル信号記録再
生装置等においてクロック抽出用の高速PLL回路に使用
されているのもその一例といえる（特願昭60−85863
号）。このような高速のPLL回路ではIC化の容易さ、引
込み特性等からいわゆる面積比較型PLL回路が多く採用
されているが、抽出すべきクロックの周波数が上がるほ
ど、つまり或る一定時間内の位相比較の回数が増加する
程チャージポンプ回路の動作も高速になってゆくのが一
般的である。
第３図は従来のチャージポンプ回路の一例を示すもの
で、（１），（２）は入力信号が供給される入力端子、
（３），（４）は入力端子（１），（２）に夫々そのゲ
ート端子が接続された電界効果トランジスタ（以下、FE
Tと云う）であって、例えば前者はＰチャンネル型、後
者はＮチャンネル型である。FET（３）のドレイン端子
は正の電源端子＋VDDに接続され、そのソース端子はFET
（４）のドレイン端子に接続され、FET（４）のソース
端子は接地される。
で、（１），（２）は入力信号が供給される入力端子、
（３），（４）は入力端子（１），（２）に夫々そのゲ
ート端子が接続された電界効果トランジスタ（以下、FE
Tと云う）であって、例えば前者はＰチャンネル型、後
者はＮチャンネル型である。FET（３）のドレイン端子
は正の電源端子＋VDDに接続され、そのソース端子はFET
（４）のドレイン端子に接続され、FET（４）のソース
端子は接地される。
FET（３）のソース端子とFET（４）のドレイン端子の接
続点Ａは抵抗器（５）を介して演算増幅器（６）の反転
入力端子に接続される。演算増幅器（６）の反転入力端
子及び出力端子間には直列接続の抵抗器（７）及びコン
デンサ（８）が接続され、また演算増幅器（６）の非反
転入力端子は正の電源端子＋VCCとアース間に接続され
た可変抵抗器（９）の摺動端子に接続され、基準電位を
与えられるようになされている。そして、演算増幅器
（６）の出力側より出力端子（10）が導出される。
続点Ａは抵抗器（５）を介して演算増幅器（６）の反転
入力端子に接続される。演算増幅器（６）の反転入力端
子及び出力端子間には直列接続の抵抗器（７）及びコン
デンサ（８）が接続され、また演算増幅器（６）の非反
転入力端子は正の電源端子＋VCCとアース間に接続され
た可変抵抗器（９）の摺動端子に接続され、基準電位を
与えられるようになされている。そして、演算増幅器
（６）の出力側より出力端子（10）が導出される。
FET（３）がオンすると正の電源端子＋VDDより電流が抵
抗器（５）を介してコンデンサ（８）に流れ込んで出力
端子（10）の電位が下り、一方FET（４）がオンすると
コンデンサ（８）に蓄積されていた電荷に相当する電流
が抵抗器（５）を介してアース側に流出して出力端子
（10）の電位が上り、これによりチャージポンプ動作が
行われる。
抗器（５）を介してコンデンサ（８）に流れ込んで出力
端子（10）の電位が下り、一方FET（４）がオンすると
コンデンサ（８）に蓄積されていた電荷に相当する電流
が抵抗器（５）を介してアース側に流出して出力端子
（10）の電位が上り、これによりチャージポンプ動作が
行われる。
このチャージポンプ回路がいま高速PLL回路に使用され
ているものとすると、上述の特願昭60−85863号からも
理解されるように、図示せずもチャージポンプ回路の前
に位相比較回路（データ抜き取り回路）が設けられ、チ
ャージポンプ回路の後にローパスフィルタと電圧制御型
発振器（VCO）が設けられており、VCOの出力が位相比較
回路に帰還されるようになされている。いま、位相比較
回路に第４図Ａに示すような入力信号が供給され、VCO
より第４図Ｂに示すような抽出すべきクロックが位相比
較回路に帰還されているものとすると、位相比較回路の
出力が供給される第３図のチャージポンプ回路のFET
（３）及び（４）の出力端すなわち接続点Ａには理想的
には第４図Ｃに示すような波形の信号が得られるべきで
あるが、実際には第４図Ｄに示すような波形になってし
まう。すなわち、位相誤差情報のない部分つまり第４図
Ｃに符号ａで示す部分は、FET（３），（４）はともに
オフ状態にあり、電流が接続点Ａ側から演算増幅器
（６）側に流れない筈であるが、FETの有する出力容量
等に起因して第４図Ｄに符号ｂで示すように電圧が出て
しまい余分な電流が抵抗器（５）を介して演算増幅器
（６）側に流れてしまい、これによりコンデンサ（８）
が充電されてしまうからである。この結果、PLL回路の
動作がおかくしなり、例えばチャージポンプ回路の吸い
込み電圧（演算増幅器（６）の非反転入力端子に印加さ
れる基準電圧VREf）は本来VDD/2である筈なのに例えば2
/3VDDになったりする等変動してしまう。
ているものとすると、上述の特願昭60−85863号からも
理解されるように、図示せずもチャージポンプ回路の前
に位相比較回路（データ抜き取り回路）が設けられ、チ
ャージポンプ回路の後にローパスフィルタと電圧制御型
発振器（VCO）が設けられており、VCOの出力が位相比較
回路に帰還されるようになされている。いま、位相比較
回路に第４図Ａに示すような入力信号が供給され、VCO
より第４図Ｂに示すような抽出すべきクロックが位相比
較回路に帰還されているものとすると、位相比較回路の
出力が供給される第３図のチャージポンプ回路のFET
（３）及び（４）の出力端すなわち接続点Ａには理想的
には第４図Ｃに示すような波形の信号が得られるべきで
あるが、実際には第４図Ｄに示すような波形になってし
まう。すなわち、位相誤差情報のない部分つまり第４図
Ｃに符号ａで示す部分は、FET（３），（４）はともに
オフ状態にあり、電流が接続点Ａ側から演算増幅器
（６）側に流れない筈であるが、FETの有する出力容量
等に起因して第４図Ｄに符号ｂで示すように電圧が出て
しまい余分な電流が抵抗器（５）を介して演算増幅器
（６）側に流れてしまい、これによりコンデンサ（８）
が充電されてしまうからである。この結果、PLL回路の
動作がおかくしなり、例えばチャージポンプ回路の吸い
込み電圧（演算増幅器（６）の非反転入力端子に印加さ
れる基準電圧VREf）は本来VDD/2である筈なのに例えば2
/3VDDになったりする等変動してしまう。
この第４図Ｄの波形が生じる原因を更に第５図の等価回
路を用いて詳述する。なお、同図において、rPはFET
（３）のオン抵抗、rNはFET（４）のオン抵抗、CPはFET
（３）の接合容量、端子間容量等から成る出力容量、CN
はFET（４）の接合容量、端子間容量等から或る出力容
量である。
路を用いて詳述する。なお、同図において、rPはFET
（３）のオン抵抗、rNはFET（４）のオン抵抗、CPはFET
（３）の接合容量、端子間容量等から成る出力容量、CN
はFET（４）の接合容量、端子間容量等から或る出力容
量である。
第５図ＡはFET（３）がオフで、FET（４）がオンした場
合で、オン抵抗rNが非常に小さいものとすると、FET
（３）の出力容量CPは急速に充電され、FET（４）の出
力容量CNは急速に放電される。第５図ＢはFET（３）が
オンし、FET（４）がオフしている場合で、上述同様FET
（４）の出力容量CNが急速に充電され、FET（３）の出
力容量CPが急速に放電される。第５図ＣはFET（３），
（４）共にオンしている場合で、この場合には例えばFE
T（４）の出力容量CNに蓄積されている電荷は放電系路
を失い、結局抵抗器（５）を介して演算増幅器（６）側
に流れ出してしまうことになり、コンデンサ（８）に充
電されてしまう。そして、このとき抵抗器（５）の値を
小さくできればよいが、この抵抗器（５）はPLL回路の
ループフィルタ特性と演算増幅器（６）の電流スルーレ
ート及び利得帯域（GB）積に制限され、それ程小さくで
きない。この結果抵抗器（５）を介してゆっくり電流が
放電することになり、接続点Ａに第４図Ｄに示すように
余分な電圧が長く尾をひく形で出てしまうことになる。
合で、オン抵抗rNが非常に小さいものとすると、FET
（３）の出力容量CPは急速に充電され、FET（４）の出
力容量CNは急速に放電される。第５図ＢはFET（３）が
オンし、FET（４）がオフしている場合で、上述同様FET
（４）の出力容量CNが急速に充電され、FET（３）の出
力容量CPが急速に放電される。第５図ＣはFET（３），
（４）共にオンしている場合で、この場合には例えばFE
T（４）の出力容量CNに蓄積されている電荷は放電系路
を失い、結局抵抗器（５）を介して演算増幅器（６）側
に流れ出してしまうことになり、コンデンサ（８）に充
電されてしまう。そして、このとき抵抗器（５）の値を
小さくできればよいが、この抵抗器（５）はPLL回路の
ループフィルタ特性と演算増幅器（６）の電流スルーレ
ート及び利得帯域（GB）積に制限され、それ程小さくで
きない。この結果抵抗器（５）を介してゆっくり電流が
放電することになり、接続点Ａに第４図Ｄに示すように
余分な電圧が長く尾をひく形で出てしまうことになる。
上述の如く従来回路の場合、FET（３），（４）が共に
オフ状態ではFETの出力容量に蓄積されていた電荷が抵
抗器（５）を介してゆっくりコンデンサ（８）に充電さ
れてしまうので、FET（３），（４）の出力端に余分の
電圧が発生してしまい、チャージポンプ回路が正常に働
かず、これを使用するPLL回路等の動作がおかしくなる
欠点があった。
オフ状態ではFETの出力容量に蓄積されていた電荷が抵
抗器（５）を介してゆっくりコンデンサ（８）に充電さ
れてしまうので、FET（３），（４）の出力端に余分の
電圧が発生してしまい、チャージポンプ回路が正常に働
かず、これを使用するPLL回路等の動作がおかしくなる
欠点があった。
この発明によるチャージポンプ回路は、お互いが直列的
に接続され入力信号が供給される第１及び第２の半導体
スイッチ（３）及び（４）と、入出力端間にインピーダ
ンス回路（７）（８）の接続された演算増幅器（６）
と、この第１及び第２の半導体スイッチ（３）及び
（４）の直列接続点とこの演算増幅器（６）の第１の入
力端子間に接続された第１の抵抗器（５）と、この演算
増幅器（６）の第２の入力端子に基準電位を与える基準
電源（９）とを備えたチャージポンプ回路において、こ
の基準電源（９）に接続されこの基準電源（９）の内部
インピーダンスを下げるために供せられるインピーダン
ス変換回路（11）と、このインピーダンス変換回路（1
1）をこの第１及び第２の半導体スイッチ（３）及び
（４）の直列接続点にこの第１の抵抗器（５）より抵抗
値の小さい第２の抵抗器（13）を介して接続し、この第
１及び第２の半導体スイッチ（３）及び（４）が共にオ
フのときの蓄積電荷をこの第２の抵抗器（13）を介して
急速放電させるようにしたものである。
に接続され入力信号が供給される第１及び第２の半導体
スイッチ（３）及び（４）と、入出力端間にインピーダ
ンス回路（７）（８）の接続された演算増幅器（６）
と、この第１及び第２の半導体スイッチ（３）及び
（４）の直列接続点とこの演算増幅器（６）の第１の入
力端子間に接続された第１の抵抗器（５）と、この演算
増幅器（６）の第２の入力端子に基準電位を与える基準
電源（９）とを備えたチャージポンプ回路において、こ
の基準電源（９）に接続されこの基準電源（９）の内部
インピーダンスを下げるために供せられるインピーダン
ス変換回路（11）と、このインピーダンス変換回路（1
1）をこの第１及び第２の半導体スイッチ（３）及び
（４）の直列接続点にこの第１の抵抗器（５）より抵抗
値の小さい第２の抵抗器（13）を介して接続し、この第
１及び第２の半導体スイッチ（３）及び（４）が共にオ
フのときの蓄積電荷をこの第２の抵抗器（13）を介して
急速放電させるようにしたものである。
インピーダンス変換回路（11）と第２の抵抗器（13）に
より第１及び第２の半導体スイッチ（３），（４）の出
力側に実質的に基準電位を与えて抵抗器（５）の両端間
の電位を同一となし、これにより抵抗器（５）を流れる
電流がなくなり、コンデンサ（８）の余分な充放電が除
去され、第４図Ｄに示すような波形の発生が防止され
る。
より第１及び第２の半導体スイッチ（３），（４）の出
力側に実質的に基準電位を与えて抵抗器（５）の両端間
の電位を同一となし、これにより抵抗器（５）を流れる
電流がなくなり、コンデンサ（８）の余分な充放電が除
去され、第４図Ｄに示すような波形の発生が防止され
る。
以下、この発明の一実施例を第１図及び第２図に基づい
て詳しく説明する。
て詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、第３図と対応する部分には同一符号を付し、その詳
細説明は省略する。
て、第３図と対応する部分には同一符号を付し、その詳
細説明は省略する。
本実施例では、可変抵抗器（９）側の基準電源の内部イ
ンピーダンスを下げるインピーダンス変換回路として例
えばボルテージフォロワ（11）を設け、このボルテージ
フォロワ（11）の非反転入力端子を演算増幅器（６）の
非反転入力端子と可変抵抗器（９）の摺動端子の接続点
に接続し、ボルテージフォロワ（11）の反転入力端子を
自己の出力端子に接続する。そして、このボルテージフ
ォロワ（11）の出力端子を抵抗器（12）及び（13）を介
してFET（３），（４）の出力側すなわち接続点Ａに接
続し、更に抵抗器（12）及び（13）の接続点をコンデン
サ（14）を介して接地する。抵抗器（12），（13）の値
は抵抗器（５）の値より小さくなるように設定すること
が好ましい。コンデンサ（14）はボルテージフォロワ
（11）の出力端のインピーダンスが高周波領域において
かなり上昇するので、これを抑えるために設けられてお
り、これにより高周波に対する応答性がよくなる。ま
た、抵抗器（12）はコンデンサ（14）を直接ボルテージ
フォロワ（11）の出力側に接続するとボルテージフォロ
ワ（11）の動作が不安定となり発振するおそれがあるの
で、これを防止するために挿入されている。なお、演算
増幅器（６）の非反転入力端子はボルテージフォロワ
（11）の出力側に接続してもよい。
ンピーダンスを下げるインピーダンス変換回路として例
えばボルテージフォロワ（11）を設け、このボルテージ
フォロワ（11）の非反転入力端子を演算増幅器（６）の
非反転入力端子と可変抵抗器（９）の摺動端子の接続点
に接続し、ボルテージフォロワ（11）の反転入力端子を
自己の出力端子に接続する。そして、このボルテージフ
ォロワ（11）の出力端子を抵抗器（12）及び（13）を介
してFET（３），（４）の出力側すなわち接続点Ａに接
続し、更に抵抗器（12）及び（13）の接続点をコンデン
サ（14）を介して接地する。抵抗器（12），（13）の値
は抵抗器（５）の値より小さくなるように設定すること
が好ましい。コンデンサ（14）はボルテージフォロワ
（11）の出力端のインピーダンスが高周波領域において
かなり上昇するので、これを抑えるために設けられてお
り、これにより高周波に対する応答性がよくなる。ま
た、抵抗器（12）はコンデンサ（14）を直接ボルテージ
フォロワ（11）の出力側に接続するとボルテージフォロ
ワ（11）の動作が不安定となり発振するおそれがあるの
で、これを防止するために挿入されている。なお、演算
増幅器（６）の非反転入力端子はボルテージフォロワ
（11）の出力側に接続してもよい。
いま、FET（３），（４）が共にオフのとき、上述の如
く接続点Ａに余分の電圧が発生されると、この電圧の高
周波分は抵抗器（13）、コンデンサ（14）を介して接地
側に放電され、直流分は抵抗器（13），（12）及びボル
テージフォロワ（11）を介して放電される。
く接続点Ａに余分の電圧が発生されると、この電圧の高
周波分は抵抗器（13）、コンデンサ（14）を介して接地
側に放電され、直流分は抵抗器（13），（12）及びボル
テージフォロワ（11）を介して放電される。
第２図は第１図の等価回路を示したもので、基準電源の
内部インピーダンスはボルテージフォロワ（11）により
低い値に変換されるので、抵抗器（13）は実質的に抵抗
器（５）に並列接続されたものとなる。そして、FET
（３），（４）が共にオフのときFET（４）の出力容量C
Nに蓄積された電荷は抵抗器（５）より値の小さい抵抗
器（13）側を介して急速に放電され、FET（３），
（４）の出力側に余分な電圧が発生しない。つまり、従
来はFET（４）の出力容量CNの放電速度は出力容量CNと
抵抗器（５）の時定数で決定されたが、本実施例では出
力容量CNと抵抗器（13）の時定数で決定され、従来より
早くなる。この結果本実施例において、接続点Ａにおけ
る波形は第４図Ｅに示すように立下りの急峻なものとな
り、チャージポンプ回路は正常に働くことになる。尚、
抵抗器（12）は前述の如く発振防止用の抵抗器で、低抵
抗値であり、またコンデンサ（14）はボルテージフォロ
ワ（11）の出力端の高周波領域のインピーダンスを抑え
るためのものであり、第２図の等価回路では説明の便宜
上省略した。
内部インピーダンスはボルテージフォロワ（11）により
低い値に変換されるので、抵抗器（13）は実質的に抵抗
器（５）に並列接続されたものとなる。そして、FET
（３），（４）が共にオフのときFET（４）の出力容量C
Nに蓄積された電荷は抵抗器（５）より値の小さい抵抗
器（13）側を介して急速に放電され、FET（３），
（４）の出力側に余分な電圧が発生しない。つまり、従
来はFET（４）の出力容量CNの放電速度は出力容量CNと
抵抗器（５）の時定数で決定されたが、本実施例では出
力容量CNと抵抗器（13）の時定数で決定され、従来より
早くなる。この結果本実施例において、接続点Ａにおけ
る波形は第４図Ｅに示すように立下りの急峻なものとな
り、チャージポンプ回路は正常に働くことになる。尚、
抵抗器（12）は前述の如く発振防止用の抵抗器で、低抵
抗値であり、またコンデンサ（14）はボルテージフォロ
ワ（11）の出力端の高周波領域のインピーダンスを抑え
るためのものであり、第２図の等価回路では説明の便宜
上省略した。
このようにチャージポンプ回路の動作はFET（３），
（４）の出力側が、基準電源の電圧VREfへ、実質的に低
い値の抵抗器（13）によって常時ダンプされ、FET
（３），（４）の出力側に現われる余分な電圧が発生し
てもわずかな量に抑えられる。
（４）の出力側が、基準電源の電圧VREfへ、実質的に低
い値の抵抗器（13）によって常時ダンプされ、FET
（３），（４）の出力側に現われる余分な電圧が発生し
てもわずかな量に抑えられる。
またハイインピーダンス時すなわちFET（３），（４）
が共にオフしたときの接続点Ａにおけるインピーダンス
も低く抑えられ、外来のノイズに対しても強くなる。更
に、テープがドラムに対して90°の範囲でかけられたヘ
リカルスキャン型の記録再生装置の如くデータが間欠し
ているものに対して位相比較も間欠させたい場合でも、
ハイインピーダンス時のFET（３），（４）の出力の電
圧が演算増幅器の非反転入力端子に与えられる基準電位
VREfと同一、すなわちハイインピーダンス時抵抗器
（５）の両端の電圧は同一であるので電流は流れなくな
り、従って、コンデンサ（８）の余分な充放電はなくな
る。
が共にオフしたときの接続点Ａにおけるインピーダンス
も低く抑えられ、外来のノイズに対しても強くなる。更
に、テープがドラムに対して90°の範囲でかけられたヘ
リカルスキャン型の記録再生装置の如くデータが間欠し
ているものに対して位相比較も間欠させたい場合でも、
ハイインピーダンス時のFET（３），（４）の出力の電
圧が演算増幅器の非反転入力端子に与えられる基準電位
VREfと同一、すなわちハイインピーダンス時抵抗器
（５）の両端の電圧は同一であるので電流は流れなくな
り、従って、コンデンサ（８）の余分な充放電はなくな
る。
上述の如くこの発明によれば、ボルテージフォロワ（1
1）及び抵抗器（13）によりFET（３），（４）の出力側
をダンピングして、FET（３），（４）が共にオフとな
ったときにその出力容量に蓄積されている電荷を急速に
放電する放電系路を形成するようにしたので、チャージ
ポンプ回路が正しく動作するようになり、これによりキ
ャプチャレンジが広くなり、定常誤差が少なくなり、し
かもジッタマージンが多くなり、外来ノイズにも強くな
った。
1）及び抵抗器（13）によりFET（３），（４）の出力側
をダンピングして、FET（３），（４）が共にオフとな
ったときにその出力容量に蓄積されている電荷を急速に
放電する放電系路を形成するようにしたので、チャージ
ポンプ回路が正しく動作するようになり、これによりキ
ャプチャレンジが広くなり、定常誤差が少なくなり、し
かもジッタマージンが多くなり、外来ノイズにも強くな
った。
【図面の簡単な説明】 第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の等価回路図、第３図は従来回路の一例を示す
回路構成図、第４図は動作説明に供するための信号波形
図、第５図は第４図の等価回路図である。 （３），（４）は電界効果トランジスタ（FET）、
（５），（７），（12），（13）は抵抗器、（６）は演
算増幅器、（８），（14）はコンデンサ、（９）は可変
抵抗器、（11）はボルテージフォロワである。
は第１図の等価回路図、第３図は従来回路の一例を示す
回路構成図、第４図は動作説明に供するための信号波形
図、第５図は第４図の等価回路図である。 （３），（４）は電界効果トランジスタ（FET）、
（５），（７），（12），（13）は抵抗器、（６）は演
算増幅器、（８），（14）はコンデンサ、（９）は可変
抵抗器、（11）はボルテージフォロワである。
Claims (1)
- 【請求項１】お互いが直列的に接続され入力信号が供給
される第１及び第２の半導体スイッチと、 第１の入力端子及び出力端子間にコンデンサーを含むイ
ンピーダンス回路の接続された演算増幅器と、 上記第１及び第２の半導体スイッチの直列接続点と上記
演算増幅器の第１の入力端子間に接続された第１の抵抗
器と、 上記演算増幅器の第２の入力端子に基準電位を与える基
準電源とを備えたチャージポンプ回路において、 上記基準電源に上記基準電源の内部インピーダンスを下
げるために供せられるインピーダンス変換回路を接続す
ると共に該インピーダンス変換回路の出力を上記第１及
び第２の半導体スイッチの直列接続点に上記第１の抵抗
器より抵抗値の小さい第２の抵抗器を介して接続し、上
記第１及び第２の半導体スイッチが共にオフのときに上
記第１及び第２の半導体スイッチに蓄積された電荷を上
記第２の抵抗器を介して急速放電させるようにしたこと
を特徴とするチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255458A JPH0746771B2 (ja) | 1985-11-14 | 1985-11-14 | チヤ−ジポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255458A JPH0746771B2 (ja) | 1985-11-14 | 1985-11-14 | チヤ−ジポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115924A JPS62115924A (ja) | 1987-05-27 |
| JPH0746771B2 true JPH0746771B2 (ja) | 1995-05-17 |
Family
ID=17279042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255458A Expired - Lifetime JPH0746771B2 (ja) | 1985-11-14 | 1985-11-14 | チヤ−ジポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746771B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4598691B2 (ja) * | 2006-02-22 | 2010-12-15 | 富士通セミコンダクター株式会社 | Ｐｌｌ回路及び半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193103A (en) * | 1975-02-13 | 1976-08-16 | Fueizu rotsukudo ruupukairo |
-
1985
- 1985-11-14 JP JP60255458A patent/JPH0746771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62115924A (ja) | 1987-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |