CN101467384B - 数据信号产生装置 - Google Patents

Abstract

本发明的目的在于提供一种数据信号产生装置，其能够以小规模的结构并且即使对宽范围的数据速率也不会成为不稳定状态地输出所期望的顺序的串行数据，也能够应对抖动测定。在本发明的数据信号产生装置中，用于使数据输出单元(11)和多路选择器(13)同步的同步部件(25)包括：相位比较器(16)，将数据输出单元(11)在并行数据的更新定时所同步输出的数据同步时钟(CKp)、和在多路选择器(13)内对基准时钟CK1进行m分频所得且决定串行变换动作的定时的信号(A)之间的相位进行比较；正交调制器式的可变延迟器(30)，对数据请求信号(A′)提供期望的延迟；以及控制单元(26)，根据相位比较器(16)的输出而控制提供给可变延迟器(30)的直流控制信号，使数据输出单元(11)的并行数据的更新定时和多路选择器(13)的串行变换动作同步。

Description

数据信号产生装置

技术领域

本发明涉及使用多路选择器而将并行数据变换输出为高速的串行数据的数据信号产生装置，特别涉及能够通过小的安装面积且自动取得用于生成并行数据的数据输出单元对于延迟的串行变换处理的同步的数据信号产生装置。

背景技术

PPG(脉冲模式产生器)等的数据信号产生装置使用多路选择器将低速的并行数据变换输出为高速的串行数据。

图11表示使用了多路选择器的数据信号产生装置10的基本结构例子。

在图11中，数据输出单元11包括存储了预先规定模式的一连串的数据串的内部的存储器(未图示)或者生成该数据串的运算电路(未图示)，其在每接受数据请求信号A时每次并行输出m比特其数据。

多路选择器13包括：用于数据选择的开关单元13a、对开关单元13a进行切换控制的控制器13b、以及将并行输入的数据进行锁存后提供给开关单元13a的锁存电路13c，其对从数据输出单元11输出的m比特的并行数据进行锁存，从而与高速的基准时钟CK1同步地按照规定顺序每次选择1比特作为串行数据Ds进行输出。

另外，从控制器13b对数据输出单元11输出数据请求信号A，该输出数据请求信号A是将基准时钟CK1进行m分频而得到，是在开关单元13a的数据选择进行每一循环时(在每输出m个数据时)用于请求下一个并行数据的信号。此外，控制器13b在输出了数据请求信号A之后对锁存电路13c提供锁存信号B。

这里，例如在m＝4的情况下，假设对于图12(a)的基准时钟CK1，在图12(b)所示的定时对数据输出单元11输出数据请求信号A(上升部分)对于该数据请求信号A，在完全没有延迟的状态下，从数据输出单元11如图12(c)～(f)那样生成4比特的并行数据d(0，0)～d(0，3)并输入到多路选择器13。

然后，在从数据请求信号A的输出开始经过了短暂的时间ΔT的定时，如图12(g)所示的锁存信号B(上升部分)输出到锁存电路13c，对开关单元13a提供图12(h)～(k)的并行数据d(0，0)～d(0，3)。开关13a在从输出了锁存信号B之后到基准时钟CK1的各个下降定时，即在图12(a)所示的各个时刻t00、t01、t02、t03被切换，如图12(1)那样依次输出数据d(0，0)、d(0，1)、d(0，2)、d(0，3)。通过重复之后的这个动作，从而期望的模式的数据被串行输出。

上述的图12的动作例子是，忽略了多路选择器13和数据输出单元11之间的延迟的理想状态的情况，但实际上由于数据输出单元11为如上所述那样包含存储器的结构，所以从接受数据请求信号A之后到输出新的并行数据为止产生相当长的延迟。此外，根据用于传输数据请求信号A以及并行数据Dp的布线的长度也产生延迟。这些合计的延迟时间Td再短也需要数纳秒(ns)左右。

相对于此，若将基准时钟CK1的频率f1设为10GHz，则上述延迟时间Td成为基准时钟CK1的周期T1(0.1ns)的数十倍。这里，若延迟时间Td与基准时钟CK1的周期T1的m倍或者其整数k倍(m·k倍)一致，则与图12所示的状态成为相同的状态，如上所述那样串行数据Ds按照期望顺序被输出。

但是，如图13所示那样，若成为上述延迟时间Td与m·k·T1+ΔT相等的状态，即从数据输出单元11输入到多路选择器13的数据的更新定时和读取定时(锁存定时)一致的状态，则在多路选择器13中的读取数据成为全比特不稳定状态，无法输出期望的串行数据Ds。

此外，作为多路选择器13，不仅有如上所述那样将并行输入的数据一概进行锁存之后变换为串行数据的结构，还有将并行输入的数据与基准时钟CK1同步地以与其周期T1相等的时间差按照序列顺序进行锁存并将其输出的结构，但在这种情况下，也根据延迟时间Td，而产生某一序列的锁存定时和数据更新定时重合，其序列的输出数据变得不稳定，输出数据的顺序不会成为期望顺序的情况。

作为解决这个问题的一个方法，有如图14所示那样，通过延迟器14将基准时钟CK1延迟Td时间后输入到多路选择器13，同时对数据输出单元11，通过分频器15将基准时钟CK1分频为l/m，将其分频时钟作为数据请求信号A′提供的方法。例如在以下所示的专利文献1中，公开了这样使用的延迟器。

此外，作为其他方法，例如在以下所示的非专利文献1中公开了如下方法，即在数据输出单元11能够输出与并行数据的更新定时同步的数据同步时钟的情况下，如图15那样通过相位比较器16检测将基准时钟CK1通过分频器15进行m分频所得的分频时钟CK2和从数据输出单元11输出的数据同步时钟CKp之间的相位差，利用其检测信号来控制将频率为f/m的数据请求信号A′进行振荡输出的VOC17的PLL结构。

专利文献1：(日本)特开平11-163608号公报

非专利文献1：“VSC1237、VSC1238”、[online]、2004年8月11日，Vitesse Semiconductor Corporation，“2007年3月23日检索”，因特网

发明内容

发明要解决的课题

但是，上述的使用了延迟器14的方法存在以下问题，即需要确保用于延迟的较长导体长度，装置被大型化。此外，由于这样的延迟器根据周围温度而延迟时间变化，所以需要用于补偿其变化的机构，进一步变大。

此外，在上述的PLL结构的情况下，在VCO17的频率可变范围内输出数据速率范围被限制。此外，由于将被PLL控制的VCO17的输出信号设为数据请求信号A′，所以在对基准时钟CK1故意提供抖动(jitter)而确认测定对象的动作时，还存在通过该PLL控制而抖动被减少，无法进行正确的测定的问题。

本发明的目的在于提供一种数据信号产生装置，其能够以小规模的结构并且即使对宽范围的数据速率也不会成为不稳定状态地输出所期望的顺序的串行数据，也能够应对抖动测定。

用于解决课题的手段

本发明的数据信号产生装置，包括：数据输出单元(11)，接受基准时钟的2以上的整数m分之1频率的数据请求信号，输出所述2以上的整数m比特的并行数据和与该并行数据同步的数据同步时钟；所述2以上的整数m对1的多路选择器，基于所述基准时钟被所述2以上的整数m分频的锁存信号，接受从所述数据输出单元输出的并行数据，输出所述基准时钟的速率的串行的数据信号；以及同步部件(25)，包含比较所述数据同步时钟的相位和所述锁存信号的相位的相位比较器(16)，使从所述数据输出单元输出的该并行数据和所述锁存信号同步，其特征在于，所述同步部件包括：控制单元(26)，生成对应于所述相位比较器的比较结果的控制信号；以及可变延迟器(30)，对基准时钟或者被所述2以上的整数m以下的分频率分频的分频时钟提供对应于所述控制信号的量的延迟。

另外，所述可变延迟器可以为正交调制器式。

此外，所述可变延迟器可以包括：移相器(31)，接受所述基准时钟或者被所述2以上的整数m以下的分频率分频的分频时钟作为输入信号，输出具有90°相位差的两个信号；第1混频器(32)，对所述移相器的一个输出信号乘以第1直流电压；第2混频器(33)，对所述移相器的另一个输出信号乘以第2直流电压；以及合成部件(34)，合成所述第1混频器的输出信号和所述第2混频器的输出信号，从而输出使所述输入信号延迟了对应于所述第1直流电压和所述第2直流电压之比的时间量的信号。

此外，所述移相器可以由触发器电路(31′)构成，所述触发器电路(31′)输出所述输入信号的1/2ⁿ的频率且相位相差90°的两个信号，设n为1以上的整数。

此外，所述数据信号产生装置可以还包括至少一个其他系统的所述2以上的整数m对1的多路选择器(13)以及其他系统同步部件(40)，所述数据输出单元对所述各个其他系统同步部件输出所述数据同步时钟，同时对其他系统的所述各个2以上的整数m对1的多路选择器分别输出与所述数据同步时钟同步的所述2以上的整数m比特的并行数据，所述其他系统同步部件使所述数据同步时钟和对应的所述2以上的整数m对1的多路选择器中的所述锁存信号同步。

此外，所述其他系统同步部件包括：相位比较器(42)，比较所述数据同步时钟的相位和所述锁存信号的相位；控制单元(43)，生成对应于所述相位比较器的比较结果的控制信号；以及可变延迟器(41)，对所述基准时钟提供与该控制信号对应的量的延迟。

此外，所述其他系统同步部件的可变延迟器可以为正交调制器式。

发明效果

这样，本发明的数据信号产生装置比较数据输出单元在并行数据的更新定时同步输出的数据同步时钟和将基准时钟进行m分频所得的分频时钟之间的相位，根据其输出而对输入到数据输出单元的数据请求信号提供延迟，使数据输出单元的并行数据的更新定时和所述多路选择器的串行变换动作同步。

因此，本发明的数据信号产生装置可通过小规模的结构且在宽范围的数据速率实现数据输出单元的并行数据的更新定时和多路选择器的串行变换处理的同步，还能够应对抖动测定。

附图说明

图1是本发明的第1实施方式的结构图。

图2是用于说明实施方式的主要部分的动作的图。

图3是表示实施方式的主要部分的详细结构的图。

图4是用于说明实施方式的动作的定时图。

图5是用于说明实施方式的动作的定时图。

图6是在多路选择器内的电路中兼用分频器的第2实施方式的结构图。

图7是通过两个分频器生成数据请求信号的第3实施方式的结构图。

图8是第5实施方式的结构图。

图9是第6实施方式的结构图。

图10是第7实施方式的结构图。

图11是以往装置的基本结构图。

图12是假设没有延迟时的定时图。

图13是有延迟时的定时图。

图14是表示用于使用延迟器取得同步的方法的一个例子的图。

图15是表示用于通过PLL方式取得同步的方法的一个例子的图。

标号说明

11数据输出单元

13多路选择器

15分频器

16、42相位比较器

20、50数据信号产生装置

23(1)～23(n)数据变换单元

25、40同步部件

26、43控制单元

30、41可变延迟器

31移相器

31′T触发器

31a主级

31从级

32、33混频器

34加法器

41、42分频器

51抖动附加部件

具体实施方式

以下，基于附图说明本发明的实施方式。

(第1实施方式)

图1表示应用了本发明的数据信号产生装置20的结构。另外，在该数据信号产生装置20中，由于数据输出单元11、多路选择器13、分频器15、相位比较器16与上述的以往装置相同，所以附加相同的标号。

在该实施方式的数据信号产生装置20中，用于将从数据输出单元11输入到多路选择器13的并行数据的更新定时正确地与多路选择器13的串行变换动作成为同步的状态(同步状态)的同步部件25由分频器15、相位比较器16、控制单元26以及可变延迟器30构成。该同步状态表示被输入的并行数据的更新定时不与多路选择器13的内部的数据读取定时(包含一概锁存或者每个序列的锁存的任何情况)重合，并且串行数据按照正确的顺序输出的状态。

与上述相同地，分频器15将基准时钟CK1进行m分频，将通过其分频所得到的分频时钟CK2输入到可变延迟器30。

另一方面，从多路选择器13输出的数据请求信号A和从数据输出单元11与并行数据的更新定时同步输出的数据同步时钟CKp被输入到相位比较器16，其相位差被检测。

另外，输入到该相位比较器16的数据请求信号A是如上所述那样通过多路选择器13内的控制器13b而对基准时钟CK1进行m分频所得到的信号，并且决定多路选择器13的串行变换处理的动作定时。

这里，假设相位比较器16是具有如下特性的相位比较器，即例如图2所述那样两个输入信号的相位差φ在-π～π之间变化时，检测信号Vd单调增加。

控制单元26接受相位比较器16的检测信号Vd，控制可变延迟器30的延迟量，使得其检测信号Vd在规定范围内，即数据同步时钟CKp和数据请求信号A之间的相位差成为规定范围内(例如大致为零)。

可变延迟器30是对输入到数据输出单元11的数据请求信号A′提供期望的延迟的器件，在该实施方式中，对将基准时钟CK1进行m分频所得到的分频时钟CK2提供延迟后作为数据请求信号A′而提供给数据输出单元11。

作为可变延迟器30，采用可通过小规模的电路结构实现宽带的延迟处理的正交调制器式的可变延迟器。

即，如图3所示，被输入的分频时钟CK2通过移相器31被分为相位相差90度的2相的信号后分别输入到混频器32、33。此外，混频器32、33的局部信号输入单元中，被提供对应于期望延迟时间的直流的控制信号Di、Dq，混频器32、33的输出通过加法器34进行加法运算而合成。

在这种结构的可变延迟器30中，将输入信号(分频时钟CK2)例如设为cosωt、将控制信号Di设为cosθ、将控制信号Dq设为sinθ，则加法器34的输出信号A成为如下所述。另外，在这里说明了输入到移相器31的信号的频率和输出信号的频率相等的情况，但在如后述那样是采用了触发器的移相器的情况下移相器还具有分频功能，此时，对输入信号，输出信号的频率成为1/2ⁿ(n为1以上的整数)。此外，在这里使用了加法器34作为合成两个混频器32、33的输出的合成部件，但根据直流的控制信号的符号，有时也有使用减法器进行合成的情况。

A＝cosωt·cosθ+sinωt·sinθ＝[cos(ωt+θ)+cos(ωt-θ)]/2-[cos(ωt+θ)-cos(ωt-θ)]/2＝cos(ωt-θ)

该信号A是对输入信号提供角度θ量的延迟的信号，角度θ和直流的控制电压信号的比之间，成立以下关系：

θ＝tan^-1(Di/Dq)。

将该角度θ变换为时间，则成为(θ/2π)T2。T2是分频时钟CK2的周期，若用基准时钟CK1的周期T1表示，则成为m·T1。

因此，相当于角度θ的延迟时间Ta成为：

Ta＝m(θ/2π)T1。

所述的控制单元26将用于维持上述关系的控制信号Di、Dq提供给可变延迟器30，使得输入到相位比较器16的两个信号的相位在允许范围内一致。更具体地说，如图2所示，使控制信号Di、Dq可变，从而将相位比较器16的输出电压Vd收敛在规定范围内，以在相位比较器16的输出电压Vd高于固定范围时减少相位差φ，在低于规定范围时增加相位差φ。

例如对如图4(a)所示的基准时钟CK1，假设如图4(b)所示那样分频时钟CK2输入到可变延迟器30。这里，假设可变延迟器30的延迟时间为0，则分频时钟CK2作为数据请求信号A′而如图4(c)所示那样输入到数据输出单元11，从数据输出单元11对多路选择器13输入如图4(d)～(g)所示那样从数据请求信号A′的输入延迟Td时间而更新的4比特的数据，与其同步的数据同步时钟CKp如图4(h)那样被输出。

另一方面，例如在图4(i)的定时，数据请求信号A从多路选择器13输出，与数据同步时钟CKp一同输入到相位比较器16。此外，如图4(i)那样从数据请求信号A的输出延迟时间ΔT而从多路选择器13输出锁存信号B，如图4(k)～(n)所示那样进行输入数据的一概读取，如图4(o)所示那样变换为串行数据而输出。

这里，在如图4所示那样，数据请求信号A和数据同步时钟CKp的相位不一致的情况下，通过控制单元26对可变延迟器30提供延迟时间，使得其两者的相位一致。

通过该控制，如图5(c)那样，对于数据输出单元11的数据请求信号A′的输入定时被延迟，伴随于此，如图5(d)～(g)所示那样来自数据输出单元11的各个数据的输出定时也被延迟，成为图5(h)的数据同步时钟CKp和图5(i)的数据请求信号A的相位一致的状态，即延迟时间Ta和延迟时间Td之和等于m·T1(或者其整数倍)。该状态是输入到多路选择器13的数据的更新定时和通过图5(j)的锁存信号B所读取的定时之间必有ΔT的时间差的同步状态，所以各个数据被如图5(k)～(n)那样读取并变换为串行数据而不会成为不稳定状态，并如图5(o)那样按照期望的顺序被输出。

此外，即使在基准时钟CK1的频率变更的情况下，数据信号产生装置20也进行同步控制以维持上述关系，所以可应对宽范围的数据速率。

此外，由于数据信号产生装置20将对基准时钟CK1进行分频所得到的信号提供期望的延迟量而作为数据请求信号A′，所以在抖动测定时，可进行正确的测定，而没有所述的PLL方式那样的通过VCO的抖动抑制作用。

另外，在本实施方式中，表示了多路选择器13对并行输入数据一概进行锁存后变换为串行数据的例子，但即使在多路选择器13，与数据请求信号A的输出之后的基准时钟CK1同步地，以时间差T1按照序列顺序对输入数据进行锁存而作为串行数据输出的情况下，也如上所述那样数据请求信号A和数据同步时钟CKp同步，所以每个序列的锁存定时和数据更新定时不重合，并且串行数据的输出顺序也成为期望的顺序。

(第2实施方式)

另外，在上述第1实施方式中，将通过分频器15对基准时钟CK1进行分频所得到的分频时钟CK2提供给可变延迟器30，但该分频器15可以兼用多路选择器13的控制器13b，此时，将如图6所示那样从多路选择器13内的控制器13b输出的数据请求信号A提供给相位比较器16以及可变延迟器30即可。若是这样的结构，则可实现简单的结构的数据信号产生装置20。

(第3实施方式)

此外，在上述第1实施方式中，对可变延迟器30输入了基准时钟CK1的1/m的频率的信号，但如图7所示的数据信号产生装置20那样，可以将两个分频器41、42设置在可变延迟器30的前后。此时，假设m＝Ma·Mb表示，将一个分频器41的分频比设为Ma，将另一个分频器42的分频比设为Mb。

为了在可变延迟器30的后级设置分频比为Mb的分频器42从而使数据请求信号A′的相位延迟2π，需要对可变延迟器30设置(2π·Mb)的延迟量。因此，通过可变延迟器30的延迟时间的分辨率提高为Mb倍。

(第4实施方式)

此外，在图7所示的数据信号产生装置20中，可以省略分频器41而将基准时钟CK1直接输入到可变延迟器30中，并将分频器42的分频比设为m。另外，如上所述那样，可变延迟器30的延迟时间与延迟对象的时钟的周期成比例。

因此，通过省略分频器41，并将分频器42的分频比设为m，从而可变延迟器30的延迟对象成为被分频之前的基准时钟CK1，所以与上述第1实施方式相比，可变延迟器30的延迟时间的分辨率提高为m倍。

(第5实施方式)

此外，如图8所示的数据信号产生装置20那样，可以是将基准时钟CK1输入到抖动附加部件51，将附加了抖动的CK1′提供给同步部件25和多路选择器13的结构。

根据这样的结构，数据信号产生装置20可以将附加了抖动的数据请求信号A′提供给数据输出单元11，由此可产生附加了抖动的数据信号，所以能够测定测定对象的抗抖动力等的特性。

(第6实施方式)

此外，对上述的图3所示的可变延迟器30的移相器31，如图9所示那样，也可以使用主从式的T触发器31′。

此时，分频时钟CK2输入到T触发器31′的输入端子T，输出相位相差90°的主级31a的输出Q′和从级31b的输出Q，输入到混频器32、33。

另外，在T触发器31′中输入信号被2分频，所以需要与作为移相器的分频比2对应地考虑在同步部件25中包含的其他分频器的分频比，例如在图1中，将分频器15的分频比设为m/2。

根据这样的结构，能够将可变延迟器设为简单的结构，并且能够实现没有限制基准时钟而从接近0Hz的低频率开始动作的数据信号产生装置20。

另外，在使用触发器电路构成90°移相器的情况下，并不限定于上述结构例子，例如可以是将2分频设为2级从而输出整体被4分频的两个信号的结构。其中，作为使用了触发器的移相器的分频比一般成为2ⁿ(n为1以上的整数)，所以在同步部件25中包含的其他分频器的分频比例如设定为m/2ⁿ即可。

此外，在以上说明的各个实施方式中，说明了作为可变延迟器30而使用了正交调制器式的可变延迟器的例子，但在本发明中，作为可变延迟器30也可以使用电压控制式的可变延迟器。此时，控制单元26构成为，通过将与相位比较器16的输出电压Vd对应的电压输出到可变延迟器30，从而控制可变延迟器30的延迟量。

(第7实施方式)

图10表示应用了本发明的数据信号产生装置50的结构。另外，在该数据信号产生装置50中，对于与本发明的第1实施方式的数据信号产生装置20的各个结构要素相同的结构要素，附加相同的标号并省略说明。

此外，在本实施方式中，假设数据输出单元11在每接受基准时钟CK1的2以上的整数m分之1频率的数据请求信号A′时，将2以上的整数m比特的并行数据Dp生成2以上的整数n序列量，并分别输出到2以上的整数n组数据变换单元23(1)～23(n)。

这里，数据变换单元23(1)由在本发明的第1实施方式中说明的同步部件25和多路选择器13构成。此外，各个数据变换单元23(2)～23(n)分别具有m对1的多路选择器13，分别接受从数据输出单元11输出的m比特的并行数据Dp2～n，变换为与基准时钟CK1相同速率的串行数据Ds2～n后输出。

在各个数据变换单元23(2)～23(n)中，设置了用于控制输入到多路选择器13的基准时钟CK1的延迟量的其他系统同步部件40，使得自己的多路选择器13的串行变换处理与数据输出单元11的并行数据的更新定时同步。

其他系统同步部件40包括：可变延迟器41，对基准时钟CK1提供延迟；相位比较器42，检测从接受了通过可变延迟器41延迟的基准时钟CK1′的多路选择器13输出的数据请求信号A和从数据输出单元11输出的数据同步时钟CKp之间的相位差；以及控制单元43，接受相位比较器42的输出，在数据请求信号A和数据同步时钟CKp的相位一致的方向上控制可变延迟器41的延迟量。

另外，该可变延迟器41也是与上述的可变延迟器30相同的正交调制器式的可变延迟器，其包括移相器41a、混频器41b、41c、加法器41d，其延迟量根据控制单元43的直流的控制信号而被控制。

此外，通过该可变延迟器41可变的延迟量比基准时钟CK1的周期T1大，能够改变为延迟时间m·T1以上的延迟量。

此外，其他系统同步部件40需要输出与通过数据变换单元23(1)所输出的串行数据Ds1同步的串行数据Ds2～n。因此，优选地，控制单元43控制可变延迟器41，使得数据同步时钟CKp和锁存信号之间的相位差在高精度下成为接近零的值。

通过该其他系统同步部件40，各个数据变换单元23(2)～23(n)的串行变换处理与数据同步时钟CKp同步，由此所有的数据变换单元23(1)～23(n)对于数据输出单元11设定为同步的状态。

另外，假设从数据输出单元11输出的数据同步时钟CKp对所有的数据变换单元23(1)～23(n)以同相来提供。此外，对于输入到数据变换单元23(1)～23(n)的基准时钟CK1，不一定必须以同相来提供，即使相位偏差，其他系统同步部件40的可变延迟器41也吸收其相位偏差量。

这样，实施方式的数据信号产生装置50根据控制提供给数据输出单元11的数据请求信号A′的延迟量的第1同步部件25，确立一个数据变换单元23(1)和数据输出单元11之间的同步，对于其他的数据变换单元23(2)～23(n)是根据控制输入到多路选择器13的基准时钟CK1的延迟量的其他系统同步部件40来确立，所以与以往那样的通过复位的同步确定方法相比，能够非常快地设为同步状态，能够马上输出期望的n通道的串行数据。

另外，在本实施方式中，可以从数据信号产生装置50的外部输入数据同步时钟CKp，将所有的数据变换单元设为与由多路选择器13以及其他系统同步部件40构成的数据变换单元23(2)～23(n)相同的结构。

此外，在本实施方式中，说明了数据变换单元23(1)是由在本发明的第1实施方式中说明的多路选择器13、分频器15、相位比较器16、控制单元26以及可变延迟器30构成的例子，但可以将数据变换单元23(1)由在第2～第6实施方式中说明的任一同步部件25和多路选择器13构成。

如在上述说明那样，在可变延迟器30中的总延迟量只要能够控制为如图5所示那样在数据输出单元11中的并行数据((c)～(f))的更新定时和锁存定时(在(g)表示的锁存信号B的上升定时)不一致即可，因此，例如100ps左右即可。

相对于此，在基准时钟CK1设定在例如100MHz～12.5GHz的宽范围的情况下，在可变延迟器41中的总延迟量需要最大(1/100MHz)·m＝10ns×m(m为分频比)的大的总延迟量。此时，优选使用正交调制器式。

Claims (6)

1.一种数据信号产生装置，包括：

数据输出单元(11)，接受基准时钟的2以上的整数m分之1频率的数据请求信号，输出所述2以上的整数m比特的并行数据和与该并行数据同步的数据同步时钟；

所述2以上的整数m对1的多路选择器(13)，基于所述基准时钟，将被所述2以上的整数m分频的数据请求信号(A)输出到相位比较器(16)，接受从所述数据输出单元输出的并行数据，输出所述基准时钟的速率的串行的数据信号；以及

同步部件(25)，包含比较所述数据同步时钟的相位和所述数据请求信号的相位的相位比较器(16)，使从所述数据输出单元输出的该并行数据和所述数据请求信号同步，其特征在于，

所述同步部件包括：

控制单元(26)，生成对应于所述相位比较器的比较结果的控制信号；以及

可变延迟器(30)，对基准时钟或者被所述2以上的整数m的分频率分频的分频时钟提供对应于所述控制信号的量的延迟，

将对被提供所述延迟的基准时钟以所述2以上的整数m的分频率进行了分频的分频时钟作为数据请求信号(A′)提供给数据输出单元(11)，或者，将被提供所述延迟的分频时钟作为数据请求信号(A′)提供给数据输出单元(11)，

所述可变延迟器为正交调制器式。

2.如权利要求1所述的数据信号产生装置，其特征在于，

所述可变延迟器包括：

移相器(31)，接受所述基准时钟或者被所述2以上的整数m的分频率分频的分频时钟作为输入信号；

第1混频器(32)，对所述移相器的一个输出信号乘以第1直流电压；

第2混频器(33)，对所述移相器的另一个输出信号乘以第2直流电压；以及

合成部件(34)，合成所述第1混频器的输出信号和所述第2混频器的输出信号，从而输出使所述输入信号延迟了对应于所述第1直流电压和所述第2直流电压之比的时间量的信号。

3.如权利要求2所述的数据信号产生装置，其特征在于，

所述移相器由触发器电路(31′)构成，所述触发器电路(31′)输出所述输入信号的1/2ⁿ的频率且相位相差90°的两个信号，设n为1以上的整数。

4.如权利要求1所述的数据信号产生装置，其特征在于，

所述数据信号产生装置还包括至少一个其他系统的所述2以上的整数m对1的多路选择器(13)以及其他系统同步部件(40)，

所述数据输出单元对所述各个其他系统同步部件输出所述数据同步时钟，同时对其他系统的所述各个2以上的整数m对1的多路选择器分别输出与所述数据同步时钟同步的所述2以上的整数m比特的并行数据，

所述其他系统同步部件使所述数据同步时钟和其他系统的所述2以上的整数m对1的多路选择器中的所述数据请求信号同步。

5.如权利要求4所述的数据信号产生装置，其特征在于，

所述其他系统同步部件包括：

相位比较器(42)，比较所述数据同步时钟的相位和所述多路选择器输出的数据请求信号的相位；

控制单元(43)，生成对应于所述相位比较器的比较结果的控制信号；以及

可变延迟器(41)，被输入所述基准时钟和来自所述控制单元的控制信号，对所述基准时钟提供与该控制信号对应的量的延迟，将被提供所述延迟的基准时钟输出到所述多路选择器(13)。

6.如权利要求5所述的数据信号产生装置，其特征在于，

所述其他系统同步部件的可变延迟器为正交调制器式。

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