JP2664239B2 - 並列/直列データ変換装置 - Google Patents
並列/直列データ変換装置Info
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- JP2664239B2 JP2664239B2 JP6332989A JP6332989A JP2664239B2 JP 2664239 B2 JP2664239 B2 JP 2664239B2 JP 6332989 A JP6332989 A JP 6332989A JP 6332989 A JP6332989 A JP 6332989A JP 2664239 B2 JP2664239 B2 JP 2664239B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明はパラレルデータを高速のシリアルデータへ変
換する並列/直列データ変換装置に係わり、特に、デー
タ出力初期に発生する不要なデータを確実に除去できる
ようにした並列/直列データ変換装置に関する。
換する並列/直列データ変換装置に係わり、特に、デー
タ出力初期に発生する不要なデータを確実に除去できる
ようにした並列/直列データ変換装置に関する。
[従来の技術] 近年、PCM(パルス符号変調)やLAN(企業内情報通
信)およびスーパーコンピュータの分野において、入力
されたデータを極めて高速に処理するデータ処理装置が
増加している。一般に一定以上の距離を有して配設され
たデータ処理装置相互間におけるデータ伝送は、送信側
でパラレルデータを並列/直列データ変換装置を用いて
一旦シリアルデータに変換して、シリアルデータの状態
でデータ伝送路へ送出する。そして、受信側では入力さ
れたシリアルデータを直列/並列データ変換装置を用い
てパラレルデータへ変換した後、種々のデータ処理を実
行する。
信)およびスーパーコンピュータの分野において、入力
されたデータを極めて高速に処理するデータ処理装置が
増加している。一般に一定以上の距離を有して配設され
たデータ処理装置相互間におけるデータ伝送は、送信側
でパラレルデータを並列/直列データ変換装置を用いて
一旦シリアルデータに変換して、シリアルデータの状態
でデータ伝送路へ送出する。そして、受信側では入力さ
れたシリアルデータを直列/並列データ変換装置を用い
てパラレルデータへ変換した後、種々のデータ処理を実
行する。
したがって、上述のような高速で処理を実行するデー
タ処理装置に組込まれる並列/直列データ変換装置にお
いても、高速にパラレルデータをシリアルデータに変更
する機能が要求されている。
タ処理装置に組込まれる並列/直列データ変換装置にお
いても、高速にパラレルデータをシリアルデータに変更
する機能が要求されている。
通常、上記のように高速にパラレルデータをシリアル
データに変換する並列/直列データ変換装置は第5図に
示すいわゆるインタリーブ方式の回路が採用されてい
る。
データに変換する並列/直列データ変換装置は第5図に
示すいわゆるインタリーブ方式の回路が採用されてい
る。
第5図において、1は送信側のデータ処理装置の一部
を構成するCPU(中央処理装置)であり、このCPU1から
出力される送信すべき例えばn桁のパラレルデータはデ
ータメモリ2への各アドレス領域へ順次格納される。ま
た、クロック端子から入力されるクロック信号aはマル
チプレクサ3へ入力されるとともに分周器4で1/nに分
周される。分周器4から出力された分周信号bはマルチ
プレクサ3へ入力されるとともにアドレスカウンタ5へ
入力される。
を構成するCPU(中央処理装置)であり、このCPU1から
出力される送信すべき例えばn桁のパラレルデータはデ
ータメモリ2への各アドレス領域へ順次格納される。ま
た、クロック端子から入力されるクロック信号aはマル
チプレクサ3へ入力されるとともに分周器4で1/nに分
周される。分周器4から出力された分周信号bはマルチ
プレクサ3へ入力されるとともにアドレスカウンタ5へ
入力される。
このアドレスカウンタ5は分周信号bが入力される毎
に、データメモリ2内の次に読出しすべきn個分のアド
レス値をデータメモリ2へ印加する。データメモリ2は
アドレスカウンタ5にて指定されたアドレス領域に格納
されているn個の各データD0,D1,D2,…Dn−1をマルチ
プレクサ3へ出力する。マルチプレクサ3は入力された
n桁(nビット)のパラレルデータをn桁のシリアルデ
ータcに変換して出力回路6へ印加する。出力回路6は
入力したシリアルデータcの信号レベルを例えば2V等の
規定の信号レベルに増幅して、出力端子7へ送出する。
に、データメモリ2内の次に読出しすべきn個分のアド
レス値をデータメモリ2へ印加する。データメモリ2は
アドレスカウンタ5にて指定されたアドレス領域に格納
されているn個の各データD0,D1,D2,…Dn−1をマルチ
プレクサ3へ出力する。マルチプレクサ3は入力された
n桁(nビット)のパラレルデータをn桁のシリアルデ
ータcに変換して出力回路6へ印加する。出力回路6は
入力したシリアルデータcの信号レベルを例えば2V等の
規定の信号レベルに増幅して、出力端子7へ送出する。
このような並列/直列データ変換装置のマルチプレク
サ3は一般に第6図に示すように構成されている。な
お、説明を簡単にするためにn=4の場合について説明
する。
サ3は一般に第6図に示すように構成されている。な
お、説明を簡単にするためにn=4の場合について説明
する。
すなわち、このマルチプレクサ3はD型のフリップフ
ロップで構成された4個のレジスタ8a,8b,8c,8dを縦列
接続したシフトレジスタからなり、前記データメモリ2
から出力される4桁のパラレルデータのうちのデータD
1,D2,D3,は各アンドゲート9b,9c,9dおよび各オアゲート
10b,10c,10dを介して各レジスタ8b,8c,8dのデータ端子
Dへ印加される。また、最下位桁のデータD0はアンドゲ
ート9aを介して直接レジスタ8aのデータ端子Dへ印加さ
れる。各レジスタ8a,8b,8cの出力端子Qの各出力信号は
各アンドゲート11b,11c,11dおよび前記各オアゲート10
b,10c,10dを介して次段の各レジスタ8b,8c,8dのデータ
端子Dへ印加される。そして、最上位桁のレジスタ8dの
出力端子Qからシリアルデータcが出力される。
ロップで構成された4個のレジスタ8a,8b,8c,8dを縦列
接続したシフトレジスタからなり、前記データメモリ2
から出力される4桁のパラレルデータのうちのデータD
1,D2,D3,は各アンドゲート9b,9c,9dおよび各オアゲート
10b,10c,10dを介して各レジスタ8b,8c,8dのデータ端子
Dへ印加される。また、最下位桁のデータD0はアンドゲ
ート9aを介して直接レジスタ8aのデータ端子Dへ印加さ
れる。各レジスタ8a,8b,8cの出力端子Qの各出力信号は
各アンドゲート11b,11c,11dおよび前記各オアゲート10
b,10c,10dを介して次段の各レジスタ8b,8c,8dのデータ
端子Dへ印加される。そして、最上位桁のレジスタ8dの
出力端子Qからシリアルデータcが出力される。
また、各レジスタ8a〜8dの各トリガ端子Tには前記ク
ロック信号aが印加される。また、前記分周信号bはロ
ード信号発生回路12へ入力される。ロード信号発生回路
12は分周信号bが入力されると、各アンドゲート9a〜9d
の他方の入力端子にHレベルのロード信号dを印加す
る。また、このロード信号dは各アンドゲート11b,11c,
11dの反転入力端子へ印加される。
ロック信号aが印加される。また、前記分周信号bはロ
ード信号発生回路12へ入力される。ロード信号発生回路
12は分周信号bが入力されると、各アンドゲート9a〜9d
の他方の入力端子にHレベルのロード信号dを印加す
る。また、このロード信号dは各アンドゲート11b,11c,
11dの反転入力端子へ印加される。
このようなマルチプレクサ3において、ロード信号発
生回路12にクロック信号aより4倍長い周期を有する分
周信号bが印加されると、Hレベルのロード信号dがク
ロックサイクルの間出力され、各アンドゲート9a〜9dは
導通され、各レジスタ8a〜8dに各データD0〜D3がクロッ
ク信号に同期して取込まれる。なお、その時点では各ア
ンドゲート11b〜11dは遮断されるので、下位桁のレジス
タ8a〜8cの出力データが上位桁のレジスタ8b〜8dに取込
まれることはない。ロード信号dがクロックサイクル後
L(ロー)レベルにもどると、各アンドゲート9a〜9dは
遮断され、逆に各アンドゲート11b〜11dが導通する。
生回路12にクロック信号aより4倍長い周期を有する分
周信号bが印加されると、Hレベルのロード信号dがク
ロックサイクルの間出力され、各アンドゲート9a〜9dは
導通され、各レジスタ8a〜8dに各データD0〜D3がクロッ
ク信号に同期して取込まれる。なお、その時点では各ア
ンドゲート11b〜11dは遮断されるので、下位桁のレジス
タ8a〜8cの出力データが上位桁のレジスタ8b〜8dに取込
まれることはない。ロード信号dがクロックサイクル後
L(ロー)レベルにもどると、各アンドゲート9a〜9dは
遮断され、逆に各アンドゲート11b〜11dが導通する。
そして、分周信号bの1/4の周期を有するクロック信
号aが入力する度に、下位桁のレジスタ8a〜8cに取込ま
れた各データD0〜D2が上位桁の各レジスタ8b〜8dへシフ
トされる。しかして、4個のクロック信号aが入力され
ると、最上位桁のレジスタ8dから4桁(D3−D2−D1−D
0)からなるシリアルデータcが出力される。
号aが入力する度に、下位桁のレジスタ8a〜8cに取込ま
れた各データD0〜D2が上位桁の各レジスタ8b〜8dへシフ
トされる。しかして、4個のクロック信号aが入力され
ると、最上位桁のレジスタ8dから4桁(D3−D2−D1−D
0)からなるシリアルデータcが出力される。
4桁のシリアルデータcが出力されると、次の分周信
号bが入力されて、次の4桁のパラレルデータD0〜D3が
クロック信号に同期して各レジスタ8a〜8dに取込まれ
る。
号bが入力されて、次の4桁のパラレルデータD0〜D3が
クロック信号に同期して各レジスタ8a〜8dに取込まれ
る。
しかして、第5図に示す並列/直列データ変換装置
は、CPU1にてデータメモリ2に格納されたn桁のパラレ
ルデータをn桁のシリアルデータcに変換して例えば高
速PCM伝送路へ送出する。
は、CPU1にてデータメモリ2に格納されたn桁のパラレ
ルデータをn桁のシリアルデータcに変換して例えば高
速PCM伝送路へ送出する。
[発明が解決しようとする課題] しかしながら、第5図および第6図のように構成され
た並列/直列データ変換装置においてもまだ解消すべき
次のような問題があった。すなわち、前述したように、
高速でデータ変換を実施する必要があるので、マルチプ
レクサ3の構成を必要最少限まで簡素化して、小型に形
成する必要がある。したがって、一定以上の高周波特性
を得るためには、例えば各レジスタ8a〜8dにリセット端
子は設けられていない。ちなみに、リセット端子を設け
ると各レジスタ8a〜8dが大型化するのみならず、リセッ
ト端子に対する配線が必要になり、その配線が浮遊容量
を発生させ、周波数特性が低下する。
た並列/直列データ変換装置においてもまだ解消すべき
次のような問題があった。すなわち、前述したように、
高速でデータ変換を実施する必要があるので、マルチプ
レクサ3の構成を必要最少限まで簡素化して、小型に形
成する必要がある。したがって、一定以上の高周波特性
を得るためには、例えば各レジスタ8a〜8dにリセット端
子は設けられていない。ちなみに、リセット端子を設け
ると各レジスタ8a〜8dが大型化するのみならず、リセッ
ト端子に対する配線が必要になり、その配線が浮遊容量
を発生させ、周波数特性が低下する。
しかし、各レジスタ8a〜8dにリセット端子を設けない
と、次のような問題が発生する。
と、次のような問題が発生する。
先ず第1に、装置の電源投入後、最初のシリアルデー
タ送出時に、マルチプレクサ3の各レジスタ8a〜8d内に
残留している最大n桁の不要データがデータメモリ2に
記憶された正しいデータによる正しいシリアルデータc
の出力前に出力される。したがって、このシリアルデー
タを受信する側に誤った不要データが入力される問題が
生じる。
タ送出時に、マルチプレクサ3の各レジスタ8a〜8d内に
残留している最大n桁の不要データがデータメモリ2に
記憶された正しいデータによる正しいシリアルデータc
の出力前に出力される。したがって、このシリアルデー
タを受信する側に誤った不要データが入力される問題が
生じる。
次に、CPU1がデータメモリ1の記憶内容を書替えて、
新しいデータを送信する場合においては、書替え前の最
大nビットの旧データがマルチプレクサ3の各レジスタ
8a〜8dに記憶されている。したがって、前述と同様に、
新しいシリアルデータcが出力される前に、不要な旧デ
ータに対応するシリアルデータが出力される問題があ
る。
新しいデータを送信する場合においては、書替え前の最
大nビットの旧データがマルチプレクサ3の各レジスタ
8a〜8dに記憶されている。したがって、前述と同様に、
新しいシリアルデータcが出力される前に、不要な旧デ
ータに対応するシリアルデータが出力される問題があ
る。
本発明はこのような事情に鑑みてなされたものであ
り、マルチプレクの前後にパラレルデータ禁止回路およ
び出力回路を設けてマルチプレクサの各レジスタに記憶
されている不要なデータを前もって排除することによっ
て、たとえ各レジスタにリセット端子が設けられていな
かったとしても正しいデータの出力に先だって不要なデ
ータが出力されることを確実に防止でき、周波数特性を
低下させるることなく装置の信頼性を大幅に向上できる
並列/直列データ変換措置を提供することを目的とす
る。
り、マルチプレクの前後にパラレルデータ禁止回路およ
び出力回路を設けてマルチプレクサの各レジスタに記憶
されている不要なデータを前もって排除することによっ
て、たとえ各レジスタにリセット端子が設けられていな
かったとしても正しいデータの出力に先だって不要なデ
ータが出力されることを確実に防止でき、周波数特性を
低下させるることなく装置の信頼性を大幅に向上できる
並列/直列データ変換措置を提供することを目的とす
る。
[課題を解決するための手段] 上記課題を解消するために本発明は、クロック信号発
生源から出力されたクロック信号の周波数を1/nに分周
する分周器と、n段構成のシフトレジスタで構成され、
分周器から出力された分周信号入力に応動して、外部か
ら入力されたn(n≧2)桁のパラレルデータにおける
各桁のデータをn桁の各レジスタへ取込み、クロック信
号入力に応動して、各桁のレジスタに取込まれた各桁の
データを最上位桁のレジスタから順次デジタル多重を行
ない1本のシリアルデータとして出力するマルチプレク
サとを備えた並列/直列データ変換装置において、 クロック禁止指令入力に応動して、クロック信号の分
周器への入力を禁止するクロック禁止回路と、データ入
力禁止指令に応動してパラレルデータのマルチプレクサ
への入力を禁止するパラレルデータ禁止回路と、マルチ
プレクサから出力されるシリアルデータの信号レベルを
調整する出力回路と、シリアルデータ出力指令入力に応
動して、パラレルデータ禁止回路へデータ入力禁止指令
を送出するとともに出力回路へ出力レベル減衰指令を送
出するデータ入出力禁止制御手段と、データ入力禁止指
令送出時刻からクロック信号がnパルス分入力するに要
する時間より長い不要データ排出時間経過後にクロック
禁止回路へクロック禁止指令を送出するクロック禁止制
御手段と、不要データ排出時間経過後にデータ入力禁止
指令および出力レベル低減指令を解除するデータ入出力
禁止解除制御手段と、データ入力禁止指令送出時刻から
不要データ排出時間より長い準備時間経過後にクロック
禁止指令を解除すクロック禁止解除制御手段とを備えた
ものである。
生源から出力されたクロック信号の周波数を1/nに分周
する分周器と、n段構成のシフトレジスタで構成され、
分周器から出力された分周信号入力に応動して、外部か
ら入力されたn(n≧2)桁のパラレルデータにおける
各桁のデータをn桁の各レジスタへ取込み、クロック信
号入力に応動して、各桁のレジスタに取込まれた各桁の
データを最上位桁のレジスタから順次デジタル多重を行
ない1本のシリアルデータとして出力するマルチプレク
サとを備えた並列/直列データ変換装置において、 クロック禁止指令入力に応動して、クロック信号の分
周器への入力を禁止するクロック禁止回路と、データ入
力禁止指令に応動してパラレルデータのマルチプレクサ
への入力を禁止するパラレルデータ禁止回路と、マルチ
プレクサから出力されるシリアルデータの信号レベルを
調整する出力回路と、シリアルデータ出力指令入力に応
動して、パラレルデータ禁止回路へデータ入力禁止指令
を送出するとともに出力回路へ出力レベル減衰指令を送
出するデータ入出力禁止制御手段と、データ入力禁止指
令送出時刻からクロック信号がnパルス分入力するに要
する時間より長い不要データ排出時間経過後にクロック
禁止回路へクロック禁止指令を送出するクロック禁止制
御手段と、不要データ排出時間経過後にデータ入力禁止
指令および出力レベル低減指令を解除するデータ入出力
禁止解除制御手段と、データ入力禁止指令送出時刻から
不要データ排出時間より長い準備時間経過後にクロック
禁止指令を解除すクロック禁止解除制御手段とを備えた
ものである。
[作 用] このように構成された並列/直列データ変換装置によ
れば、例えば外部から新たなシリアルデータ出力指令が
入力されると、パラレルデータ禁止回路および出力回路
が作動して、マルチプレクサに対する新たなパラレルデ
ータの入力を禁止するとともにマルチプレクサから出力
されるシリアルデータの信号レベルが減衰される。しか
して、その作動期間中、すなわちデータ排出時間中にマ
ルチプレクサの各桁のレジスタに記憶されている最大n
桁の不要データはn個のクロック信号入力によってマル
チプレクサから排出される。その後、クロック禁止回路
によってクロック信号入力が停止され、同時にパラレル
データ禁止回路および出力回路の上記動作が解除され
る。そして、所定の準備時間が経過した時点でクロック
信号の入力が開始され、入力されたパラレルデータはマ
ルチプレクサによって正しいシリアルデータに変換され
て出力される。
れば、例えば外部から新たなシリアルデータ出力指令が
入力されると、パラレルデータ禁止回路および出力回路
が作動して、マルチプレクサに対する新たなパラレルデ
ータの入力を禁止するとともにマルチプレクサから出力
されるシリアルデータの信号レベルが減衰される。しか
して、その作動期間中、すなわちデータ排出時間中にマ
ルチプレクサの各桁のレジスタに記憶されている最大n
桁の不要データはn個のクロック信号入力によってマル
チプレクサから排出される。その後、クロック禁止回路
によってクロック信号入力が停止され、同時にパラレル
データ禁止回路および出力回路の上記動作が解除され
る。そして、所定の準備時間が経過した時点でクロック
信号の入力が開始され、入力されたパラレルデータはマ
ルチプレクサによって正しいシリアルデータに変換され
て出力される。
すなわち、正しいシリアルデータに先だって不要デー
タに起因するシリアルデータが出力されることはない。
タに起因するシリアルデータが出力されることはない。
[実施例] 以下本発明の一実施例を図面を用いて説明する。
第1図は実施例の並列/直列データ変換装置が組込ま
れたデータ処理装置を示すブロック図である。第5図と
同一部分には同一符号が付してある。
れたデータ処理装置を示すブロック図である。第5図と
同一部分には同一符号が付してある。
すなわち、送信側のデータ処理装置の一部を構成する
CPU21から出力される送信すべき例えばn桁のパラレル
データはアドレスバス,データバスを介してデータメモ
リ2への各アドレス領域へ順次格納される。また、図示
しないクロック信号発生源のクロック端子から入力され
るクロック信号aはクロック禁止回路22を介してマルチ
プレクサ3へ入力されるとともに分周器4へ入力され
る。分周器4へ入力されたクロック信号aは1/nに分周
され、分周信号bとしてマルチプレクサ3へ入力される
とともにアドレスカウンタ5へ入力される。
CPU21から出力される送信すべき例えばn桁のパラレル
データはアドレスバス,データバスを介してデータメモ
リ2への各アドレス領域へ順次格納される。また、図示
しないクロック信号発生源のクロック端子から入力され
るクロック信号aはクロック禁止回路22を介してマルチ
プレクサ3へ入力されるとともに分周器4へ入力され
る。分周器4へ入力されたクロック信号aは1/nに分周
され、分周信号bとしてマルチプレクサ3へ入力される
とともにアドレスカウンタ5へ入力される。
このアドレスカウンタ5はCPU21から一度に読出すべ
きパラレルデータの個数(=n)に対応するデータメモ
リ2内のアドレス領域長が指定される。そして、1個の
分周信号bが入力される毎に、データメモリ2内の次に
読出すべきn個分のアドレス値をデータメモリ2へ印加
する。データメモリ2はアドレスカウンタ5にて指定さ
れたアドレス領域に格納されているn個の各データD0,D
1,D2,…Dn−1をパラレルデータ禁止回路23を介してマ
ルチプレクサ3へ出力する。
きパラレルデータの個数(=n)に対応するデータメモ
リ2内のアドレス領域長が指定される。そして、1個の
分周信号bが入力される毎に、データメモリ2内の次に
読出すべきn個分のアドレス値をデータメモリ2へ印加
する。データメモリ2はアドレスカウンタ5にて指定さ
れたアドレス領域に格納されているn個の各データD0,D
1,D2,…Dn−1をパラレルデータ禁止回路23を介してマ
ルチプレクサ3へ出力する。
このマルチプレクサ3は第6図と同一構成を有してお
り、入力されたn桁(nビット,実施例ではn=4)の
パラレルデータをn桁のシリアルデータcに変換して出
力回路24へ印加する。出力回路6は入力したシリアルデ
ータcの信号レベルを制御端子Gにシーケンス制御回路
25から出力されているLレベルの出力レベル減衰指令e
が印加されると、入力されたシリアルデータcの信号レ
ベルをほぼ0レベルまで減衰させる。出力レベル減衰指
令eが入力されていなければ、入力されたシリアルデー
タcを例えば2V等の規定の信号レベルに増幅して、出力
端子7へ送出する。
り、入力されたn桁(nビット,実施例ではn=4)の
パラレルデータをn桁のシリアルデータcに変換して出
力回路24へ印加する。出力回路6は入力したシリアルデ
ータcの信号レベルを制御端子Gにシーケンス制御回路
25から出力されているLレベルの出力レベル減衰指令e
が印加されると、入力されたシリアルデータcの信号レ
ベルをほぼ0レベルまで減衰させる。出力レベル減衰指
令eが入力されていなければ、入力されたシリアルデー
タcを例えば2V等の規定の信号レベルに増幅して、出力
端子7へ送出する。
前記シーケンス制御回路25は一種のマイクロコンピュ
ータで構成されており、必要に応じて出力回路24に出力
レベル減衰指令eを送出するとともに、クロック禁止回
路22およびパラレルデータ禁止回路23の各制御端子Gへ
クロック禁止指令fおよびデータ入力禁止指令gを送出
する。クロック禁止指令fが入力されたクロック禁止回
路22はクロック信号aを遮断し、入力データ禁止指令g
が入力されたパラレルデータ禁止回路23はパラレルデー
タD0〜Dn−1を遮断する。
ータで構成されており、必要に応じて出力回路24に出力
レベル減衰指令eを送出するとともに、クロック禁止回
路22およびパラレルデータ禁止回路23の各制御端子Gへ
クロック禁止指令fおよびデータ入力禁止指令gを送出
する。クロック禁止指令fが入力されたクロック禁止回
路22はクロック信号aを遮断し、入力データ禁止指令g
が入力されたパラレルデータ禁止回路23はパラレルデー
タD0〜Dn−1を遮断する。
さらに、シーケンス制御回路25は分周器4およびアド
レスレジスタ5のリセット端子Rへリセット信号hを送
出する。また、シーケンス制御回路25には前記クロック
信号aの周期のn倍より若干長い不要データ排出時間T1
や準備時間T2(T2>T1)を計時するタイマ回路26が接続
されている。
レスレジスタ5のリセット端子Rへリセット信号hを送
出する。また、シーケンス制御回路25には前記クロック
信号aの周期のn倍より若干長い不要データ排出時間T1
や準備時間T2(T2>T1)を計時するタイマ回路26が接続
されている。
また、前記CPU21はシーケンス制御回路25へ出力開始
指令iを出力するとともに、図示しない受信側のデータ
処理装置に対してストローブ信号を送出する。
指令iを出力するとともに、図示しない受信側のデータ
処理装置に対してストローブ信号を送出する。
しかして、前記CPU21は第2図に示すメインルーチン
を実行するようにプログラム構成されている。
を実行するようにプログラム構成されている。
すなわち、S(ステップ)1にて外部から例えばイン
タフェースを介してシリアルデータのデータ出力要求指
令が入力されると、データメモリ2に対してデータを送
信すべきパラレルデータをデータメモリ2内の各アドレ
ス領域に格納する。次に、アドレスカンタ5へ出力端子
7から出力される各シリアルデータcに含まれるデータ
数で示されるデータ長DLを、データメモリ2の一度に読
出すべき各データが格納されているアドレス領域長とし
て設定する。そして、シーケンス制御回路25へ出力開始
指令iを送出する。
タフェースを介してシリアルデータのデータ出力要求指
令が入力されると、データメモリ2に対してデータを送
信すべきパラレルデータをデータメモリ2内の各アドレ
ス領域に格納する。次に、アドレスカンタ5へ出力端子
7から出力される各シリアルデータcに含まれるデータ
数で示されるデータ長DLを、データメモリ2の一度に読
出すべき各データが格納されているアドレス領域長とし
て設定する。そして、シーケンス制御回路25へ出力開始
指令iを送出する。
なお、S2にてその他の処理要求が発生すれば、当該処
理を実行する。
理を実行する。
また、シーケンス制御回路25は、電源が投入された
り、シリアルデータの出力要求が発生すると、第3図の
流れ図を実行する。
り、シリアルデータの出力要求が発生すると、第3図の
流れ図を実行する。
すなわち、S3にてクロック禁止回路22へクロック禁止
指令fを送出して、クロック信号aが分周器4へ入力す
るのを禁止する。次に、S4にてCPU21から出力開始指令
iが入力されると、S5にて分周器4およびアドレスカウ
ンタ5へリセット信号hを送出して分周器4およびアド
レスカンタ5をリセットする。次にS6にてパラレルデー
タ禁止回路23へデータ入力禁止指令gを送出して、マル
チプレクサ3へパラレルデータが入力するのを禁止す
る。さらに、S7にて出力回路24へ出力レベル減衰指令e
を送出して、出力回路24から出力されるシリアルデータ
cの信号レベルをほぼ0に制御する。
指令fを送出して、クロック信号aが分周器4へ入力す
るのを禁止する。次に、S4にてCPU21から出力開始指令
iが入力されると、S5にて分周器4およびアドレスカウ
ンタ5へリセット信号hを送出して分周器4およびアド
レスカンタ5をリセットする。次にS6にてパラレルデー
タ禁止回路23へデータ入力禁止指令gを送出して、マル
チプレクサ3へパラレルデータが入力するのを禁止す
る。さらに、S7にて出力回路24へ出力レベル減衰指令e
を送出して、出力回路24から出力されるシリアルデータ
cの信号レベルをほぼ0に制御する。
以上の処理が終了すると、S8にてタイマ回路26を起動
する。そして、S9にてクロック禁止回路22に印加してい
たクロック禁止指令fを解除して、クロック信号aを分
周器4へ導く。すなわち、マルチプレクサ3にはクロッ
ク信号aおよび分周信号bが入力されるので、このマル
チプレクサ3は正常に動作して、各レジスタ8a〜8dに残
留している不要データがシリアルデータcとして、出力
回路24へ送出される。またこの間に各レジスタ8a〜8dに
は論理0のデータが取込まれる。しかし、出力回路24に
は出力レベル減衰指令eが印加されているので、不要デ
ータを含むシリアルデータcは出力端子7へ出力される
ことはない。
する。そして、S9にてクロック禁止回路22に印加してい
たクロック禁止指令fを解除して、クロック信号aを分
周器4へ導く。すなわち、マルチプレクサ3にはクロッ
ク信号aおよび分周信号bが入力されるので、このマル
チプレクサ3は正常に動作して、各レジスタ8a〜8dに残
留している不要データがシリアルデータcとして、出力
回路24へ送出される。またこの間に各レジスタ8a〜8dに
は論理0のデータが取込まれる。しかし、出力回路24に
は出力レベル減衰指令eが印加されているので、不要デ
ータを含むシリアルデータcは出力端子7へ出力される
ことはない。
しかして、S10にてタイマ回路26が起動時刻から不要
データ排出時間T1を計時すると、S11にてクロック禁止
回路22へクロック禁止指令fを出力して、再度クロック
信号aを遮断する。次に、S12にてパラレルデータ禁止
回路23へ印加していたデータ入力禁止指令gを解除し、
S13にて分周器4,アドレスカンタ5を再度リセットす
る。さらに、S14にて出力回路24に印加していた出力レ
ベル減衰指令eを解除する。
データ排出時間T1を計時すると、S11にてクロック禁止
回路22へクロック禁止指令fを出力して、再度クロック
信号aを遮断する。次に、S12にてパラレルデータ禁止
回路23へ印加していたデータ入力禁止指令gを解除し、
S13にて分周器4,アドレスカンタ5を再度リセットす
る。さらに、S14にて出力回路24に印加していた出力レ
ベル減衰指令eを解除する。
しかして、S15にてタイマ回路26がS8におけるタイヤ
起動時刻から準備時間T2を計時すると、S16にてクロッ
ク禁止回路22に印加していたクロック禁止指令fを解除
するとともにストローブパルスを送出する。しかして、
データメモリ2からn桁(nビット)の正しいパラレル
データが同時に読出されて、マルチプレクサ3へ入力さ
れ、このマルチプレクサ3にてシリアルデータcに変換
されて、出力回路24で例えば5V等の規定の信号レベルに
増幅されたのち、出力端子7から図示しないデータ伝送
路へ送出される。
起動時刻から準備時間T2を計時すると、S16にてクロッ
ク禁止回路22に印加していたクロック禁止指令fを解除
するとともにストローブパルスを送出する。しかして、
データメモリ2からn桁(nビット)の正しいパラレル
データが同時に読出されて、マルチプレクサ3へ入力さ
れ、このマルチプレクサ3にてシリアルデータcに変換
されて、出力回路24で例えば5V等の規定の信号レベルに
増幅されたのち、出力端子7から図示しないデータ伝送
路へ送出される。
次に、以上のように構成された並列/直列データ変換
装置の動作を第4図に示すタイムチャートで説明する。
装置の動作を第4図に示すタイムチャートで説明する。
すなわち、時刻t0にて外部からデータ出力指令が入力
されると、CPU21から伝送すべきパラレルの各データが
データメモリ2へ格納され、時刻t1にて格納処理が終了
すると、出力開始指令iがシーケンス制御回路25へ印加
される。しかして、クロック信号aおよびパラレルデー
タが遮断され、分周器4およびアドレスカウンタ5がリ
セットされる。また、出力回路24の出力信号レベルが減
衰される。
されると、CPU21から伝送すべきパラレルの各データが
データメモリ2へ格納され、時刻t1にて格納処理が終了
すると、出力開始指令iがシーケンス制御回路25へ印加
される。しかして、クロック信号aおよびパラレルデー
タが遮断され、分周器4およびアドレスカウンタ5がリ
セットされる。また、出力回路24の出力信号レベルが減
衰される。
時刻t2にて以上の処理が終了すると、タイマ回路26が
起動され、クロック信号aの遮断が解除される。しかし
て、時刻t3にて不要データ排出時間T1が経過するまでの
期間内に、マルチプレクサ3の各レジスタ8a〜8dに記憶
されている不要なデータはシリアルデータcとして排出
される。なお、この期間は新たなパラレルデータがマル
チプレクサ3へ入力することはなく、また、不要データ
を含むシリアルデータcは出力回路24で減衰されて、出
力端子7から出力されることはない。
起動され、クロック信号aの遮断が解除される。しかし
て、時刻t3にて不要データ排出時間T1が経過するまでの
期間内に、マルチプレクサ3の各レジスタ8a〜8dに記憶
されている不要なデータはシリアルデータcとして排出
される。なお、この期間は新たなパラレルデータがマル
チプレクサ3へ入力することはなく、また、不要データ
を含むシリアルデータcは出力回路24で減衰されて、出
力端子7から出力されることはない。
時刻t3にて不要データ排出期間T1が経過すると、再度
クロック信号aが遮断されるとともに、パラレルデータ
が入力可能になり、出力回路24の出力レベルも元の正常
値に復帰する。そして、時刻t4にて準備時間T2が経過す
ると、クロック信号aの遮断が解除され、ストローブ信
号が送出される。しかして、それ以降、分周信号bが入
力される毎にn桁(nビット)構成のシリアルデータc
が出力端子7から順次出力される。
クロック信号aが遮断されるとともに、パラレルデータ
が入力可能になり、出力回路24の出力レベルも元の正常
値に復帰する。そして、時刻t4にて準備時間T2が経過す
ると、クロック信号aの遮断が解除され、ストローブ信
号が送出される。しかして、それ以降、分周信号bが入
力される毎にn桁(nビット)構成のシリアルデータc
が出力端子7から順次出力される。
このように構成された並列/直列データ変換装置によ
れば、新たにシリアルデータを出力する場合において
は、正しいパラレルデータがマルチプレクサ3に入力さ
れるのを一定時間T1(不要データ排出時間)だけ停止
し、その期間内にマルチプレクサ3の各レジスタ8a〜8d
に残留している不要な各データを排出し、かつ出力回路
24で減衰させている。したがって、正しいデータの出力
に先だって不要なデータが出力されるのが確実に防止さ
れる。
れば、新たにシリアルデータを出力する場合において
は、正しいパラレルデータがマルチプレクサ3に入力さ
れるのを一定時間T1(不要データ排出時間)だけ停止
し、その期間内にマルチプレクサ3の各レジスタ8a〜8d
に残留している不要な各データを排出し、かつ出力回路
24で減衰させている。したがって、正しいデータの出力
に先だって不要なデータが出力されるのが確実に防止さ
れる。
よって、このシリアルデータを受信する受信側のデー
タ処理装置に不要なデータに起因するデータ処理誤りが
発生するのを防止できる。
タ処理装置に不要なデータに起因するデータ処理誤りが
発生するのを防止できる。
したがって、マルチプレクサ3の各レジスタ8a〜8dに
リセット端子を設ける必要がないので、並列/直列デー
タ変換装置としての高周波特性が低下することはない。
リセット端子を設ける必要がないので、並列/直列デー
タ変換装置としての高周波特性が低下することはない。
なお、本発明は上述した実施例に限定されるものでは
ない。実施例においては、説明を簡単にするために、マ
ルチプレクサ3として4桁構成のシフトレジスタを用い
たが、実際の装置においては、8段又は16段等の多段の
シフトレジスタを用いる。
ない。実施例においては、説明を簡単にするために、マ
ルチプレクサ3として4桁構成のシフトレジスタを用い
たが、実際の装置においては、8段又は16段等の多段の
シフトレジスタを用いる。
また、実施例においては、マルチプレクサ回路として
第6図の回路例を示し、この回路において、外部よりク
ロック信号と1/4クロック信号を入力しているが、クロ
ックのみを入力し、ロード信号発生回路で1/4に分周し
てロードパルスを発生させるものであってもよい。
第6図の回路例を示し、この回路において、外部よりク
ロック信号と1/4クロック信号を入力しているが、クロ
ックのみを入力し、ロード信号発生回路で1/4に分周し
てロードパルスを発生させるものであってもよい。
[発明の効果] 以上説明したように本発明の並列/直列データ変換装
置によれば、マルチプレクの前後にパラレルデータ禁止
回路および出力回路を設け、パラレルデータがマルチプ
レクサに入力していない間にマルチプレクサの各レジス
タに記憶されている不要なデータを排除している。した
がって、たとえばマルチプレクサの各レジスタにリセッ
ト端子が設けられていなかったとしても正しいデータの
出力に先だって不要なデータが出力されることを確実に
防止できる。その結果、データ変換装置としての周波数
特性を低下させることなく装置全体の信頼性を大幅に向
上できる。
置によれば、マルチプレクの前後にパラレルデータ禁止
回路および出力回路を設け、パラレルデータがマルチプ
レクサに入力していない間にマルチプレクサの各レジス
タに記憶されている不要なデータを排除している。した
がって、たとえばマルチプレクサの各レジスタにリセッ
ト端子が設けられていなかったとしても正しいデータの
出力に先だって不要なデータが出力されることを確実に
防止できる。その結果、データ変換装置としての周波数
特性を低下させることなく装置全体の信頼性を大幅に向
上できる。
第1図は実施例の並列/直列データ変換装置が組込まれ
たデータ処理装置全体を示すブロック図、第2図および
第3図は同実施例の動作を示す流れ図、第4図は同実施
例の動作を示すタイムチャート、第5図は従来の並列/
直列データ変換装置が組込まれたデータ処理装置全体を
示すブロック図、第6図は同装置におけるマルチプレク
サを示すブロック図である。 2……データメモリ、3……マルチプレクサ、 4……分周器、5……アドレスカンタ、 21……CPU、22……クロック禁止回路、 23……パラレルデータ禁止回路、24……出力回路、 25……シーケンス制御回路、26……タイマ回路。
たデータ処理装置全体を示すブロック図、第2図および
第3図は同実施例の動作を示す流れ図、第4図は同実施
例の動作を示すタイムチャート、第5図は従来の並列/
直列データ変換装置が組込まれたデータ処理装置全体を
示すブロック図、第6図は同装置におけるマルチプレク
サを示すブロック図である。 2……データメモリ、3……マルチプレクサ、 4……分周器、5……アドレスカンタ、 21……CPU、22……クロック禁止回路、 23……パラレルデータ禁止回路、24……出力回路、 25……シーケンス制御回路、26……タイマ回路。
Claims (1)
- 【請求項1】クロック信号発生源から出力されたクロッ
ク信号の周波数を1/nに分周する分周器(4)と、n段
構成のシフトレジスタで構成され、前記分周器から出力
された分周信号入力に応動して、外部から入力されたn
(n≧2)桁のパラレルデータにおける各桁のデータを
前記n桁の各レジスタ(8a〜8d)へ取込み、前記クロッ
ク信号入力に応動して、前記各桁のレジスタに取込まれ
た各桁のデータを最上位桁のレジスタから順次デジタル
多重を行ない1本のシリアルデータとして出力するマル
チプレクサ(3)とを備えた並列/直列データ変換装置
において、 クロック禁止指令入力に応動して、前記クロック信号の
前記分周器への入力を禁止するクロック禁止回路(22)
と、データ入力禁止指令に応動して前記パラレルデータ
の前記マルチプレクサへの入力を禁止するパラレルデー
タ禁止回路(23)と、前記マルチプレクサから出力され
るシリアルデータの信号レベルを調整する出力回路(2
4)と、シリアルデータ出力指令入力に応動して、前記
パラレルデータ禁止回路へデータ入力禁止指令を送出す
るとともに出力回路へ出力レベル減衰指令を送出するデ
ータ入出力禁止制御手段(S6,S7)と、前記データ入力
禁止指令送出時刻から前記クロック信号がnパルス分入
力するに要する時間より長い不要データ排出時間経過後
に前記クロック禁止回路へクロック禁止指令を送出する
クロック禁止制御手段(S11)と、前記不要データ排出
時間経過後に前記データ入力禁止指令および前記出力レ
ベル低減指令を解除するデータ入出力禁止解除制御手段
(S12,S14)と、前記データ入力禁止指令送出時刻から
前記不要データ排出時間より長い準備時間経過後に前記
クロック禁止指令を解除すクロック禁止解除制御手段
(S16)とを備えた並列/直列データ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6332989A JP2664239B2 (ja) | 1989-03-15 | 1989-03-15 | 並列/直列データ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6332989A JP2664239B2 (ja) | 1989-03-15 | 1989-03-15 | 並列/直列データ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02243025A JPH02243025A (ja) | 1990-09-27 |
JP2664239B2 true JP2664239B2 (ja) | 1997-10-15 |
Family
ID=13226104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6332989A Expired - Lifetime JP2664239B2 (ja) | 1989-03-15 | 1989-03-15 | 並列/直列データ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2664239B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994000934A1 (en) * | 1992-06-29 | 1994-01-06 | Baxter Diagnostics Inc. | High-speed time-multiplexed data transmission system |
JP4846788B2 (ja) * | 2006-03-31 | 2011-12-28 | アンリツ株式会社 | データ信号発生装置 |
-
1989
- 1989-03-15 JP JP6332989A patent/JP2664239B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02243025A (ja) | 1990-09-27 |
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