JPS63142402A - 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 - Google Patents
逐次比較型ａ／ｄ変換器からのデ−タ受信方法Info
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- JPS63142402A JPS63142402A JP28967886A JP28967886A JPS63142402A JP S63142402 A JPS63142402 A JP S63142402A JP 28967886 A JP28967886 A JP 28967886A JP 28967886 A JP28967886 A JP 28967886A JP S63142402 A JPS63142402 A JP S63142402A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 25
- 238000004891 communication Methods 0.000 claims abstract description 4
- 101710096660 Probable acetoacetate decarboxylase 2 Proteins 0.000 abstract description 3
- 230000005764 inhibitory process Effects 0.000 abstract 1
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、逐次比較型Ａ／Ｄ変換器の変換データをシリ
アル受信割込みで受信するデータ受信方法に関する。
アル受信割込みで受信するデータ受信方法に関する。
ＣＰＵからＡ／Ｄ変換開始の指令を出し、これを受けた
逐次比較型のＡ／Ｄ変換器（以下ＡＤＣと略す）が変換
データをシリアルに出力すると、ＣＰ Ｕ ＩＩＪのシ
リアル受信レジスタに所定ビット数の変換データが取込
まれた段階でＣＰＵにシリアル割込みがかかる。ＣＰＵ
はこの割込みを待って変換データを取込み、１回のＡ／
Ｄ変換を完了する。
逐次比較型のＡ／Ｄ変換器（以下ＡＤＣと略す）が変換
データをシリアルに出力すると、ＣＰ Ｕ ＩＩＪのシ
リアル受信レジスタに所定ビット数の変換データが取込
まれた段階でＣＰＵにシリアル割込みがかかる。ＣＰＵ
はこの割込みを待って変換データを取込み、１回のＡ／
Ｄ変換を完了する。
第３図はこの種のシステムの構成図で、１はＣＰＵ、２
は逐次比較型ＡＤＣ，３はシリアルデータライン、４は
シリアル受信レジスタである。ＣＰＵＩからＡＤＣ２へ
はアナログ入力のＣＨ（チャネル）選択信号、ＡＤスタ
ート信号、クロック信号が出力される。ＡＤＣ２は３ビ
ツトのＣＨ選択信号をアドレスラッチ２１に保持し、該
当するアナログ入力（ＣＨＯ〜ＣＨ７の１つ）をマルチ
プレクサ２２で選択する。逐次比較レジスタ（ＳＡＲ）
２３はＡＤスタート信号を受けると、先ず最大基準電圧
ＲＥＦの１／２をＤ／Ａ変換器（ＤＡＣ）２４に与え、
そのアナログ変換値を比較器２５でアナログ入力と比較
させる。そして、マルチプレクサ２２を通して該当する
チャネルの比較結果（大小に応じて１，０となる）が５
ＡＲ２３に入力されると、５ＡＲ２３は次の比較値２Ｒ
ＥＦをＤＡＣ２４に与え、以下クロックが入力する毎に
２−３ＲＥＦ、２ ’ＲＥＦ、・・・・・・と比較値を
変更する。そして、最後の比較値２−８ＲＥ Ｆに対す
る比較結果が得られたら、２ ＲＥＦ〜２ＲＥＦに対
する８ビツトのＡ／Ｄ変換データにスタートビットとス
トップビットを加えてシフトレジスタ２６からデータラ
イン３にシリアルに送出し、ＣＰＵ側のシリアル受信レ
ジスタ４へ転送する。
は逐次比較型ＡＤＣ，３はシリアルデータライン、４は
シリアル受信レジスタである。ＣＰＵＩからＡＤＣ２へ
はアナログ入力のＣＨ（チャネル）選択信号、ＡＤスタ
ート信号、クロック信号が出力される。ＡＤＣ２は３ビ
ツトのＣＨ選択信号をアドレスラッチ２１に保持し、該
当するアナログ入力（ＣＨＯ〜ＣＨ７の１つ）をマルチ
プレクサ２２で選択する。逐次比較レジスタ（ＳＡＲ）
２３はＡＤスタート信号を受けると、先ず最大基準電圧
ＲＥＦの１／２をＤ／Ａ変換器（ＤＡＣ）２４に与え、
そのアナログ変換値を比較器２５でアナログ入力と比較
させる。そして、マルチプレクサ２２を通して該当する
チャネルの比較結果（大小に応じて１，０となる）が５
ＡＲ２３に入力されると、５ＡＲ２３は次の比較値２Ｒ
ＥＦをＤＡＣ２４に与え、以下クロックが入力する毎に
２−３ＲＥＦ、２ ’ＲＥＦ、・・・・・・と比較値を
変更する。そして、最後の比較値２−８ＲＥ Ｆに対す
る比較結果が得られたら、２ ＲＥＦ〜２ＲＥＦに対
する８ビツトのＡ／Ｄ変換データにスタートビットとス
トップビットを加えてシフトレジスタ２６からデータラ
イン３にシリアルに送出し、ＣＰＵ側のシリアル受信レ
ジスタ４へ転送する。
第４図はクロック周波数を２５０ＫＨｚとしてアナログ
入力を８ビツトにＡＤ変換する場合のタイムチャートで
ある。１クロック周期は４μｓであるので８ピツＩ・の
ＡＤ変換には８×４μ５＝３２μｓ要し、またデータ送
信にはスタート、ストップの各１ビツトを付加するため
（８＋２）ｘ４μ５−４０μｓ要す。従って、ＡＤスタ
ート信号の立上りから一定時間Ｔ（＝７２μｓ）後にＣ
ＰＵ１に受信割込みがかかる。
入力を８ビツトにＡＤ変換する場合のタイムチャートで
ある。１クロック周期は４μｓであるので８ピツＩ・の
ＡＤ変換には８×４μ５＝３２μｓ要し、またデータ送
信にはスタート、ストップの各１ビツトを付加するため
（８＋２）ｘ４μ５−４０μｓ要す。従って、ＡＤスタ
ート信号の立上りから一定時間Ｔ（＝７２μｓ）後にＣ
ＰＵ１に受信割込みがかかる。
第５図（ａ）はクロックとシリアル転送データの関係を
示しており、この例ではシリアル受信レジスタ４はクロ
ックの立下りでデータを取込むことができる。
示しており、この例ではシリアル受信レジスタ４はクロ
ックの立下りでデータを取込むことができる。
ところで、内燃機関を制御する電子制御装置では、制御
内容が複雑になるにつれてＡ／Ｄ変換の高速化の要求が
生じ、上述した様な逐次比較型のＡＤＣを用いるケース
が増えている。しかしながら、第３図で説明した様なシ
リアル受信はノイズに弱いため誤ったデータを受信する
可能性が強い。
内容が複雑になるにつれてＡ／Ｄ変換の高速化の要求が
生じ、上述した様な逐次比較型のＡＤＣを用いるケース
が増えている。しかしながら、第３図で説明した様なシ
リアル受信はノイズに弱いため誤ったデータを受信する
可能性が強い。
剥えば、第５図（ｂｌに示すようにデータライン３にノ
イズ（特に点火ノイズ）が混入してＡ ／ Ｄ変換デー
タの送信時でもないのに一時的にデータライン３のレベ
ルが変化すると、これがスタートビットとして読取られ
る結果、ノイズによる誤ったデータが受信される。
イズ（特に点火ノイズ）が混入してＡ ／ Ｄ変換デー
タの送信時でもないのに一時的にデータライン３のレベ
ルが変化すると、これがスタートビットとして読取られ
る結果、ノイズによる誤ったデータが受信される。
一般にＡＤＣＺ側ではＡＤスタート信号を受けないとき
に出力が変化しないようにデータライン３をプルアップ
する保護措置を講じている。そして、ＣＰＵＩもＡＤス
タートを出さなければ変換データは送られて来ないとの
観点から、常に受信割込を受付は得る状態にしている。
に出力が変化しないようにデータライン３をプルアップ
する保護措置を講じている。そして、ＣＰＵＩもＡＤス
タートを出さなければ変換データは送られて来ないとの
観点から、常に受信割込を受付は得る状態にしている。
このため第５図（ｂ）のようなケースではオール１が誤
受信される。
受信される。
この点を改善するために、従来はデータライン３の受端
側にフィルタを設けて該ノイズを除去するようにしてい
る。しかし、フィルタを用いるとその時定数のために高
速送信できなくなり、制御の応答性を十分に高められな
い難点がある。また、アナログ回路によるフィルタはハ
ード量を増大させるので好ましくない。
側にフィルタを設けて該ノイズを除去するようにしてい
る。しかし、フィルタを用いるとその時定数のために高
速送信できなくなり、制御の応答性を十分に高められな
い難点がある。また、アナログ回路によるフィルタはハ
ード量を増大させるので好ましくない。
本発明はかかる誤受信の確率をフィルタを用いることな
（低下させようとするものである。
（低下させようとするものである。
本発明は、ＣＰＵから逐次比較型Ａ／Ｄ変換器へ変換開
始指令を出し、該指令を受けた該変換器がアナログ入力
を基準値と逐次比較して所定ビット数のデジタルデータ
に変換し、更に該データをシリアル通信でＣＰＵ側のシ
リアル受信レジスタに転送し終るとＣＰＵに対し受信割
込がかかる逐次比較型Ａ／Ｄ変換器からのデータ受信方
法において、ＣＰＵによる受信割込の受付けを変換開始
指令の送出後一定期間に制限することを特徴とするもの
である。
始指令を出し、該指令を受けた該変換器がアナログ入力
を基準値と逐次比較して所定ビット数のデジタルデータ
に変換し、更に該データをシリアル通信でＣＰＵ側のシ
リアル受信レジスタに転送し終るとＣＰＵに対し受信割
込がかかる逐次比較型Ａ／Ｄ変換器からのデータ受信方
法において、ＣＰＵによる受信割込の受付けを変換開始
指令の送出後一定期間に制限することを特徴とするもの
である。
ＣＰＵによる受信割込の受付けが変換開始指令の送出後
一定期間に制限されていると、他の期間にノイズによっ
てシリアル受信レジスタに誤ったデータが入力して受信
割込の要求が発生してもＣＰＵは受付けないので、ノイ
ズによる誤受信の確率は著しく低下する。しかも、ＣＰ
Ｕが無駄な割込処理をしないので、ノイズの有無によら
ず処理時間を一定に保つことができる。また、フィルタ
等は使用しないのでボーレイトは低下せずに済む。
一定期間に制限されていると、他の期間にノイズによっ
てシリアル受信レジスタに誤ったデータが入力して受信
割込の要求が発生してもＣＰＵは受付けないので、ノイ
ズによる誤受信の確率は著しく低下する。しかも、ＣＰ
Ｕが無駄な割込処理をしないので、ノイズの有無によら
ず処理時間を一定に保つことができる。また、フィルタ
等は使用しないのでボーレイトは低下せずに済む。
第１図は本発明の一実施例を示すフローチャートで、第
３図のＣＰＵＩの処理の一部を示している。ＣＯＭＰ
１は２ｍｓ毎に発生する割込ルーチンで、「変換ＣＨ上
セツトは第３図のＣＨ選沢信号送出、ｒＡＤ変換開始」
はＡＤスタート信号送出に相当する。本例では、このＡ
Ｄスタート（変換開始指令）と同時にシリアル受信割込
を許可する。第２図はこのタイムチャートである。
３図のＣＰＵＩの処理の一部を示している。ＣＯＭＰ
１は２ｍｓ毎に発生する割込ルーチンで、「変換ＣＨ上
セツトは第３図のＣＨ選沢信号送出、ｒＡＤ変換開始」
はＡＤスタート信号送出に相当する。本例では、このＡ
Ｄスタート（変換開始指令）と同時にシリアル受信割込
を許可する。第２図はこのタイムチャートである。
第４図で示したように変換開始から７２μｓ後に変換デ
ータの送信が完了すると、その時点でシリアル受信割込
が発生する。第１図のシリアル受信割込ルーチンではＡ
Ｄ変換結果に伴う処理をし、その後シリアル受信割込を
禁止する。従って、本（Ｊｉでは割込ルーチンＣＯＭＰ
１のシリアル受信割込許可からシリアル受信割込ルー
チンのシリアル受信割込禁止までの時間（１００μｓ程
度）が受信割込の許容される時間となり、その他の期間
（２ｍ ５−１００μｓ）は受信割込が禁止される。
ータの送信が完了すると、その時点でシリアル受信割込
が発生する。第１図のシリアル受信割込ルーチンではＡ
Ｄ変換結果に伴う処理をし、その後シリアル受信割込を
禁止する。従って、本（Ｊｉでは割込ルーチンＣＯＭＰ
１のシリアル受信割込許可からシリアル受信割込ルー
チンのシリアル受信割込禁止までの時間（１００μｓ程
度）が受信割込の許容される時間となり、その他の期間
（２ｍ ５−１００μｓ）は受信割込が禁止される。
但し、ＡＤＣ２の故障を考慮してＡＤスタートから２０
０μｓ経ても受信割込が発生しないときは、ＣＯＭＰ
２で強制的にシリアル受信割込を禁止し、メインルーチ
ンに影響を与えないよ、うにする。第２図の破線部はこ
れである。この２００μｓは他の割込によってシリアル
割込ルーチンにとび込むのが遅れることを考慮した長さ
で、それがなりれば７２μｓ＋数μｓで良い。
０μｓ経ても受信割込が発生しないときは、ＣＯＭＰ
２で強制的にシリアル受信割込を禁止し、メインルーチ
ンに影響を与えないよ、うにする。第２図の破線部はこ
れである。この２００μｓは他の割込によってシリアル
割込ルーチンにとび込むのが遅れることを考慮した長さ
で、それがなりれば７２μｓ＋数μｓで良い。
以上述べたように本発明によれば、逐次変換型ＡＤＣの
変換データをシリアル通信で受信する際に、受信割込の
許可期間をプログラムで制限したので、ボーレイトを低
下させることなくノイズによる誤受信の確率を低下させ
ることができる。
変換データをシリアル通信で受信する際に、受信割込の
許可期間をプログラムで制限したので、ボーレイトを低
下させることなくノイズによる誤受信の確率を低下させ
ることができる。
第１図は本発明の実施例を示すフローチャート、第２図
はその動作説明図、第３図は逐次比較型Ａ／Ｄ変換器か
らデータ受信するシステムの構成図、第４図はＡ／Ｄ変
換動作のタイムチャート、第５図はＡ／Ｄ変換データの
説明図である。 図中、１はＣＰＵ、２は逐次比較型Ａ／Ｄ変換器、３は
シリアルデータライン、４はシリアル受信レジスタであ
る。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 竿１図 第２図 変換開始 （＋１）正常麦信詩 （ｂ）ｔへうｔイ息時 第５図
はその動作説明図、第３図は逐次比較型Ａ／Ｄ変換器か
らデータ受信するシステムの構成図、第４図はＡ／Ｄ変
換動作のタイムチャート、第５図はＡ／Ｄ変換データの
説明図である。 図中、１はＣＰＵ、２は逐次比較型Ａ／Ｄ変換器、３は
シリアルデータライン、４はシリアル受信レジスタであ
る。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 竿１図 第２図 変換開始 （＋１）正常麦信詩 （ｂ）ｔへうｔイ息時 第５図
Claims (1)
- ＣＰＵから逐次比較型Ａ／Ｄ変換器へ変換開始指令を出
し、該指令を受けた該変換器がアナログ入力を基準値と
逐次比較して所定ビット数のデジタルデータに変換し、
更に該データをシリアル通信でＣＰＵ側のシリアル受信
レジスタに転送し終るとＣＰＵに対し受信割込がかかる
逐次比較型Ａ／Ｄ変換器からのデータ受信方法において
、ＣＰＵによる受信割込の受付けを変換開始指令の送出
後一定期間に制限することを特徴とする逐次比較型Ａ／
Ｄ変換器からのデータ受信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289678A JPH0664518B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289678A JPH0664518B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142402A true JPS63142402A (ja) | 1988-06-14 |
| JPH0664518B2 JPH0664518B2 (ja) | 1994-08-22 |
Family
ID=17746326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289678A Expired - Fee Related JPH0664518B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664518B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009079769A (ja) * | 2008-11-15 | 2009-04-16 | Toshiba Mach Co Ltd | 油圧制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755437A (en) * | 1980-09-19 | 1982-04-02 | Canon Inc | Interrupting signal detector |
-
1986
- 1986-12-04 JP JP61289678A patent/JPH0664518B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755437A (en) * | 1980-09-19 | 1982-04-02 | Canon Inc | Interrupting signal detector |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009079769A (ja) * | 2008-11-15 | 2009-04-16 | Toshiba Mach Co Ltd | 油圧制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664518B2 (ja) | 1994-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |