SU1410033A1 - Логический анализатор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  комплексной отладки устройств, построенных на БИС и микропроцессорных БИС. Цель изобретени  - повышение достоверности контрол . Поставленна  цель достигаетс  тем, что в логический анализатор, содержащий блок 1 входных компараторов, блок 2 триггеров , компаратор 3 кодов, блок 4 задани  условий запуска, формирователь 5 тактовых импульсов, блок 6 пам ти, счетчик-делитель 8, блок 9 запуска, счетчик 10 числа событий, счетчик 11 цифровой задер ски, элемент И 12, регистр 14 приема информации, блок 15 индикации, введен счетчик 7 адреса, .регистра 13 начального адреса, компаратор 16 адресов, сумматор 17, что способствует повышению точности отображени  информации. По вл етс  возможность перестройки архитектуры логического анализатора при работе на меньшее число каналов с увеличением частоты записи информации, поступающей с каналов, в четыре раза, при этом не требуетс  производить дополнительные работы по смене или перемонтажу модулей, вс  перестройка осуществл етс  автоматически и задаетс  с внешней панели управлени . 1 з.п. ф-лы, 3 ил. S (Л

Description

о

со

ОЭ

114

I Изобретение относитс  к вычисли- |тельной технике и предназначено дл  комплексной отладки устройств, по- Ьтроенных на БИС и микропроцессорных ШС.

Цель изобретени  - повышение достоверности контрол  с

На фиг.1 приведена структурна  . хема логического анализатораJ на фиг.2 - структурна  схема блока пам ти; на фиг.З - функциональна  схема Злока пам ти

Логический анализатор содержит элок 1 входных компараторов 5 блок 2 триггеров, компаратор 3 кодов, блок

задани  условий запуска; формирова ель 5 тактовых импульсов,, блок 6 па , счетчик 7 адреса, счетчик-делитель 8, блок 9 запуска счетчик 10 числа событий, счетчик 11 цифрово

ки, элемент 12 Hj регистр 13 начального адреса, регистр 14 приема информации, блок 15 индикации,, компа )атор 16 адресов, сз мматор 17о

Блок 6 пам ти (фиг,2) с;одер7кит |1ультипд ексор 18 управлени  адресом .МХУА)5 узел 19 регистров, элемент , задержки, мультиплексор 21 данньж МХД), узел 22 оперативной пам ти блок ОЗУ), мультиплексор 23 управлени  записью (МХУЗ)«

На функциональной схеме блока б пам ти (фиг.З) показано соединение регистров (Рг) 24 блока 19 регистров

 чейками узла оперативной пам ти ОЗУ) 25 блока 22 ОЗУ

Анализатор работает следующим об-- Глазом.

Информаци  на входе сравниваетс  блоке 1 входных компараторов и нор йируетс  по амйлитуде дл  ТТЛ (логи- -веский О менее 0,4 В, логическа 

О менее 0,4 1 более 2,А В)„ С выхода блока 1 1|ходных компараторов информаци  пос™ 1 упает в блок 2 триггеров,, которые тактируютс  приход щими из блока 1 входных компараторов тактовыми им™ г|ульсами, что позвол ет исключить разброс задержки информационных сиг- Налов. Из блока 2 триггеров информаци  поступает дл  записи в блок 6 па 1«( ти. Если код входной информации йе совпадает с кодом, введенным с передней панели логического анализато™ р|а через блок 4 задани  условий за- njycKa, то запись в пам ть происходит н|епрерывно. Старые данные вытесн ютс HioBbWH, Этот процесс продолжаетс  до

момента прихода запускающего слова. Запускающее слово - это совпадение комбинации нулей и единиц, приход щих одновременно по всем каналам, с комбинацией нулей и единиц, введенных в компаратор 3 кодов с передачей панели анализатора. При приходе запускающего слова дальнейша  работа возможна в одном из трех режимов:

-режим Начало без цифровой задержки ,

-режим Начало с цифровой задержкой ,

Конец,

-режим

В режиме Начало без цифровой за держки работа происходит следующим образом. Компаратор 3 кодов выдает сигнал на блок 9 запуска через счет чик 10 числа событий. Если счетчик 10 числа событий установлен на нуль, то с гфиходом этого сигнала срабатывает блок 9 запуска, дава  разрешение на счетчик-делитель 8 и на регистр 13- начального адреса, куда по данному сигналу записываетс  показание счетчика 7 адреса Счетчик 7 адреса определ ет адрес в блоке 6 пам ти запи- сьшаемой информации., Таким образом, регистр 13 начального 1дреса фиксирует начальный адрес поступающей информации В блоке 6 пам ти хранитс  информаци , включaюuj;a  запускающее слово и количество тактов, следующих за ним и определ емьк счетчиком-делителем 8, Остальна  область пам ти блока 6 хранит предысторию о

Если счетчик 10 чисхга событий установлен не на нуль,- то блок 9 запуска

сработает только после заполнени  счетчика 10 числа событий После окончани  цикла записи по сигналу от счетчика-делител  8, прошедшему через элемент 12 И и поступившему на.формирователь 5 тактовых импульсов, последний формирует сигналы считывани  из блока б пам ти. Начальный адрес с регистра 14 начального адреса поступает в суг-тматор 17, где корректируетс  с учетом того, что с момента

прихода запускающего слова и до момента фртксации начального адреса, учитыва  задержку на элементах, тер етс  несколько тактов считывани . Поэтому сумматор 17 компенсирует задержку , вычита  из начального адреса заданную величину. Далее скорректи- рованньтй ачальный адрес поступает на KOMisapaTOp 16 адресов, который

после совпадени  значений сумматора 17 и счетчика 7 адреса выдает разрешение регистру 14 на прием поступающей из блока 6 пам ти информации.

В режиме Начало при наличии цифровой задержки после прихода разрешени  от компаратора 3 кодов после срабатывани  устройства 9 запуска и счетчика- делител  8 не происходит OCтановки записи в блок 6 пам ти, а выдаетс  лишь разрешение на счетчик 11 цифровой задержки. В этом случае в блоке 6 пам ти фиксируютс  данные, отсто щие от момента запуска на число тактовых импульсов, определ емых цифровой задержкойо

В режиме Конец счетчик 11 цифровой задержки и счетчик-делитель 8 .

ОЗУ. Каждой  чейке 25 ОЗУ соответствует свой шестиразр дньм регистр 24, Адрес дл  записи информации в  чейку ОЗУ 25 поступает со счетчика,7 адреса одновременно на все регистры 24, а оттуда после прихода разрешени  записи с мультиплексора 18 на адресные входы  чеек ОЗУ 25, Запись дан- ных, установленных на информационньге входах  чеек ОЗУ 25 происходит после прихода управл ющих сигналов с мультиплексора 23.

При работе в быстром запись происходит в  чейки ОЗУ 25 попарно - сначала в 1 и 2, потом вЗи4ит.д. Это обусловлено тем, что частота сме- .ны информации на информационных входах  чеек ОЗУ 25 больше частоты запи

блокируютс  и поэтому остановка запи-20 си в  чейки ОЗУ 25. Поэтому процесс

.

си в пам ть происходит немедленно с приходом запускающего слова. В блоке 6 пам ти фиксируютс  запускающее слово и количество тактов, прошедших в пам ть непосредственно перед моментом запуска.

Запись в блок 6 пам ти происходит следующим образом. Адрес  чейки пам ти , . где будет хранитьс  информаци , со счетчика 7 адреса через узел 19 регистров поступает в узел 22 ОЗУ, Запись в узел 19 регистров происходит по сигналу от мультиплексора 18, Мультиплексор 18 управл ет прохождением тактирующих сигналов с формировател  5 тактовых импульсов. Данные дл  записи в узел 22 ОЗУ поступают через мультиплексор 21 с блока 2 триггеров прив зки. Запись и считывание информации из узла 22 ОЗУ происходит после прихода управл ющих сигналов с мультиплексора 21, куда они поступают с формировател  5 тактовых импульсов через элемент 20 задержки.

В зависимости от того, на какое количество каналов работает анализатор , различают два режима работы: медленньй - при работе на 32 канала и быстрьш - при работе на 8 каналов .

Отличие работы логического анализатора в одном из режимов состоит в том, что с уменьшением числа каналов в 4 раза, в 4 раза повышаетс  частота записи информации, что ведет к по- вьш1ению достоверности контрол .

В медленном режиме запись информации со всех 32 каналов происходит одновременно в 8 первых  чеек 25

30

35

25

55

40

45

50

Claims (1)

1. записи распараллеливаетс . Формула изобретени 

   1 .Логический анализатор, содержащий блок входных кo mapaтopoвJ блок триггеровj коьтаратор кодов, блок задани  условий запуска, форм1-фователь тактовых импульсов, блок пам ти, счетчхск-делитель, блок запуска, счетчик числа событий, счетчик цифровой задержки, регистр приема информации, блок индикации и элемент И, причем вход блока входных коьтараторов  вл етс  информационным входом анализатора , информа11 1онный и тактовьй выходы блока входных компараторов соединены с соответствующими входами блока триггеров, первьй выход которого соединен с входом данных блока пам ти и первым информационным входом компаратора кодов, тактовьш вход которого соединен с вторым выходом блока триггеров, тактовый вход которого соединен с тактовым входом формировател  тактовых импульсов, выход котот рого соединен с тактовым входом счетчика цифровой задержки, вход запуска которого соединен с информационным входом счетчика числа событий и выходом компаратора кодов, второй ин- формационнъш вход которого соединен с выходом блока задани  условий запуска , выход блока пам ти соединен с информационным входом регистра приема информации, выход которого подключен к- входу блока индикации, выход счетчика числа событий подключен к первому разрешающему входу блока

   5141

   запуска, выход которого соединен с входом разрешени  счетчика-делител , а выход счетчика дифровой задержки ;соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика делител , о т л и ч а™ ю щ и и с   тем, что, с целью повышени  достоверности контрол , анализатор содержит счетчик адреса, ре- |гистр начального адреса, кo mapaтop I адресов и сумматор причем вход раз- Iрешени  формировател  тактовых им- I пульсов соединен с выходом элемента IИ, третий вход которого соединен с Входом разрешени  счетчика адреса,, тактовым входом счетчика цифровой задержки и с входом чтени -записи блока пам ти,, адресньй вход которого соединен с выходом счетчика адреса5, ин- формационным входом регистра начального адреска и с первым входом компаратора адресов5 выход блока запуска соединен с входом стробировани  регистра начального адреса,„ а первьш вход элемента И соединен с вторым

   входом разрешени  блока запуска, вы- |ход регистра начального адреса соединен с входом сумматора, выход котоOfTT rfO

   рого соединен с вторым входом компаратора адресов, выход которого соединен с входом разрешени  регистра приема информации,

   2„ Устройство поп,1,отлича- ю щ е е с   тем,, что блок пам ти содержит мультиплексор управлени  адресом , узел регистров5 элемент задерж- ки мультиплексор данных, Ivfyльтиплeк- сор управлени  записью и узел опера- ТИВ/1ОЙ пам ти информационный вход которого соединен с выходом мультиплексора данных, адресьгьй вход - с выходом узла регистров, управл ю ций вход чтени -записи с выходом мультиплексора управлеьги  записью, вход которого соединен с выходом элемента задержки, вход которого соединен с входом мультиплексора управлени  адресом и  вл етс  входом чтени -записи блока oaMHTHj выход мультиплексора управлени  адресом соединен с такто™ вым входом узла регистров, информаци онньй вход которого  вл етс  адресньм входом блока пам ти, вход мультиплексора данных  вл етс  входом данных блока пам ти, выход узла оперативной пам ти  вл етс  вьшодсм блока пам ти.

   ff/Tf /у ома 2

   . Н 5л он у f6

   фиг.З