SU1569905A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в микропроцессорных системах повышенной надежности и быстродействи . Целью изобретени   вл етс  увеличение быстродействи  устройства. Запоминающее устройство с самоконтролем содержит блок 1 пам ти, формирователь 2 сигналов, мультиплексор 3, блок 4 управлени , первый 7 и второй 8 шинные формирователи, блок 9 обнаружени  и исправлени  ошибок, первый 10 и второй 11 буферные регистры. Введение в устройство формировател  5 запросов регенерации, блока 6 управлени  регенерацией и элемента И 12 позвол ет уменьшить потери времени на регенерацию информации, увеличить быстродействие устройства. 1 табл., 6 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в микропроцессорных системах повышенной надежности и производи- тельности,Целью изобретени   вл етс  повышение быстродействи .

На фиг.1 представлена схема запоминающего устройства с самоконтролем; на фиг.2 - схема блока управлени  регенерацией; на фиг. 3 - схема формировател  запросов регенерации; на фиг. 4 - схема формировател  сигналов; на фиг.5 и 6 - схема блока уп- равлени .

Запоминающее устройство с самоконтролем (фиг.1) содержит блок 1 пам ти, формирователь 2 сигналов, мультиплексор 3, блок 4 управлени , формирователь 5 сигналов регенерации, блок 6 управлени  регенерацией,первый 7 и втррой 8 шинные формирователи , блок 9 обнаружени  и исправлени  ошибок, первый 10 и второй 11 буферные регистры, элемент И 12,адресные входы I3, информационные входы-выходы 14, вход 15 синхронизации, входы 16 признаков обращени , вход 17 младшего разр да адреса, вход 18 выборки старшего байта, вход 19 записи , вход 20 чтени , вход 21 начальной установки, выходы неготовности 22 п некорректируемой ошибки 23, На фиг.1 обозначены также св зи 24 - 42

Блок управлени  регенерацией (фиг.2) содержит триггеры 43 и 44. элементы И-НЕ 45 - 47, элементы ИЛИ-НЕ 48 - 50, -элемент И 51, элементы НЕ 52 - 54 и формирователь 55 им- пульсов.

Формирователь запросов регенерации (фигоЗ) содержит триггеры 56 и 57, счетчики 58 - 60 и элементы И-НЕ 61 и 62.

Формирователь сигналов (фиг.4) содержит элементы И-НЕ 63 - 66 и Формирователь 67 импульсов.

Блок управлени  ( и 6) содержит триггеры 68 - 73, формирова- тель 74 импульсов, элементы НЕ 75 - 84, элементы И-НЕ 85 - 97, элементы ИЛИ-НЕ 98 - 100, элемент ИЛИ 101, элементы И 102 и 103 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 104.

Устройство работает следующим образом .

Предварительно с входа 21 подаетс  сигнал начальной установки.Таким

образом задаетс  рабочий режим устройства .

На вход 13 устройства поступает код адреса, на двунаправленную гаину данных 14 - ин Ъормационный код, на вход 13 - синхросери  от процессора, на вход 16 - сигнал обращени  к устройству , на входы I7 - 20 - управл ющие сигналы.

Состо ни  управл ющих входов и выполн емые соответствующие операции приведены в таблице.

В операции Запись слова данные с входов 14 поступают на шинные формирователи 7 и 8, выходы которых подключены к внутренней магистрали дан- ных, к которой подключены также входы-выходы магистральных буферных регистров 10 и 11, блока 1 пам ти и блока 9 обнаружени  и исправлени  ошибок. Блок 9 принимает данные с магистрали и формирует контрольные разр ды по коду Хэмминга, которые передаютс  на контрольные входы блок 1 пам ти.

Адрес с входа 13 через мультиплексор 3 част ми поступает на адресные входы блока 1 пам ти.

По сигналу с входа 16, поступающему на формирователь сигналов (Лиг.4), формирователь 67 импульсов г задержкой, определ емой НС-цепочкой на его входе, генерирует управл ющий импульс, который с выхода 36 поступает на мультиплексор 3.Формируетс  также сигнал выборки строки RAS блока 1 пам ти, поступающий на выход 37. Из этого сигнала с помощью элементов 65 и 66 и элемента задержки в виде RC-цепочки формируетс  сигнал выборки столбца CAS блока 1 пам ти, поступающий на выход 38, в соответствии с временной диаграммой работы динамических микросхем пам ти. По сигналам от процессора, поступающим с входов 17 и 18 устройства на блок 4 управлени  4 (фиг. 5 и 6), триггеры 68 и 69 устанавливаютс  в I и приход сигнала с входа 16 устройства не измен ет их состо ни ,, Теперь при по влении от процессора сигнала записи на входе 19 устройства с помощь элементов 89 и 90 формируетс  сигнал записи WE блока 1 пам ти, поступающий на выход 24 блока 4 управлени . Также с элементов 86 - 88 и элемента задержки в виде RC-цепоч

ки формируетс  сигнап приема данных В3 блока 1 пам ти, поступающий на выход 25 блока 4 управлени . Сигнал разрешени  передачи данных СТЗ блока 1 пам ти формируетс  на выходе элеме та И 1 2 по сигналу записи от процессора ,поступающему с входа 19 устройства .

В операции Чтение адрес с входа 13 устройства через мультиплексор 3 поступает на адресные входы блока 1 пам ти. Формирование сигналов управлени  мультиплексором (выход 36), выборки строк блока пам ти RAS (выход 37), выборки столбцов блока пам ти CAS (выход 38) и сигнала (выход 41) дл  блока k управлени  производитс  формирователем 2 сигналов аналогично операции Запись слова, По сигналу с выхода 41 формировател  сигналов 2 блок 4 управлени  с помощью элементов 99 и 76 устанавливает триггер 71 в 1 и блокирует сигналом с выхода 42 формирование сигналов на выходах 37 и 38 в формирователе 2 сигналов. Сигнал чтени  от процессора с входа 20 устройства, поступив на элемент 87 блока управлени , фиксирует состо ние сигнала выборки направлени  передачи данных блока пам ти (выход 25) в состо нии соответствующем выдаче данных Сигнал разрешени  передачи данных CS блока 1 пам ти формируетс  на выходе элемента И I2 по сигналу чтени  от процессора, поступающего с входа 20 устройства. После по влени  считанных данных на внутренней магистрали (П0 - , К 0- Kg) устройства в соответствии с временной диаграммой работы по сигналу с выхода 41 формировател  2 сигналов с помощью элементов 99, 77 - 79, 93, ЮЗ блока 4 управлени  формируетс  сигнал записи в первый I0 и второй 11 буферные регистры на выходе 28 блока 4 управлени . Этот сигнал записи поступает также в 4 управлени  на формирователь импульсов (триггер 70 и элемент задержки в виде RC-цепочки), который вырабатывает сигналы выборки, поступающие с выходов 27 и 26 соответственно на первый 10 и второй II буферные регистры. По сигналу с выхода 41 формировател  2 сигналов с помощью элементов 99, 77 - 79, 93 и элемента задержки блока 4 управлени  триггер 72 переключаетс  и сформиро

to

15

20

25

30

35

40

5

0

5

ванны) сигнал с выхода 33, поступа  на блок Ч обнаружени  и исправлени  ошибок, переводит его в режим записи информации с внутренней магистрали устройства. Чатем сигнал с пр мого выхода триггера 72 чррез элемент задержки и элементы 82 - 85 переключает триггер 73. Сформированный на инверсном выходе триггера 73 сигнал через элемент И 102 поступает с выхода 34 блока 4 управлени  на управл ющий вход блока 9 обнаружени  и исп- равлени  ошибок, перевод  его тем самым в режим формировани  флагов ошибок . Данные в этом случае поддерживаютс  на внутренней магистрали устройства с помощью-буферных регистров 10 и 11.

При формировании блоком 9 обнаружени  и исправлени  ошибок флага многократной ошибки ЛЕГ происходит аварийное прерывание работы процессора по сигналу с выхода 23 устройства.

При образовании блоком 9 обнаружени  и исправлени  ошибок Ллага одиночной ошибки PF, поступающего на вход 32 блока 4 управлени , через элемент ИЛИ 101 этого блока его значение Ликсируетс  триггерами 71 и 72. В результате триггер 71 не переключаетс , подтвержда  тем са«им состо ние сигналов на выходах 37 и 38 формировател . 2 сигналов, а триггер 72 переключаетс , задава  тем самым блоку Ч режим выдачи исправленного слова и отключа  от внутренней магистрали буферные регистры 10 и 11 сигналами с выходов 27 и 26 блока 4 управлени , После выдачи исправленной информации на внутреннюю магистраль данных сигнал с пр мого выхода триггера 72, пройд элемент задержки и формирователь импульса на элементах 82 - 85, образует сигнал записи в буферные регистры совместно с сигналами их выборки, поступающими соответственно с выходов 28, 27 и 26 блока 4 управлени , Задний фронт этого же сигнала перебрасывает триггер 73, сигнал с выхода которого через элемент 102 поступает на управл ющий вход блока 9, перевод  его в режим формировани  контрольных разр дов. Фронт сигнала на выходе триггера 73 запускает формирователь 74 импульсов дл  генерации сигнала записи в блок пам ти, поступающий на выход 24 блока 4 управлени . Этот же сигнал

помощью элементов 94, 96 и 97 позол ет получить сигналы выборки (выоды 29 и 31 блока 4 управлени ) инных формирователей 7 и 8, а также сигнал, определ ющий направление передачи данных в процессор и поступают ий с выхода 30 блока 4 управлени  на тинные формирователи. После записи в ёлок 1 пам ти восстановленной ю информации все элементы приход т в сходное состо ние. Таким образом, исключаетс  накопление в пам ти ошибок сбойного характера.

Если блок 9 обнаружени  и исправ- 15 лени  ошибок не образует флагов, то при записи значени  флага в триггер 71 он мен ет свое состо ние и сигнал с выхода 42 блока 4 управлени  снимает блокировку сигналов на выходах 20 37 и 38 формировател  2 сигналов. Триггер 72 также мен ет свое состо ние , поэтому устройство после записи информации в буферные регистры 10 и 11 и выборки шинных формирова- 25 телей 7 и 8 переходит в начальное состо ние.

При операции Запись байта выполн етс  чтение данных из блока 1 пам ти по описанному алгоритму дл  слу- 30 ча  формировани  блоком 9 обнаружени  и исправлени  ошибок флага одиночной ошибки KF. При этом в блоке 4 управлени  по сигналу, поступающему с входа 16, триггеры 38 и 69 запо- 35 минают состо ние сигналов на входах 17 и 18 устройства. При различных сигналах на входах 17 и 18 логические уровни на выходах элементов 104 и 98 блокируют сигнал записи,поступающий 40 с входа 19 устройства, иницииру  тем самым цикл чтени  с ошибкой.Только после выдачи блоком 9 исправленной информации на внутреннюю магистраль устройства она записываетс  и поддер- 45 живаетс  на магистрали только одним буферным регистром (в зависимости от состо ни  сигналов на входах 17 и 18). Записываемый байт в момент. записи исправленной информации пос- 50 тупает на внутреннюю магистраль устройства через один из тинных формирователей 7 или 8.

Во врем  работы процессора в формирователь 5 запросов регенерации (фиг.З) поступают импульсы синхросе- рии процессора с входа 15 устройства . Триггеры 56 и 57 служат в качестве делителей частоты, а счетчик 58 и

элемент И-НЕ 61 позвол ют каждые 12,8 мкс формировать запрос на регенерацию , поступающий на выход 40. Счетчики 59 и 60 и элемент И-НЕ 62 позвол ют осуществл ть перебор адресов строк блока 1 пам ти, поступающих с выхода 39 на вход мультиплексора 3. При непрерывных обращени х к устройству сигнал запуска регенерации с выхода 35 блока 6 управлени  регенерации поступает на формирователь 2 сигналов и мультиплексор 3 в случае обращени  типа Запись слова или Чтение без ошибки. Так, сигнал с выхода 40 формировател  5 запросов регенерации запоминаетс  триггером

44блока 6 управлени  регенерацией (фиг,2), Теперь, если сигнал блокировки сигналов RAS и CAS, формируемый на выходе 42 блока 4 управлени , снимаетс  раньше, чем кончаетс  сигнал CAS, сформированный формирователем 67, то задний фронт сигнала CAS (выход 38 формировател  2 сигналов) запускает формирователь 55. Импульс

с формировател  55, пройд  через элемент 47, образует сигнал неготовности на выходе 22 устройства и сигнал на регенерацию (выход 35 )„ С помощью элементов 51 - 54 формируетс  сигнал сброса триггера 44. Таким образом, регенераци  попадает на четвертый такт работы процессора и прерывани  его работы не требуетс . Элементы 43,

45и 48 служат дл  з-апуска формировател  55 при. отсутствии обращений к пам ти. Если в течение 12,0 мкс после по влени  запроса на регенерацию посто нно шли обращени  типа Запись байта или Чтение с ошибкой, то задний фронт сигнала с выхода 40 формировател  запросов регенерации 5 через элементы 50, 49, 46 блока 6 управлени  регенерацией запускает формирователь 55 на генерацию сигналов неготовности устройства (выход 22) и регенерации (выход 35) после окончани  очередного цикла обращени  к пам ти.

Блок 9 обнаружени  и исправлени  ошибок может быть выполнен на микросхеме К5533ВЖ1, мультиплексор 3 - на микросхеме К533КП2, шинные формирователи 7 и 8 - на микросхеме КР1810ВА86 магистральные буферные регистры 10 и 11 - на микросхеме КР580ИР82.

Использование изобретени  позвол ет увеличить быстродействие устройства ча счет уменьшени  потерь вре-

мени на регенерацию информации,сократить непроизводительные потери рабо- чего времени процессора не менее чем на 1,5 %.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с само- контролем, содержащее блок управлени , формирователь сигналов, первый и второй буферные регистры, блок обнаружени  и исправлени  ошибок, мультиплексор и блок пам ти, вход за писи которого соединен с первым выходом блока управлени , вход младших разр дов адреса, вход выборки старшего байта и выход начальной установки которого  вл ютс  одноименньми входами устройства, вход признака корректируемой ошибки блока управлени  соединен с одноименным выходом блока обнаружени  и исправлени  ошибок , выход признака некорректируемой ошибки которого  вл етс  одноименным выходом устройства, первый и второй входы задани  режима работы блока обнаружени  и исправлени  ошибок соединены с дев тым и дес тым выходами блока управлени , п тый выход которого соединен с входами задани  режима работы первого и второго буферных регистров, отличающеес  тем, что, с целью повышени  быстро- действи , в устройство введены формирователь запросов регенерации, блок управлени  регенерацией и элемент И, причем первый вход формировател  сигналов соединен с входами признака обращени  блока управлени  и блока управлени  регенерацией и  вл етс  одноименным входом устройства , второй вход формировател  сигналов соединен с входом блокировки блока управлени  регенерацией и одиннадцатым выходом блока управлени , третий и четвертый выходы которого соединены с входами выборки соответственно второго и первого буферных регистров, информационные входы-выходы которых соединены соответственно с входами-выходами младшего и старшего байтов блока пам ти, с входами-выходами информационных разр - дов блока обнаружени  и исправлени  ошибок и  вл ютс  информационными

   входами-выходами устройства, шестой и восьмой выходы блока управлени   вл ютс  соответственно первым и вторым выходами выборки устройства, седьмой выход блока управлени   вл етс  выходом задани  режима работы устройства, входы контрольных разр дов блока пам ти соединены с выходами контрольных разр дов блока обнаружени  и исправлени  ошибок, вхгд разрешени  передачи данных блока пам ти соединен с выходом элемента И, первый вход которого соединен с входом записи блока управлени , вход чтени  которого соединен с вторым входом элемента И и  вл етс  одноименным входом устройства, вход записи блока управлени   вл етс  одноименным входом устройства, второй выход блока управлени  соединен с входом чтени  блока пам ти, адресный вход которого соединен с выходом мультиплексора, информационные входы первой и второй групп которого  вл ютс  адресными входами устройства, информационные входы третьей группы мультиплексора соединены с адресными выходами формировател  запросов регенерации , выход запроса которого соединен с одноименным входом блока уп,- равлени  регенерацией, вход синхронизации которого соединен с входом синхронизации формировател  запросов регенерации и  вл етс  одноименным входом устройства, вход начальной установки формировател  запросов регенерации , соединен с одноименными входами блока управлени  и блока управлени  регенерацией, первый выход которого  вл етс  выходом неготовности устройства, третий вход формировател  сигналов соединен с вторым выходом блока управлени  регенерацией и первым управл ющим входом мультиплексора , второй управл ющий вход которого соединен с первым управл ющим выходом формировател  сигналов, второй управл ющий выход которого соединен с входом записи слова блока управлени , третий выход формировател  сигналов соединен с входом выборки строки блока пам ти, вход выборки столбца которого соединен с четвертым выходом формировател  сигналов, с входами (Задани  режима блока управлени  и блока.управлени  регенерацией.

   Фиг.З

   а

   х

   Е

   i

   ьглсь

   S0669 ;(

   +5Я

   Фиг. 6