JP5263386B2 - データ転送装置、データ送信装置、データ受信装置および制御方法 - Google Patents
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Description
本発明は、Nビット幅(Nは正の整数)の伝送路を介してデータを送信するデータ送信装置と、伝送路を介してデータ送信装置からデータを受信するデータ受信装置を有するデータ転送装置等に関するものである。
図10は、従来のシステム構成を示す図である。図10に示すように、このシステムは、システムボード10a,10bと、IOボード20a,20bと、クロスバ30と、システム管理装置40を有している。このうち、システムボード10a,10bは、CPU(Central Processing Unit)と、メモリと、他のLSI(Large Scale Integration)との間におけるデータ通信の制御等を行うシステム制御回路を有している。このシステムボード10a,10bは、クロスバ30に接続され、例えば、IOボード20a,20bとの間でデータ通信を実行する。
IOボード20a,20bは、他のLSIとの間におけるデータ通信の制御等を行うIO制御回路を有している。このIOボード20a,20bは、クロスバ30に接続され、例えば、システムボード10a,10bとの間でデータ通信を実行する。システムボード10a,10bと、IOボード20a,20bがデータ通信を実行する場合には、データを送信する側の装置と、データを受信する側の装置との間でクロックの位相を調整する(例えば、特許文献1参照)。以下の説明において、データを送信する側の装置を送信LSIと表記し、データを受信する装置を受信LSIと表記する。
システム管理装置40は、送信LSIおよび受信LSI(例えば、システム制御回路、IO制御回路)に接続されており、各制御回路の間で実施されるクロックの位相調整の実行タイミングを制御する処理や、各LSIで発生したエラーログの回収等を行う。
送信LSIと受信LSIは複数の幅を持って、LSI間で信号の高速伝送を行い、データのやり取りを実行する。図11は、送信LSIと受信LSIとの接続関係を示す図である。図11に示すように、送信LSI50と受信LSI60は、N(Nは正の整数)本の信号線により接続されている。すなわち、送信LSI50と受信LSI60は、Nビット幅の伝送路を介して、データ通信を実行する。受信LSI60は、データ転送の準備として位相調整を実行する場合には、送信LSI50から送信されるデータパターンとクロックとを受信することにより、位相調整を実行する。
図12は、従来の送信LSI50と受信LSI60の構成を示す図である。図12に示すように、送信LSI50は、縮退処理部51、送信データ処理部52、パタン生成部53、位相調整制御回路54、データ選択回路55−1〜55−N、PLL(PLL)56、ラッチ(フリップフロップ回路)57−1〜57−N、クロック出力回路58、データ出力回路59−1〜59−Nを有する。
また、受信LSI60は、クロック入力回路61、データ入力回路62−1〜62−N、ラッチ(フリップフロップ回路)63−1〜63−N、位相調整回路64−1〜64−N、位相調整制御回路65−1〜65−N、位相調整指示回路66、縮退処理部67、受信データ処理部68を有する。
以下において、送信LSI50の各構成の説明を行った後に、受信LSI60の各構成の説明を行う。縮退処理部51は、送信LSI50と受信LSI60とを結ぶ信号線の障害を検出し、障害の発生していない信号線の情報を使用ビット選択信号として、送信データ処理部52に出力する処理部である。
送信データ処理部52は、使用ビット選択信号を取得し、障害の発生していない信号線に対応して、送信データをデータ選択回路に送信する処理部である。各信号線1〜Nに障害が発生していない場合には、送信データ処理部52は、送信データ1〜Nを各データ選択回路55−1〜55−Nに送信する。例えば、信号線N−M(Mは、正の整数)に障害が発生している場合には、送信データ処理部52は、データ選択回路N−M以外のデータ選択回路に、該当する送信データを出力する。
パタン生成部53は、トレーニングパターンを生成し、生成したトレーニングパターンをデータ選択回路55−1〜55−Nに出力する処理部である。位相調整制御回路54は、システム管理装置40から、位相調整指示を受信した場合に、送信データ選択信号をデータ選択回路55−1〜55−Nに出力する処理部である。
データ選択回路55−j(jは1以上、N以下の正の整数;以下のjも同様)は、送信データおよびトレーニングパターンを取得し、送信データ選択信号の受信有無に基づいて、送信データまたはトレーニングパターンをラッチ57−jに出力する回路である。具体的に、データ選択回路55−jは、位相調整制御回路54から送信データ選択信号を取得している場合には、送信データをラッチ57−jに出力する。一方、送信データ選択信号を受信していない場合には、トレーニングパターンをラッチ57−jに出力する。
PLL56は、クロックを生成し、生成したクロックをラッチ57−1〜57〜N、クロック出力回路58に出力する装置である。ラッチ57−jは、クロックの立ち上がり、立ち下がりにあわせてデータ(送信データまたはトレーニングパターン)を取得し、取得したデータをデータ出力回路59−jに出力する回路である。
クロック出力回路58は、PLL56から取得したクロックを受信LSI60のクロック入力回路61に送信する回路である。データ出力回路59−jは、ラッチ57−jから取得したデータ(送信データまたはトレーニングパターン)を受信LSI60のデータ入力回路62−jに送信する回路である。
次に、受信LSI60の構成の説明に移行する。クロック入力回路61は、送信LSI50のクロック出力回路58からクロックを受信し、受信したクロックを位相調整回路64−1〜64−Nに出力する回路である。
データ入力回路62−jは、送信LSI50のデータ出力回路59−jからデータ(送信データまたはトレーニングパターン)を受信し、受信したデータをラッチ63−jに出力する回路である。
ラッチ63−jは、調整後のクロックを位相調整回路64−jから取得し、クロックの立ち上がり、立ち下がりにあわせて、データ入力回路62−jから取得したデータを位相調整制御回路65−j、受信データ処理部68に出力する回路である。
位相調整回路64−jは、位相調整制御回路65−jから取得するTAP値(位相の調整値)に基づいて、クロック入力回路61から取得するクロックの位相を調整し、調整後のクロックをラッチ63−jに出力する回路である。
図13は、位相調整回路64−jの構成の一例を示す図である。図13に示すように、この位相調整回路64−jは、バッファ回路64a、デコーダ64b、スイッチ64c、キャパシタ64dを有する。
デコーダ64dが、TAP値に応じてスイッチ64cをオン/オフすることで、バッファ回路64aを通過する経路(ディレイライン)の負荷容量を変化させる。これにより、ディレイラインの遅延量が制御され、クロック信号の位相が変化する。オンとなるスイッチが多いほど、負荷容量は大きくなり、遅延量も大きくなる。
位相調整制御回路65−jは、位相調整指示回路66から調整指示を取得した場合に、ラッチ63−jからトレーニングパターンを取得し、取得したトレーニングパターンに基づいて、TAP値を判定する回路である。図14は、位相調整制御回路の構成の一例を示す図である。図14に示すように、この位相調整制御回路65−jは、期待値生成部65a、データ比較部65b、制御部65cを有する。期待値生成部65aは、トレーニングパターンを生成し、生成したトレーニングパターンを所定のクロックタイミングでデータ比較部65bに出力する処理部である。
データ比較部65bは、ラッチ63−jから取得するトレーニングパターンと、期待値生成部65aから取得するトレーニングパターンとを順次比較し、比較結果を制御部65cに順次出力する処理部である。以下の説明において、ラッチ63−jから取得するトレーニングパターンを第1トレーニングパターンと表記し、期待値生成部65aから取得するトレーニングパターンを第2トレーニングパターンと表記する。
制御部65cは、データ比較部65bから比較結果を取得し、比較結果に基づいてTAP値の値を判定し、判定したTAP値を位相調整回路64−jに出力する処理部である。例えば、第1トレーニングパターンと第2トレーニングパターンが一致していない場合には、制御部65cは、前回出力したTAP値に所定値を加えたTAP値を位相調整回路64−jに出力する。第1トレーニングパターンと第2トレーニングパターンが一致している場合には、制御部65cは、前回のTAP値をから所定値を減算したTAP値を位相調整回路64−jに出力する。
図12の説明に戻ると、位相調整指示回路66は、システム管理装置40から、位相調整指示を受信した場合に、調整指示を位相調整制御回路65−1〜65−Nに出力する回路である。
縮退処理部67は、送信LSI50と受信LSI60とを結ぶ信号線の障害を検出し、障害の発生していない信号線の情報を使用ビット選択信号として、受信データ処理部68に出力する処理部である。受信データ処理部68は、使用ビット選択信号を取得し、障害の発生していない信号線から送信されるデータを受信し、各種の処理を実行する処理部である。
続いて、受信LSI60の位相調整について説明する。図15は、従来の位相調整を説明するための図である。図15において、FF入力データ1−Aは、データ入力回路62−jからラッチ63−jに出力されるトレーニングパターンである。クロック1−Bは、位相調整前に、位相調整回路64−jからラッチ63−jに出力されるクロックである。
FF出力データ1−Cは、位相調整前に、ラッチ63−jから位相調整制御回路65−1に出力されるトレーニングパターンである。期待される受信データ1−Dは、期待値生成部65aからデータ比較部65bに出力されるトレーニングパターンである。比較結果1−Eは、位相調整前に、データ比較部65bから制御部65cに出力されるデータである。
クロック2−Bは、位相調整後に、位相調整回路64−jからラッチ63−jに出力されるクロックである。FF出力データ2−Cは、位相調整後に、ラッチ63−jから位相調整制御回路65−1に出力されるトレーニングパターンである。比較結果2−Eは、位相調整後に、データ比較部65bから制御部65cに出力されるデータである。
図15に示すように、位相調整前では、クロック1−Bの立ち上がり、立ち下がりのタイミングが、FF入力データ1−Aのデータ波形の中心からずれている。従って、FF出力データ1−Cと、期待される受信データ1−Dがずれてしまい、比較結果が全てNGとなる。
一方、受信LSI60が、クロックの位相を調整することで、クロック2−Bの立ち上がり、立ち下がりのタイミングが、FF入力データ1−Aのデータ波形の中心に調整される。従って、FF出力データ2−Cと、期待される受信データ2−Dが各タイミングで一致し、比較結果が全てOKとなる。これにより、データ転送の準備が終了し、受信LSI60は、送信LSI50からデータを正常に受信することができる。
なお、上述したように、受信LSI60がクロックの位相調整を行った場合でも、温度変化、電圧の変化等による環境変化によりクロックの位相が変化し、クロックの位相が最適ではないものとなる。図16は、環境変化によるクロックの位相変化を示す図である。
図16の上段に示すように、位相調整直後では、クロックの立ち上がり、立ち下がりのタイミングが、FF入力データのデータ波形の中心に調整されている。しかし、図16の中段に示すように、一定時間経過すると、環境変化により、クロックの立ち上がり、立ち下がりのタイミングが、FF入力データのデータ波形の中心からずれてしまう。
クロックの立ち上がり、立ち下がりのタイミングが、FF入力データのデータ波形の中心からずれると、受信LSI60は、データを適切に受信することができないので、データ転送が開始された後にも、定期的に、クロックの位相を調整することが望ましい。従って、従来の送信LSI50、受信LSI60は、データ転送が開始された場合でも、所定時間毎にクロックの位相の再調整を実行している。
図16の下段に示すように、クロックの位相の再調整を実行することで、クロックの立ち上がり、立ち下がりのタイミングが、FF入力データのデータ波形の中心に調整される。送信LSI50、受信LSI60が、クロックの位相の再調整を実行する場合には、データ転送を一旦中断して、位相の再調整を実行する。
しかしながら、上述した従来の技術では、所定の時間毎にデータ転送を中断し、クロックの位相調整を実行しているため、一時的にデータ転送が滞ってしまい、データ転送率が低下してしまうという問題があった。
データ転送率が低下すると、送信LSI50、受信LSI60を有するシステム全体の性能低下を招くこととなるので、データ転送を滞らせること無く、クロックの位相を最適に保つことが重要な課題となっている。
開示の技術は、上記に鑑みてなされたものであって、データ転送を滞らせること無く、クロックの位相を最適に保つことが出来るデータ転送装置、データ送信装置、データ受信装置および制御方法を提供することを目的とする。
このデータ転送装置は、Nビット幅(Nは正の整数)の伝送路を介してデータを送信するデータ送信装置と、前記伝送路を介して前記データを受信するデータ受信装置を有するデータ転送装置において、前記データ送信装置は、クロックを出力するクロック出力部と、Xビット幅(Xは、N>Xを満たす正の整数)の転送データを生成する転送データ生成部と、前記Nビット幅の伝送路が有するN本の伝送線のうち、(N−X)本の伝送線間の位相を調整する(N−X)ビット幅の位相調整データを生成する位相調整データ生成部と、前記クロックの出力に応じて、前記Xビット幅の転送データと前記(N−X)ビット幅の位相調整データを、Nビット幅のデータとして出力するデータ出力部を有し、前記データ受信装置は、前記データ受信装置における位相調整を制御する位相調整指示部と、前記クロックを入力して受信クロックを出力するクロック入力部と、前記Nビット幅のデータを入力するデータ入力部と、前記データ入力部が入力する前記Nビット幅のデータのうち、前記Xビット幅の転送データを保持する転送データ保持部と、前記データ入力部が入力する前記Nビット幅のデータのうち、前記(N−X)ビット幅の位相調整データを、位相調整後クロックを用いて保持する位相調整データ保持部と、前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力する位相設定部と、前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力する位相調整部を有することを要件とする。
データ転送を滞らせること無く、クロックの位相を最適に保つことが出来る。
10a,10b システムボード
20a,20b IOボード
30 クロスバ
40,300 システム管理装置
50,100,400,600a,600b,600c 送信LSI
60,200,500,700 受信LSI
51,67,401,501 縮退処理部
52,101 送信データ処理部
53,102 パタン生成部
54,105 位相調整制御回路
55−j,106−j データ選択回路
56,107 PLL
57−j、63−j,108−j,203−j ラッチ
58,109 クロック出力回路
59−j,110−j データ出力回路
61,201 クロック入力回路
62−j,202−j データ入力回路
64−j,204−j 位相調整回路
64a バッファ回路
64b デコーダ
64c スイッチ
64d キャパシタ
65−j、205−j 位相調整制御回路
65a 期待値生成部
65b データ比較部
65c 制御部
66 位相調整指示回路
67 縮退処理部
68 受信データ処理部
101a バッファ
103 使用率監視部
104 再調整タイミング制御部
105a 使用ビット制御部
105b データパタン制御部
206 位相調整指示回路
207 受信データ処理部
701 クロックSW
702−j 信号線SW
20a,20b IOボード
30 クロスバ
40,300 システム管理装置
50,100,400,600a,600b,600c 送信LSI
60,200,500,700 受信LSI
51,67,401,501 縮退処理部
52,101 送信データ処理部
53,102 パタン生成部
54,105 位相調整制御回路
55−j,106−j データ選択回路
56,107 PLL
57−j、63−j,108−j,203−j ラッチ
58,109 クロック出力回路
59−j,110−j データ出力回路
61,201 クロック入力回路
62−j,202−j データ入力回路
64−j,204−j 位相調整回路
64a バッファ回路
64b デコーダ
64c スイッチ
64d キャパシタ
65−j、205−j 位相調整制御回路
65a 期待値生成部
65b データ比較部
65c 制御部
66 位相調整指示回路
67 縮退処理部
68 受信データ処理部
101a バッファ
103 使用率監視部
104 再調整タイミング制御部
105a 使用ビット制御部
105b データパタン制御部
206 位相調整指示回路
207 受信データ処理部
701 クロックSW
702−j 信号線SW
以下に、本願の開示するデータ転送装置、データ送信装置、データ受信装置および制御方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
まず、本実施例にかかる送信LSIと受信LSIの概要について説明する。図1は、本実施例にかかる送信LSIと受信LSIの概要を説明するための図である。図1に示すように、本実施例にかかる送信LSI100と受信LSI200は、N(Nは正の整数)本の信号線により接続されている。
データ転送中に、位相調整を実行する場合には、送信LSI100および受信LSI200は、N本の信号線の一部を一時的に位相調整に使用し、残りの信号線をデータ転送に使用する。例えば、図1に示すように、送信LSI100および受信LSI200は、N/2本の信号線を用いて、データ転送を継続し、残りのN/2本の信号線を用いて、位相調整を実行する。このように、一部の信号線を用いて、クロックの位相調整を実行することで、データ転送を滞らせること無く、クロックの位相を最適に保つことができる。
次に、本実施例にかかる送信LSI100と受信LSI200の構成について説明する。図2は、本実施例にかかる送信LSI100と受信LSI200の構成の一例を示す図である。図2に示すように、送信LSI100および受信LSI200は、システム管理装置300に接続されている。
送信LSI100は、送信データ処理部101、パタン生成部102、使用率監視部103、再調整タイミング制御部104、位相調整制御回路105、データ選択回路106−1〜106−N、PLL107、ラッチ(フリップフロップ回路)108−1〜108−N、クロック出力回路109、データ出力回路110−1〜110−Nを有する。
また、受信LSI200は、クロック入力回路201、データ入力回路202−1〜202−N、ラッチ(フリップフロップ回路)203−1〜203−N、位相調整回路204−1〜204−N、位相調整制御回路205−1〜205−N、位相調整指示回路206、受信データ処理部207を有する。
以下において、送信LSI100の各構成の説明を行った後に、受信LSI200の各構成の説明を行う。送信データ処理部101は、送信データを保持するバッファ101aを有し、バッファ101aに格納された送信データをデータ選択回路106に出力する処理部である。
また、送信データ処理部101は、位相調整時に、位相調整制御回路105から使用ビット選択信号を取得する。この使用ビット選択信号は、送信データのデータ幅を識別する情報である。送信データ処理部101は、使用ビット選択信号に基づいて、送信データを出力するデータ選択回路を判定し、判定したデータ選択回路に送信データを出力する。
パタン生成部102は、トレーニングパターンを生成し、生成したトレーニングパターンをデータ選択回路106−1〜106−Nに出力する処理部である。
使用率監視部103は、バッファ101aのバッファ使用率を監視する処理部である。例えば、使用率監視部103は、バッファ101aの最大記憶容量と、バッファ101aのリードポイントとライトポイントに挟まれたデータ量とを基にして、バッファ使用率を算出する。使用率管理部103は、定期的にバッファ使用率を算出し、算出したバッファ使用率を再調整タイミング制御部104に出力する。
再調整タイミング制御部104は、最後に位相調整を実行してからの時間と、バッファ使用率を基にして、再度位相調整を実行するタイミングと、位相調整に用いる信号線の本数を判定する処理部である。再調整タイミング制御部104は、再度位相調整を実行するタイミングと、位相調整に用いる信号線の本数をシステム管理装置300に出力する。
図3は、再調整のタイミングを説明するための図である。図3に示すように、送信LSI100、受信LSI200は、前回の位相調整が終了してから最大の位相調整周期Xの間に次の位相調整を行い、伝送エラーを発生させないようにする必要がある。再調整タイミング制御部104は、最小の通常運用時間Y(Y<X)を設定し、最小の通常運用時間Y経過後、X経過するまでの間に、全信号線の位相再調整を行うタイミングを判定する。なお、最小の通常運用時間とは、前回の位相調整が終了した後に、位相調整を行うことなく、データ転送を実行する最低限の運用時間を示す。
ここで、位相再調整の各タイミングについて説明する。まず、前回の位相調整が行われてからの時間を計時し、最小の通常運用時間Yを経過した時点で、バッファ使用率が0%の場合について説明する(例えば、図3のBに対応)。この場合、データ転送を停止しても性能低下は起きないので、再調整タイミング制御部104は、全ての信号線で位相調整を行うと判定し、判定結果をシステム管理装置300に出力する。
前回の位相調整が行われてからの時間を計時し、最小の通常運用時間Yを経過してから、次の運用時間となるまでの時間が、最大の位相調整時間Zとなった場合に、バッファ使用率が100%の場合について説明する(図3のAに対応)。ここで、最大の位相調整時間とは、位相調整が完了するまでの最大時間を示す。この場合、再調整タイミング制御部104は、全ての信号線で位相調整を行うと判定し、判定結果をシステム管理装置300に出力する。
前回の位相調整が行われてからの時間を計時し、最小の通常運用時間Yを経過してから、次の運用時間となるまでの間に、バッファ使用率が100%を下回った場合について説明する(図3のCに対応)。この場合、再調整タイミング制御部104は、N/2本の信号線で位相調整を行うと判定し、判定結果をシステム管理装置300に出力する。
位相調整制御回路105は、位相調整を制御する回路であり、使用ビット制御部105aとデータパタン制御部105bを有する。使用ビット制御部105aは、システム管理装置300から、位相再調整を行う信号線の本数と位相再調整を行うタイミングの情報を取得した場合に、位相再調整を行う信号線の本数に基づいて、使用ビット選択信号を送信データ処理部101に出力する。
例えば、N/2本の信号線で位相調整を行う場合には、使用ビット制御部105aは、はじめに、データ幅「1〜N/2」を通知する使用ビット選択信号を送信データ処理部101に出力する。かかる使用ビット選択信号を取得した送信データ処理部101は、データ1〜Nをデータ選択回路106−1〜106−N/2に出力する。
そして、所定時間経過後、使用ビット制御部105aは、データ幅「N/2+1〜N」を通知する使用ビット選択信号を送信データ処理部101に出力する。かかる使用ビット選択信号を取得した送信データ処理部101は、データ1〜Nをデータ選択回路106−N/2+1〜106−Nに出力する。
なお、全ての信号線で位相調整を行う場合には、使用ビット制御部105aは、データ幅「1〜N」を通知する使用ビット選択信号を送信データ処理部101に出力する。かかる使用ビット選択信号を取得した送信データ処理部101は、データ1〜Nをデータ選択回路106−1〜106−Nに出力する。
データパタン制御部105bは、システム管理装置300から、位相再調整を行う信号線の本数と位相再調整を行うタイミングの情報を取得した場合に、位相再調整を行う信号線の本数に基づいて、使用ビット選択信号を送信データ処理部101に出力する。
例えば、N/2本の信号線で位相調整を行う場合には、データパタン制御部105bは、はじめに、送信データ選択信号をデータ選択回路106−1〜106+N/2に出力する。そして、所定時間経過後、データパタン制御部105bは、送信データ選択信号をデータ選択回路106−N/2+1〜106−Nに出力する。なお、全ての信号線で位相調整を行う場合には、データパタン制御部105bは、送信データ選択信号の出力を停止する。
データ選択回路106−j(jは1以上、N以下の正の整数;以下のjも同様)は、送信データおよびトレーニングパターンを取得し、送信データ選択信号の受信有無に基づいて、送信データまたはトレーニングパターンをラッチ108−jに出力する回路である。具体的に、データ選択回路106−jは、データパタン制御部105bから送信データ選択信号を取得している場合には、送信データをラッチ108−jに出力する。一方、送信データ選択信号を受信していない場合には、トレーニングパターンをラッチ108−jに出力する。
PLL107は、クロックを生成し、生成したクロックをラッチ108−1〜108−N、クロック出力回路109に出力する装置である。ラッチ108−jは、クロックの立ち上がり、立ち下がりにあわせてデータ(送信データまたはトレーニングパターン)を取得し、取得したデータをデータ出力回路110−jに出力する回路である。
クロック出力回路109は、PLL107から取得したクロックを受信LSI200のクロック入力回路201に送信する回路である。データ出力回路110−jは、ラッチ108−jから取得したデータ(送信データまたはトレーニングパターン)を受信LSI200のデータ入力回路202−jに送信する回路である。
次に、受信LSI200の構成の説明に移行する。クロック入力回路201は、送信LSI100のクロック出力回路109からクロックを受信し、受信したクロックを位相調整回路204−1〜204−Nに出力する回路である。
データ入力回路202−jは、送信LSI100のデータ出力回路110−jからデータ(送信データまたはトレーニングパターン)を受信し、受信したデータをラッチ203−jに出力する回路である。
ラッチ203−jは、調整後のクロックを位相調整回路204−jから取得し、クロックの立ち上がり、立ち下がりにあわせて、データ入力回路202−jから取得したデータを位相調整制御回路205−j、受信データ処理部207に出力する回路である。
位相調整回路204−jは、位相調整制御回路205−jから取得するTAP値(位相の調整値)に基づいて、クロック入力回路201から取得するクロックの位相を調整し、調整後のクロックをラッチ203−jに出力する回路である。なお、位相調整回路204−jの構成は、図13に示した位相調整回路64−jと同様である。
位相調整制御回路205−jは、位相調整指示回路206から調整指示を取得した場合に、ラッチ203−jからトレーニングパターンを取得し、取得したトレーニングパターンに基づいて、TAP値を判定する回路である。位相調整制御回路205−jの構成は、図14に示した位相調整制御回路65−jと同様である。
位相調整指示部206は、システム管理装置300から位相再調整を行う信号線の本数と、位相再調整を行うタイミングを受信した場合に、位相再調整を行う信号線の本数に応じて調整指示を位相調整制御回路205−1〜205−Nに出力する処理部である。
例えば、N/2本の信号線で位相調整を行う場合には、はじめに、位相調整指示回路206は、調整指示を位相調整制御回路205−N/2+1〜205−Nに出力する。そして、所定時間経過後、位相調整指示回路206は、調整指示を位相調整制御回路205−1〜205−N/2に出力する。なお、全ての信号線で位相調整を行う場合には、位相調整指示回路206は、調整指示を位相調整制御回路205−1〜205−jに出力する。
また、位相調整指示回路206は、位相再調整を行う信号線の本数に基づいて、使用ビット選択信号を受信データ処理部207に出力する。例えば、N/2本の信号線で位相調整を行う場合には、データ幅「1〜N/2」を通知する使用ビット選択信号を受信データ処理部207に出力する。そして、所定時間経過後、位相調整指示回路206は、データ幅「N/2+1〜N」を通知する使用ビット選択信号を受信データ処理部207に出力する。
受信データ処理部207は、使用ビット選択信号に基づいて、受信データを取得する処理部である。例えば、使用ビット選択信号に含まれるデータ幅が「1〜N/2」の場合には、ラッチ203−1〜203−N/2から受信データを取得する。使用ビット選択信号に含まれるデータ幅が「N/2+1〜N」の場合には、ラッチ203−N/2+1〜203−Nから受信データを取得する。
システム管理装置300は、送信LSI100の再調整タイミング制御部104から位相再調整時の信号線の本数と、位相再調整のタイミングを取得した場合に、取得した信号線の本数と位相再調整のタイミングを送信LSI100、受信LSI200にブロードキャストする装置である。
次に、本実施例にかかる送信LSI100の処理手順と、受信LSI200の処理手順について説明する。図4は、送信LSI100の処理手順を示すフローチャートである。図4に示すように、送信LSI100において、クロック出力回路109が受信LSI200にクロックの送信を開始し(ステップS101)、使用率監視部103がバッファ使用率を算出する(ステップS102)。
再調整タイミング制御部104は、バッファ使用率を基にして位相再調整に用いる信号線の本数、位相再調整のタイミングを判定し(ステップS103)、判定結果をシステム管理装置300に送信する(ステップS104)。
位相調整制御回路105が、システム管理装置300から位相再調整に用いる信号線の本数、位相再調整のタイミングを受信し(ステップS105)、信号線の本数はN本か否かを判定する(ステップS106)。
位相再調整に用いる信号線の本数がN本の場合には(ステップS107,Yes)、送信LSI100はデータ転送を中断し(ステップS108)、全ての信号線からトレーニングパターンを送信する(ステップS109)。
一方、位相再調整に用いる信号線の本数がN本未満の場合には(ステップS107,No)、送信LSI100は、Xビット幅の送信データを受信LSI200に送信し(ステップS110)、N本の信号線のうち、(N−X)本の信号線にトレーニングパターンを送信する(ステップS111)。
そして、送信LSI100は、(N−X)本の信号線の位相再調整が終了した場合に、(N−X)ビット幅の送信データを受信LSIに送信し(ステップS112)、残りのX本の信号線にトレーニングパターンを送信する(ステップS113)。
図5は、受信LSI200の処理手順を示すフローチャートである。図5に示すように、受信LSI200において、クロック入力回路201がクロックの受信を開始し、位相調整回路が前回の位相調整にて設定されたTAP値を用いて、クロックの位相を調整し(ステップS201)、受信データ処理部207がNビット幅の送信データを受信する(ステップS202)。
位相調整指示回路206が、システム管理装置300から位相再調整に用いる信号線の本数、位相再調整のタイミングを受信し(ステップS203)、位相再調整に用いる信号線がN本であるか否かを判定する(ステップS204)。
位相再調整に用いる信号線の本数がN本の場合には(ステップS205,Yes)、受信LSI200はデータ転送を中断し(ステップS206)、全ての信号線からトレーニングパターンを受信し(ステップS207)、クロックの位相を再調整する(ステップS208)。
一方、位相再調整に用いる信号線がN本未満の場合には(ステップS205,No)、受信LSI200はXビット幅の送信データを受信し(ステップS209)、N本の信号線のうち、(N−X)本の信号線からトレーニングパターンを受信し(ステップS210)、(N−X)本の信号線に対応したクロックの位相を再調整する(ステップS211)。
そして、受信LSI200は、(N−X)本の信号線の位相調整が終了した場合に、(N−X)ビット幅の送信データを受信し(ステップS212)、X本の信号線からトレーニングパターンを送信し(ステップS213)、X本の信号線に対応したクロックの位相を再調整する(ステップS214)。
図4および図5に示したように、送信LSI100および受信LSI200は、位相を再度調整する場合に、一部の信号線を用いてクロックの位相調整を実行するので、データ転送を滞らせること無く、クロックの位相を最適に保つことが出来る。
次に、通常運用時および位相調整時の各種信号(使用ビット選択信号、送信データ選択信号)、データ線1〜Nの状態について説明する。図6は、従来技術における通常運用時および位相調整時の各種信号、データ線1〜Nの状態を示す図である。
図6に示すように、従来の送信LSI50は、通常運用時において、使用ビット選択信号は、データ1〜N(送信データがNビット幅)となる。送信データ選択信号がデータ選択回路55−1〜55−Nに送信される。
また、信号線1〜N/2には、データ1〜N/2が送信され、信号線N/2+1〜Nには、データN/2+1〜Nが送信される。位相再調整時には、送信データ選択信号が、データ1〜Nに送信されず、信号線1〜Nには、トレーニングパターンが送信される。
図7は、本実施例における通常運用時および位相調整時の各種信号、データ線1〜Nの状態を示す図である。図7に示すように、本実施例における送信LSI100は、通常運用時において、使用ビット選択信号は、データ1〜N(送信データがNビット幅)となる。
また、送信データ選択信号がデータ選択回路106−1〜106−Nに送信される。また、信号線1〜N/2には、データ1〜N/2が送信され、信号線N/2+1〜Nには、データN/2+1〜Nが送信される。
位相再調整1を実行する場合には、使用ビット選択信号は、データN/2+1〜Nとなり、送信データ選択信号が、データ選択回路106−N/2+1〜106−Nに送信される。そして、信号線1〜N/2には、トレーニングパターンが送信され、信号線N/2+1〜Nには、データ1〜Nが送信される。
位相再調整2を実行する場合には、使用ビット選択信号は、データ1〜N/2となり、送信データ選択信号が、データ選択回路106−1〜106−N/2に送信される。そして、信号線N/2+1〜Nには、トレーニングパターンが送信され、信号線1〜N/2には、データ1〜Nが送信される。
上述してきたように、本実施例にかかる送信LSI100および受信LSI200は、データ転送中に、位相調整を実行する場合に、N本の信号線の一部を一時的に位相調整に使用し、残りの信号線をデータ転送に使用するので、データ転送を滞らせること無く、クロックの位相を最適に保つことができる。
ところで、図2に示した、送信LSI100、受信LSI200は、図12に示した送信LSI50、受信LSI60と同様にして、縮退処理部を設けることにより、信号線に障害が発生した場合に、縮退処理を実行しても良い。
図8は、その他の送信LSI400、受信LSI500の構成を示す図である。図8に示すように、送信LSI400は、送信LSI100の各機能部に加えて、縮退処理部401と、OR回路402を有している。
縮退処理部401は、信号線1〜Nを監視し、障害の発生していない信号線に対応した使用ビット選択信号をOR回路402に出力する。OR回路402は、縮退処理部401から取得する使用ビット選択信号と、使用ビット制御部105aから取得する使用ビット選択信号とを基にして、障害の発生していない信号線のうち、送信データを送信する信号線に対応した使用ビット選択信号を送信データ処理部101に出力する。
縮退処理部501は、信号線1〜Nを監視し、障害の発生していない信号線に対応した使用ビット信号をOR回路502に出力する。OR回路502は、縮退処理部501から取得する使用ビット選択信号と、位相調整指示回路206から取得する使用ビット選択信号とを基にして、障害の発生していない信号線のうち、送信データを受信する信号線に対応した使用ビット選択信号を受信データ処理部207に出力する。
また、本実施例では一例として、1つの送信LSIと一つの受信LSIとの間でクロックの位相を再調整する場合について説明したがこれに限定されるものではない。例えば、複数の送信LSIと一つの受信LSIとを接続し、受信LSIがデータ受信先を信号線毎に切り替えても良い。
図9は、複数の送信LSIと受信LSIとを有するシステムの構成を示す図(一例)である。図9に示すように、複数の送信LSI600a〜600cが、受信LSI700に接続されている。送信LSI600a〜600cの構成は、図2に示した送信LSI100と同様である。
受信LSI700は、クロックSW701と、信号線SW702−1〜702−Nを有している。その他の構成は、図2に示した受信LSI200と同様である。クロックSW701は、送信LSI600a〜600cから送信されるクロックの内、いずれかのクロックを選択し、選択したクロックを、クロック入力回路201に出力する装置である。
信号線SW702−jは、クロックSW701にあわせて、送信LSI600a〜600cに接続された信号線からのデータを選択し、選択したデータをデータ入力回路202−jに出力する装置である。例えば、クロックSW701が、送信LSI600aのクロックを選択している場合には、送信LSI600aのデータを選択し、データ入力回路202−jに出力する。
ところで、本実施例において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部あるいは一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
Claims (10)
- Nビット幅(Nは正の整数)の伝送路を介してデータを送信するデータ送信装置と、前記伝送路を介して前記データを受信するデータ受信装置を有するデータ転送装置において、
前記データ送信装置は、
クロックを出力するクロック出力部と、
Xビット幅(Xは、N>Xを満たす正の整数)の転送データを生成する転送データ生成部と、
前記Nビット幅の伝送路が有するN本の伝送線のうち、(N−X)本の伝送線間の位相を調整する(N−X)ビット幅の位相調整データを生成する位相調整データ生成部と、
前記クロックの出力に応じて、前記Xビット幅の転送データと前記(N−X)ビット幅の位相調整データを、Nビット幅のデータとして出力するデータ出力部を有し、
前記データ受信装置は、
前記データ受信装置における位相調整を制御する位相調整指示部と、
前記クロックを入力して受信クロックを出力するクロック入力部と、
前記Nビット幅のデータを入力するデータ入力部と、
前記データ入力部が入力する前記Nビット幅のデータのうち、前記Xビット幅の転送データを保持する転送データ保持部と、
前記データ入力部が入力する前記Nビット幅のデータのうち、前記(N−X)ビット幅の位相調整データを、位相調整後クロックを用いて保持する位相調整データ保持部と、
前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力する位相設定部と、
前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力する位相調整部を有することを特徴とするデータ転送装置。 - 前記データ送信装置はさらに、
転送データ生成部が生成する前記転送データを格納するバッファ部と、
前記バッファ部が有するエントリ数に対する前記転送データが格納されるエントリ数の割合であるバッファ使用率を監視する使用率監視部と、
前記データ出力部が出力する前記Xビット幅の転送データと前記(N−X)ビット幅の位相調整データのビット幅の割合を、前記バッファ使用率に基づいて変化させる使用ビット制御部を有することを特徴とする請求項1記載のデータ転送装置。 - 前記データ送信装置はさらに、
前記データ出力部が前記転送データを出力する転送期間の最小期間である最小データ転送期間と、前記データ出力部が前記位相調整データを出力する最大間隔である最大位相調整期間を計時する計時部を有し、
前記データ出力部は、前記最小データ転送期間と前記最大位相調整期間に基づいて、前記位相調整データを出力することを特徴とする請求項1又は2記載のデータ転送装置。 - 前記データ転送装置はさらに、
前記位相調整指示部に対して前記位相調整を指示するシステム制御装置を有することを特徴とする請求項1〜3のいずれか1項に記載のデータ転送装置。 - データを受信するデータ受信装置に接続されるとともに、Nビット幅(Nは正の整数)の伝送路を介して前記データを送信するデータ送信装置において、
クロックを出力するクロック出力部と、
Xビット幅(Xは、N>Xを満たす正の整数)の転送データを生成する転送データ生成部と、
前記Nビット幅の伝送路が有するN本の伝送線のうち、(N−X)本の伝送線間の位相を調整する(N−X)ビット幅の位相調整データを生成する位相調整データ生成部と、
前記クロックの出力に応じて、前記Xビット幅の転送データと前記(N−X)ビット幅の位相調整データを、Nビット幅のデータとして出力するデータ出力部をを有することを特徴とするデータ送信装置。 - 前記データ送信装置はさらに、
転送データ生成部が生成する前記転送データを格納するバッファ部と、
前記バッファ部が有するエントリ数に対する前記転送データが格納されるエントリ数の割合であるバッファ使用率を監視する使用率監視部と、
前記データ出力部が出力する前記Xビット幅の転送データと前記(N−X)ビット幅の位相調整データのビット幅の割合を、前記バッファ使用率に基づいて変化させる使用ビット制御部を有することを特徴とする請求項5記載のデータ送信装置。 - 前記データ送信装置はさらに、
前記データ出力部が前記転送データを出力する転送期間の最小期間である最小データ転送期間と、前記データ出力部が前記位相調整データを出力する最大間隔である最大位相調整期間を計時する計時部を有し、
前記データ出力部は、前記最小データ転送期間と前記最大位相調整期間に基づいて、前記位相調整データを出力することを特徴とする請求項5又は6記載のデータ送信装置。 - Nビット幅(Nは正の整数)の伝送路を介して、データ送信装置が送信するデータを受信するデータ受信装置において、
位相調整を制御する位相調整指示部と、
前記データ送信装置が出力するクロックを入力して受信クロックを出力するクロック入力部と、
前記データ送信装置が出力する前記Nビット幅のデータを入力するデータ入力部と、
前記データ入力部が入力する前記Nビット幅のデータのうち、前記Xビット幅の転送データを保持する転送データ保持部と、
前記データ入力部が入力する前記Nビット幅のデータのうち、前記(N−X)ビット幅の位相調整データを、位相調整後クロックを用いて保持する位相調整データ保持部と、
前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力する位相設定部と、
前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力する位相調整部を有することを特徴とするデータ受信装置。 - 前記データ受信装置は、
前記位相調整指示部に対して前記位相調整を指示するシステム制御装置に接続されることを特徴とする請求項8記載のデータ受信装置。 - Nビット幅(Nは正の整数)の伝送路を介してデータを送信するデータ送信装置と、前記伝送路を介して前記データを受信するデータ受信装置を有するデータ転送装置の制御方法において、
前記データ送信装置が有するクロック出力部が、クロックを出力するステップと、
前記データ送信装置が有する転送データ生成部が、Xビット幅(Xは、N>Xを満たす正の整数)の転送データを生成するステップと、
前記データ送信装置が有する位相調整データ生成部が、前記Nビット幅の伝送路が有するN本の伝送線のうち、(N−X)本の伝送線間の位相を調整する(N−X)ビット幅の位相調整データを生成するステップと、
前記データ送信装置が有するデータ出力部が、前記クロックの出力に応じて、前記Xビット幅の転送データと前記(N−X)ビット幅の位相調整データを、Nビット幅のデータとして出力するステップと、
前記データ受信装置が有する位相調整指示部が、前記データ受信装置における位相調整を制御するステップと、
前記データ受信装置が有するクロック入力部が、前記クロックを入力して受信クロックを出力するステップと、
前記データ受信装置が有するデータ入力部が、前記Nビット幅のデータを入力するステップと、
前記データ受信装置が有する転送データ保持部が、前記データ入力部が入力する前記Nビット幅のデータのうち、前記Xビット幅の転送データを保持するステップと、
前記データ受信装置が有する位相調整データ保持部が、前記データ入力部が入力する前記Nビット幅のデータのうち、前記(N−X)ビット幅の位相調整データを、位相調整後クロックを用いて保持するステップと、
前記データ受信装置が有する位相設定部が、前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力するステップと、
前記データ受信装置が有する位相調整部が、前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力するステップを有することを特徴とするデータ転送装置の制御方法。
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