WO2010100730A1 - データ転送装置、データ送信装置、データ受信装置および制御方法 - Google Patents

データ転送装置、データ送信装置、データ受信装置および制御方法 Download PDF

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WO2010100730A1
WO2010100730A1 PCT/JP2009/054082 JP2009054082W WO2010100730A1 WO 2010100730 A1 WO2010100730 A1 WO 2010100730A1 JP 2009054082 W JP2009054082 W JP 2009054082W WO 2010100730 A1 WO2010100730 A1 WO 2010100730A1
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data
phase adjustment
unit
phase
bit width
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PCT/JP2009/054082
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慎太郎 糸澤
浩志 中山
淳次 市宮
伊藤　大介
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富士通株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

Definitions

  • the present invention relates to a data transmission device having a data transmission device that transmits data via a transmission line having an N-bit width (N is a positive integer), and a data reception device that receives data from the data transmission device via the transmission line. Etc.
  • FIG. 10 is a diagram showing a conventional system configuration. As shown in FIG. 10, this system includes system boards 10 a and 10 b, IO boards 20 a and 20 b, a crossbar 30, and a system management device 40. Among these, the system boards 10a and 10b have a system control circuit that controls data communication between a CPU (Central Processing Unit), a memory, and another LSI (Large Scale Integration). The system boards 10a and 10b are connected to the crossbar 30 and execute data communication with the IO boards 20a and 20b, for example.
  • CPU Central Processing Unit
  • memory main memory
  • LSI Large Scale Integration
  • the IO boards 20a and 20b have IO control circuits that control data communication with other LSIs.
  • the IO boards 20a and 20b are connected to the crossbar 30 and execute data communication with the system boards 10a and 10b, for example.
  • the clock phase is adjusted between the device that transmits data and the device that receives data (for example, , See Patent Document 1).
  • a device that transmits data is referred to as a transmission LSI
  • a device that receives data is referred to as a reception LSI.
  • the system management device 40 is connected to a transmission LSI and a reception LSI (for example, a system control circuit, an IO control circuit), and controls the execution timing of clock phase adjustment performed between the control circuits, Collect error logs generated in each LSI.
  • a transmission LSI and a reception LSI for example, a system control circuit, an IO control circuit
  • the transmission LSI and the reception LSI have a plurality of widths, perform high-speed signal transmission between LSIs, and exchange data.
  • FIG. 11 is a diagram illustrating a connection relationship between the transmission LSI and the reception LSI.
  • the transmission LSI 50 and the reception LSI 60 are connected by N (N is a positive integer) signal lines. That is, the transmission LSI 50 and the reception LSI 60 execute data communication via an N-bit width transmission path.
  • the reception LSI 60 performs phase adjustment by receiving a data pattern and a clock transmitted from the transmission LSI 50.
  • FIG. 12 is a diagram showing the configuration of a conventional transmission LSI 50 and reception LSI 60.
  • the transmission LSI 50 includes a degeneration processing unit 51, a transmission data processing unit 52, a pattern generation unit 53, a phase adjustment control circuit 54, data selection circuits 55-1 to 55-N, a PLL (PLL) 56, Latches (flip-flop circuits) 57-1 to 57-N, a clock output circuit 58, and data output circuits 59-1 to 59-N are included.
  • PLL PLL
  • the reception LSI 60 includes a clock input circuit 61, data input circuits 62-1 to 62-N, latches (flip-flop circuits) 63-1 to 63-N, phase adjustment circuits 64-1 to 64-N, phase adjustment control. Circuits 65-1 to 65-N, a phase adjustment instruction circuit 66, a degeneration processing unit 67, and a reception data processing unit 68 are included.
  • the degeneration processing unit 51 is a processing unit that detects a failure of a signal line connecting the transmission LSI 50 and the reception LSI 60 and outputs information of a signal line in which no failure has occurred to the transmission data processing unit 52 as a use bit selection signal. is there.
  • the transmission data processing unit 52 is a processing unit that acquires the used bit selection signal and transmits the transmission data to the data selection circuit corresponding to the signal line in which no failure has occurred. If no failure has occurred in each of the signal lines 1 to N, the transmission data processing unit 52 transmits the transmission data 1 to N to each of the data selection circuits 55-1 to 55-N. For example, when a failure has occurred in the signal line NM (M is a positive integer), the transmission data processing unit 52 applies the corresponding transmission data to the data selection circuit other than the data selection circuit NM. Is output.
  • the pattern generation unit 53 is a processing unit that generates a training pattern and outputs the generated training pattern to the data selection circuits 55-1 to 55-N.
  • the phase adjustment control circuit 54 is a processing unit that outputs a transmission data selection signal to the data selection circuits 55-1 to 55-N when a phase adjustment instruction is received from the system management device 40.
  • a data selection circuit 55-j (j is a positive integer not less than 1 and not more than N; the same applies to the following j) acquires transmission data and a training pattern, and transmits transmission data or data based on whether or not a transmission data selection signal is received. This circuit outputs a training pattern to the latch 57-j. Specifically, when the data selection circuit 55-j has acquired the transmission data selection signal from the phase adjustment control circuit 54, the data selection circuit 55-j outputs the transmission data to the latch 57-j. On the other hand, when the transmission data selection signal is not received, the training pattern is output to the latch 57-j.
  • the PLL 56 is a device that generates a clock and outputs the generated clock to the latches 57-1 to 57-N and the clock output circuit 58.
  • the latch 57-j is a circuit that acquires data (transmission data or training pattern) at the rising and falling edges of the clock and outputs the acquired data to the data output circuit 59-j.
  • the clock output circuit 58 is a circuit that transmits the clock acquired from the PLL 56 to the clock input circuit 61 of the reception LSI 60.
  • the data output circuit 59-j is a circuit that transmits data (transmission data or training pattern) acquired from the latch 57-j to the data input circuit 62-j of the reception LSI 60.
  • the clock input circuit 61 is a circuit that receives a clock from the clock output circuit 58 of the transmission LSI 50 and outputs the received clock to the phase adjustment circuits 64-1 to 64-N.
  • the data input circuit 62-j is a circuit that receives data (transmission data or training pattern) from the data output circuit 59-j of the transmission LSI 50 and outputs the received data to the latch 63-j.
  • the latch 63-j acquires the adjusted clock from the phase adjustment circuit 64-j, and the data acquired from the data input circuit 62-j in accordance with the rising and falling of the clock, the phase adjustment control circuit 65-j, This circuit outputs the received data processing unit 68.
  • the phase adjustment circuit 64-j adjusts the phase of the clock acquired from the clock input circuit 61 based on the TAP value (phase adjustment value) acquired from the phase adjustment control circuit 65-j, and latches the adjusted clock. 63-j.
  • FIG. 13 is a diagram illustrating an example of the configuration of the phase adjustment circuit 64-j.
  • the phase adjustment circuit 64-j includes a buffer circuit 64a, a decoder 64b, a switch 64c, and a capacitor 64d.
  • the decoder 64d turns on / off the switch 64c according to the TAP value, thereby changing the load capacity of the path (delay line) passing through the buffer circuit 64a. Thereby, the delay amount of the delay line is controlled, and the phase of the clock signal changes. The more switches that are turned on, the greater the load capacity and the greater the delay.
  • the phase adjustment control circuit 65-j is a circuit that acquires a training pattern from the latch 63-j when determining an adjustment instruction from the phase adjustment instruction circuit 66, and determines a TAP value based on the acquired training pattern.
  • FIG. 14 is a diagram illustrating an example of the configuration of the phase adjustment control circuit. As shown in FIG. 14, the phase adjustment control circuit 65-j includes an expected value generation unit 65a, a data comparison unit 65b, and a control unit 65c.
  • the expected value generation unit 65a is a processing unit that generates a training pattern and outputs the generated training pattern to the data comparison unit 65b at a predetermined clock timing.
  • the data comparison unit 65b is a processing unit that sequentially compares the training pattern acquired from the latch 63-j and the training pattern acquired from the expected value generation unit 65a, and sequentially outputs the comparison result to the control unit 65c.
  • the training pattern acquired from the latch 63-j is referred to as a first training pattern
  • the training pattern acquired from the expected value generation unit 65a is referred to as a second training pattern.
  • the control unit 65c is a processing unit that acquires the comparison result from the data comparison unit 65b, determines the value of the TAP value based on the comparison result, and outputs the determined TAP value to the phase adjustment circuit 64-j. For example, when the first training pattern and the second training pattern do not match, the control unit 65c outputs a TAP value obtained by adding a predetermined value to the previously output TAP value to the phase adjustment circuit 64-j. When the first training pattern matches the second training pattern, the control unit 65c outputs a TAP value obtained by subtracting a predetermined value from the previous TAP value to the phase adjustment circuit 64-j.
  • phase adjustment instruction circuit 66 is a circuit that outputs an adjustment instruction to the phase adjustment control circuits 65-1 to 65-N when the phase adjustment instruction is received from the system management device 40. .
  • the degeneration processing unit 67 is a processing unit that detects a failure of the signal line connecting the transmission LSI 50 and the reception LSI 60 and outputs information of the signal line in which no failure has occurred to the reception data processing unit 68 as a used bit selection signal. is there.
  • the reception data processing unit 68 is a processing unit that acquires a used bit selection signal, receives data transmitted from a signal line in which no failure has occurred, and executes various processes.
  • FIG. 15 is a diagram for explaining conventional phase adjustment.
  • FF input data 1-A is a training pattern output from the data input circuit 62-j to the latch 63-j.
  • the clock 1-B is a clock output from the phase adjustment circuit 64-j to the latch 63-j before the phase adjustment.
  • the FF output data 1-C is a training pattern output from the latch 63-j to the phase adjustment control circuit 65-1 before the phase adjustment.
  • the expected received data 1-D is a training pattern output from the expected value generation unit 65a to the data comparison unit 65b.
  • the comparison result 1-E is data output from the data comparison unit 65b to the control unit 65c before phase adjustment.
  • the clock 2-B is a clock output from the phase adjustment circuit 64-j to the latch 63-j after the phase adjustment.
  • the FF output data 2-C is a training pattern output from the latch 63-j to the phase adjustment control circuit 65-1 after the phase adjustment.
  • the comparison result 2-E is data output from the data comparison unit 65b to the control unit 65c after the phase adjustment.
  • the rising and falling timings of the clock 1-B are shifted from the center of the data waveform of the FF input data 1-A. Therefore, the FF output data 1-C and the expected received data 1-D are shifted, and all the comparison results are NG.
  • the reception LSI 60 adjusts the phase of the clock so that the rising and falling timings of the clock 2-B are adjusted to the center of the data waveform of the FF input data 1-A. Therefore, the FF output data 2-C and the expected received data 2-D match at each timing, and all the comparison results are OK. Thus, preparation for data transfer is completed, and the reception LSI 60 can normally receive data from the transmission LSI 50.
  • FIG. 16 is a diagram illustrating a clock phase change due to an environmental change.
  • the rising and falling timings of the clock are adjusted to the center of the data waveform of the FF input data.
  • the rising and falling timings of the clock are shifted from the center of the data waveform of the FF input data due to environmental changes.
  • the receiving LSI 60 cannot properly receive the data. Therefore, even after the data transfer is started, It is desirable to adjust the phase of the clock. Therefore, the conventional transmission LSI 50 and reception LSI 60 perform readjustment of the clock phase every predetermined time even when data transfer is started.
  • the rising and falling timings of the clock are adjusted to the center of the data waveform of the FF input data.
  • the transmission LSI 50 and the reception LSI 60 execute the readjustment of the clock phase, the data transfer is temporarily interrupted and the readjustment of the phase is executed.
  • the disclosed technology has been made in view of the above, and provides a data transfer device, a data transmission device, a data reception device, and a control method capable of keeping the clock phase optimal without delaying data transfer The purpose is to do.
  • This data transfer apparatus includes a data transmission apparatus that transmits data via a transmission path having an N-bit width (N is a positive integer), and a data reception apparatus that receives the data via the transmission path.
  • the data transmission device includes a clock output unit that outputs a clock, a transfer data generation unit that generates transfer data having an X bit width (X is a positive integer satisfying N> X), and an N bit width A phase adjustment data generating unit for generating phase adjustment data of (NX) bit width for adjusting a phase between (N ⁇ X) transmission lines out of N transmission lines included in the transmission line; and the clock
  • the data receiving device includes a data output unit that outputs the transfer data having the X bit width and the phase adjustment data having the (N ⁇ X) bit width as N bit width data, Receive data A phase adjustment instruction unit that controls phase adjustment in the apparatus, a clock input unit that inputs the clock and outputs a reception clock, a data input unit that inputs the N-bit width data, and the data input unit Of the N-bit width
  • the clock phase can be kept optimal without delaying data transfer.
  • FIG. 1 is a diagram for explaining the outline of the transmission LSI and the reception LSI according to the present embodiment.
  • FIG. 2 is a diagram illustrating an example of the configuration of the transmission LSI and the reception LSI according to the present embodiment.
  • FIG. 3 is a diagram for explaining the readjustment timing.
  • FIG. 4 is a flowchart showing the processing procedure of the transmission LSI.
  • FIG. 5 is a flowchart showing the processing procedure of the receiving LSI.
  • FIG. 6 is a diagram showing the state of various signals and data lines 1 to N during normal operation and phase adjustment in the prior art.
  • FIG. 7 is a diagram showing the states of various signals and data lines 1 to N during normal operation and phase adjustment in this embodiment.
  • FIG. 8 is a diagram showing the configuration of other transmission LSIs and reception LSIs.
  • FIG. 9 is a diagram illustrating a configuration of a system having a plurality of transmission LSIs and reception LSIs.
  • FIG. 10 is a diagram showing a conventional system configuration.
  • FIG. 11 is a diagram illustrating a connection relationship between the transmission LSI and the reception LSI.
  • FIG. 12 is a diagram showing a configuration of a conventional transmission LSI and reception LSI.
  • FIG. 13 is a diagram illustrating an example of the configuration of the phase adjustment circuit.
  • FIG. 14 is a diagram illustrating an example of the configuration of the phase adjustment control circuit.
  • FIG. 15 is a diagram for explaining conventional phase adjustment.
  • FIG. 16 is a diagram illustrating a clock phase change due to an environmental change.
  • FIG. 1 is a diagram for explaining the outline of the transmission LSI and the reception LSI according to the present embodiment.
  • the transmission LSI 100 and the reception LSI 200 according to the present embodiment are connected by N (N is a positive integer) signal lines.
  • the transmission LSI 100 and the reception LSI 200 When executing phase adjustment during data transfer, the transmission LSI 100 and the reception LSI 200 temporarily use a part of the N signal lines for phase adjustment and use the remaining signal lines for data transfer. For example, as shown in FIG. 1, the transmission LSI 100 and the reception LSI 200 continue to transfer data using N / 2 signal lines, and perform phase adjustment using the remaining N / 2 signal lines. To do. In this way, by performing clock phase adjustment using some signal lines, the clock phase can be kept optimal without delaying data transfer.
  • FIG. 2 is a diagram illustrating an example of the configuration of the transmission LSI 100 and the reception LSI 200 according to the present embodiment. As shown in FIG. 2, the transmission LSI 100 and the reception LSI 200 are connected to a system management apparatus 300.
  • the transmission LSI 100 includes a transmission data processing unit 101, a pattern generation unit 102, a usage rate monitoring unit 103, a readjustment timing control unit 104, a phase adjustment control circuit 105, data selection circuits 106-1 to 106-N, a PLL 107, a latch (flip-flop). Circuit) 108-1 to 108-N, a clock output circuit 109, and data output circuits 110-1 to 110-N.
  • the reception LSI 200 includes a clock input circuit 201, data input circuits 202-1 to 202-N, latches (flip-flop circuits) 203-1 to 203-N, phase adjustment circuits 204-1 to 204-N, phase adjustment control. Circuits 205-1 to 205-N, a phase adjustment instruction circuit 206, and a reception data processing unit 207;
  • the transmission data processing unit 101 is a processing unit that has a buffer 101 a that holds transmission data and outputs the transmission data stored in the buffer 101 a to the data selection circuit 106.
  • the transmission data processing unit 101 acquires a used bit selection signal from the phase adjustment control circuit 105 during phase adjustment.
  • This use bit selection signal is information for identifying the data width of the transmission data.
  • the transmission data processing unit 101 determines a data selection circuit that outputs transmission data based on the used bit selection signal, and outputs the transmission data to the determined data selection circuit.
  • the pattern generation unit 102 is a processing unit that generates a training pattern and outputs the generated training pattern to the data selection circuits 106-1 to 106-N.
  • the usage rate monitoring unit 103 is a processing unit that monitors the buffer usage rate of the buffer 101a. For example, the usage rate monitoring unit 103 calculates the buffer usage rate based on the maximum storage capacity of the buffer 101a and the amount of data sandwiched between the read point and the write point of the buffer 101a. The usage rate management unit 103 periodically calculates the buffer usage rate and outputs the calculated buffer usage rate to the readjustment timing control unit 104.
  • the readjustment timing control unit 104 determines the timing of executing the phase adjustment again based on the time since the last phase adjustment, the buffer usage rate, and the number of signal lines used for the phase adjustment. Part. The readjustment timing control unit 104 outputs the timing for executing the phase adjustment again and the number of signal lines used for the phase adjustment to the system management apparatus 300.
  • FIG. 3 is a diagram for explaining the readjustment timing.
  • the transmission LSI 100 and the reception LSI 200 need to perform the next phase adjustment during the maximum phase adjustment period X after the previous phase adjustment is completed so as not to cause a transmission error.
  • the readjustment timing control unit 104 sets the minimum normal operation time Y (Y ⁇ X), and the timing for performing the readjustment of the phases of all the signal lines after the minimum normal operation time Y elapses until X elapses. Determine.
  • the minimum normal operation time indicates the minimum operation time for executing data transfer without performing phase adjustment after the previous phase adjustment is completed.
  • each timing of phase readjustment will be described.
  • the buffer usage rate is 0% when the minimum normal operation time Y has elapsed after the time since the previous phase adjustment was performed (for example, corresponding to B in FIG. 3).
  • the readjustment timing control unit 104 determines that phase adjustment is performed for all signal lines, and outputs the determination result to the system management apparatus 300.
  • the maximum phase adjustment time indicates the maximum time until the phase adjustment is completed.
  • the readjustment timing control unit 104 determines that the phase adjustment is performed on all the signal lines, and outputs the determination result to the system management apparatus 300.
  • the readjustment timing control unit 104 determines that the phase adjustment is performed using N / 2 signal lines, and outputs the determination result to the system management apparatus 300.
  • the phase adjustment control circuit 105 is a circuit that controls phase adjustment, and includes a use bit control unit 105a and a data pattern control unit 105b.
  • the used bit control unit 105a when acquiring information on the number of signal lines for performing phase readjustment and the timing for performing phase readjustment from the system management apparatus 300, based on the number of signal lines for performing phase readjustment, The used bit selection signal is output to the transmission data processing unit 101.
  • the used bit control unit 105a when performing phase adjustment with N / 2 signal lines, the used bit control unit 105a first sends a used bit selection signal for notifying the data width “1 to N / 2” to the transmission data processing unit 101. Output.
  • the transmission data processing unit 101 that has acquired the used bit selection signal outputs data 1 to N to the data selection circuits 106-1 to 106-N / 2.
  • the used bit control unit 105a outputs a used bit selection signal notifying the data width “N / 2 + 1 to N” to the transmission data processing unit 101.
  • the transmission data processing unit 101 that has acquired the used bit selection signal outputs data 1 to N to the data selection circuits 106-N / 2 + 1 to 106-N.
  • the used bit control unit 105a When phase adjustment is performed on all signal lines, the used bit control unit 105a outputs a used bit selection signal that notifies the data width “1 to N” to the transmission data processing unit 101.
  • the transmission data processing unit 101 that has acquired the use bit selection signal outputs data 1 to N to the data selection circuits 106-1 to 106-N.
  • the data pattern control unit 105b When the data pattern control unit 105b obtains information on the number of signal lines for performing phase readjustment and timing information for performing phase readjustment from the system management apparatus 300, the data pattern control unit 105b, based on the number of signal lines for performing phase readjustment, The used bit selection signal is output to the transmission data processing unit 101. .
  • the data pattern control unit 105b when phase adjustment is performed with N / 2 signal lines, the data pattern control unit 105b first outputs a transmission data selection signal to the data selection circuits 106-1 to 106 + N / 2. Then, after the predetermined time has elapsed, the data pattern control unit 105b outputs a transmission data selection signal to the data selection circuits 106-N / 2 + 1 to 106-N. When phase adjustment is performed on all signal lines, the data pattern control unit 105b stops outputting the transmission data selection signal.
  • the data selection circuit 106-j (j is a positive integer greater than or equal to 1 and less than or equal to N; the same applies to the following j) obtains transmission data and a training pattern, and determines whether transmission data or This circuit outputs a training pattern to the latch 108-j. Specifically, when the data selection circuit 106-j has acquired a transmission data selection signal from the data pattern control unit 105b, the data selection circuit 106-j outputs the transmission data to the latch 108-j. On the other hand, when the transmission data selection signal is not received, the training pattern is output to the latch 108-j.
  • the PLL 107 is a device that generates a clock and outputs the generated clock to the latches 108-1 to 108-N and the clock output circuit 109.
  • the latch 108-j is a circuit that acquires data (transmission data or training pattern) at the rising and falling edges of the clock and outputs the acquired data to the data output circuit 110-j.
  • the clock output circuit 109 is a circuit that transmits the clock acquired from the PLL 107 to the clock input circuit 201 of the reception LSI 200.
  • the data output circuit 110-j is a circuit that transmits data (transmission data or training pattern) acquired from the latch 108-j to the data input circuit 202-j of the reception LSI 200.
  • the clock input circuit 201 is a circuit that receives a clock from the clock output circuit 109 of the transmission LSI 100 and outputs the received clock to the phase adjustment circuits 204-1 to 204-N.
  • the data input circuit 202-j is a circuit that receives data (transmission data or training pattern) from the data output circuit 110-j of the transmission LSI 100 and outputs the received data to the latch 203-j.
  • the latch 203-j acquires the adjusted clock from the phase adjustment circuit 204-j, and acquires the data acquired from the data input circuit 202-j in accordance with the rise and fall of the clock. This circuit outputs the received data processing unit 207.
  • the phase adjustment circuit 204-j adjusts the phase of the clock acquired from the clock input circuit 201 based on the TAP value (phase adjustment value) acquired from the phase adjustment control circuit 205-j, and latches the adjusted clock. This is a circuit that outputs to 203-j.
  • the configuration of the phase adjustment circuit 204-j is the same as that of the phase adjustment circuit 64-j shown in FIG.
  • the phase adjustment control circuit 205-j is a circuit that acquires a training pattern from the latch 203-j and determines a TAP value based on the acquired training pattern.
  • the configuration of the phase adjustment control circuit 205-j is the same as that of the phase adjustment control circuit 65-j shown in FIG.
  • phase adjustment instruction unit 206 When the phase adjustment instruction unit 206 receives the number of signal lines for phase readjustment and the timing for phase readjustment from the system management apparatus 300, the phase adjustment instruction unit 206 issues an adjustment instruction according to the number of signal lines for phase readjustment.
  • This is a processing unit that outputs to the phase adjustment control circuits 205-1 to 205-N.
  • the phase adjustment instruction circuit 206 when performing phase adjustment with N / 2 signal lines, first, the phase adjustment instruction circuit 206 outputs an adjustment instruction to the phase adjustment control circuits 205-N / 2 + 1 to 205-N. After a predetermined time has elapsed, the phase adjustment instruction circuit 206 outputs an adjustment instruction to the phase adjustment control circuits 205-1 to 205-N / 2. When phase adjustment is performed on all signal lines, the phase adjustment instruction circuit 206 outputs an adjustment instruction to the phase adjustment control circuits 205-1 to 205-j.
  • the phase adjustment instruction circuit 206 outputs a used bit selection signal to the reception data processing unit 207 based on the number of signal lines for which the phase readjustment is performed. For example, when phase adjustment is performed using N / 2 signal lines, a used bit selection signal for notifying the data width “1 to N / 2” is output to the reception data processing unit 207. Then, after a predetermined time has elapsed, the phase adjustment instruction circuit 206 outputs a used bit selection signal notifying the data width “N / 2 + 1 to N” to the reception data processing unit 207.
  • the received data processing unit 207 is a processing unit that acquires received data based on the used bit selection signal. For example, when the data width included in the used bit selection signal is “1 to N / 2”, the received data is acquired from the latches 203-1 to 203-N / 2. When the data width included in the used bit selection signal is “N / 2 + 1 to N”, the received data is acquired from the latch 203-N / 2 + 1 to 203-N.
  • the system management apparatus 300 acquires the number of signal lines at the time of phase readjustment and the timing of phase readjustment from the readjustment timing control unit 104 of the transmission LSI 100, the acquired number of signal lines and the timing of phase readjustment Is broadcast to the transmission LSI 100 and the reception LSI 200.
  • FIG. 4 is a flowchart showing the processing procedure of the transmission LSI 100.
  • the clock output circuit 109 starts transmitting the clock to the reception LSI 200 (step S101), and the usage rate monitoring unit 103 calculates the buffer usage rate (step S102).
  • the readjustment timing control unit 104 determines the number of signal lines used for phase readjustment and the timing of phase readjustment based on the buffer usage rate (step S103), and transmits the determination result to the system management apparatus 300 (step S103). S104).
  • the phase adjustment control circuit 105 receives the number of signal lines used for phase readjustment and the timing of phase readjustment from the system management apparatus 300 (step S105), and determines whether the number of signal lines is N or not (step S105). S106).
  • step S107 If the number of signal lines used for phase readjustment is N (step S107, Yes), the transmission LSI 100 interrupts data transfer (step S108) and transmits training patterns from all signal lines (step S109). .
  • the transmission LSI 100 transmits X-bit width transmission data to the reception LSI 200 (step S110).
  • the training pattern is transmitted to (N ⁇ X) signal lines among the signal lines (step S111).
  • the transmission LSI 100 transmits (NX) bit width transmission data to the reception LSI (step S112), and the remaining X lines
  • the training pattern is transmitted to the signal line (step S113).
  • FIG. 5 is a flowchart showing a processing procedure of the reception LSI 200.
  • the clock input circuit 201 starts receiving the clock, and the phase adjustment circuit adjusts the phase of the clock using the TAP value set in the previous phase adjustment (step
  • the reception data processing unit 207 receives transmission data having an N-bit width (step S202).
  • the phase adjustment instruction circuit 206 receives the number of signal lines used for phase readjustment and the timing of phase readjustment from the system management apparatus 300 (step S203), and whether or not there are N signal lines used for phase readjustment. Is determined (step S204).
  • Step S205 If the number of signal lines used for phase readjustment is N (Yes at Step S205), the receiving LSI 200 interrupts data transfer (Step S206) and receives training patterns from all signal lines (Step S207). Then, the phase of the clock is readjusted (step S208).
  • the reception LSI 200 receives transmission data having an X-bit width (step S209), and among the N signal lines, ( The training pattern is received from (N ⁇ X) signal lines (step S210), and the phase of the clock corresponding to (N ⁇ X) signal lines is readjusted (step S211).
  • the reception LSI 200 receives (N ⁇ X) bit width transmission data (Step S212), and receives the training pattern from the X signal lines. (Step S213), and the phase of the clock corresponding to the X signal lines is readjusted (step S214).
  • the transmission LSI 100 and the reception LSI 200 perform clock phase adjustment using some signal lines when adjusting the phase again, so that data transfer is not delayed.
  • the clock phase can be kept optimal.
  • FIG. 6 is a diagram showing the state of various signals and data lines 1 to N during normal operation and phase adjustment in the prior art.
  • the used bit selection signals are data 1 to N (transmission data is N bits wide).
  • a transmission data selection signal is transmitted to the data selection circuits 55-1 to 55-N.
  • data 1 to N / 2 are transmitted to the signal lines 1 to N / 2
  • data N / 2 + 1 to N are transmitted to the signal lines N / 2 + 1 to N.
  • the transmission data selection signal is not transmitted to the data 1 to N, and the training pattern is transmitted to the signal lines 1 to N.
  • FIG. 7 is a diagram showing the state of various signals and data lines 1 to N during normal operation and phase adjustment in this embodiment.
  • the used bit selection signal is data 1 to N (transmission data is N bits wide) during normal operation.
  • a transmission data selection signal is transmitted to the data selection circuits 106-1 to 106-N. Further, data 1 to N / 2 are transmitted to the signal lines 1 to N / 2, and data N / 2 + 1 to N are transmitted to the signal lines N / 2 + 1 to N.
  • the used bit selection signal is data N / 2 + 1 to N
  • the transmission data selection signal is transmitted to the data selection circuits 106-N / 2 + 1 to 106-N.
  • Training patterns are transmitted to the signal lines 1 to N / 2
  • data 1 to N are transmitted to the signal lines N / 2 + 1 to N.
  • the used bit selection signal becomes data 1 to N / 2, and the transmission data selection signal is transmitted to the data selection circuits 106-1 to 106-N / 2.
  • Training patterns are transmitted to the signal lines N / 2 + 1 to N, and data 1 to N are transmitted to the signal lines 1 to N / 2.
  • the transmission LSI 100 and the reception LSI 200 when performing phase adjustment during data transfer, temporarily use a part of the N signal lines for phase adjustment and the rest. Since the signal lines are used for data transfer, the clock phase can be kept optimal without delaying data transfer.
  • the transmission LSI 100 and the reception LSI 200 shown in FIG. 2 are provided with a reduction processing unit in the same manner as the transmission LSI 50 and the reception LSI 60 shown in FIG. May be executed.
  • FIG. 8 is a diagram showing the configuration of other transmission LSI 400 and reception LSI 500.
  • the transmission LSI 400 includes a degeneration processing unit 401 and an OR circuit 402 in addition to the functional units of the transmission LSI 100.
  • the degeneracy processing unit 401 monitors the signal lines 1 to N and outputs a used bit selection signal corresponding to the signal line in which no failure has occurred to the OR circuit 402.
  • the OR circuit 402 receives transmission data from signal lines in which no failure has occurred based on the used bit selection signal acquired from the degeneration processing unit 401 and the used bit selection signal acquired from the used bit control unit 105a.
  • the used bit selection signal corresponding to the signal line to be transmitted is output to the transmission data processing unit 101.
  • the degeneracy processing unit 501 monitors the signal lines 1 to N and outputs a use bit signal corresponding to the signal line in which no failure has occurred to the OR circuit 502. Based on the used bit selection signal acquired from the degeneration processing unit 501 and the used bit selection signal acquired from the phase adjustment instruction circuit 206, the OR circuit 502 transmits transmission data among signal lines in which no failure has occurred. The used bit selection signal corresponding to the signal line to be received is output to the reception data processing unit 207.
  • the case where the clock phase is readjusted between one transmission LSI and one reception LSI has been described as an example, but the present invention is not limited to this.
  • a plurality of transmission LSIs and one reception LSI may be connected, and the reception LSI may switch the data reception destination for each signal line.
  • FIG. 9 is a diagram (example) showing a configuration of a system having a plurality of transmission LSIs and reception LSIs. As shown in FIG. 9, a plurality of transmission LSIs 600 a to 600 c are connected to the reception LSI 700. The configuration of the transmission LSIs 600a to 600c is the same as that of the transmission LSI 100 shown in FIG.
  • the reception LSI 700 has a clock SW 701 and signal lines SW 702-1 to 702-N. Other configurations are the same as those of the reception LSI 200 shown in FIG.
  • the clock SW 701 is a device that selects one of the clocks transmitted from the transmission LSIs 600 a to 600 c and outputs the selected clock to the clock input circuit 201.
  • the signal line SW702-j is a device that selects data from the signal lines connected to the transmission LSIs 600a to 600c in accordance with the clock SW701 and outputs the selected data to the data input circuit 202-j. For example, when the clock SW 701 selects the clock of the transmission LSI 600a, the data of the transmission LSI 600a is selected and output to the data input circuit 202-j.

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Abstract

　送信ＬＳＩ（１００）が、送信データ処理部（１０１）のバッファ（１０１ａ）に格納されたデータに基づいてバッファ使用率を算出し、算出したバッファ使用率に基づいて、位相再調整を行う信号線の本数、タイミングを判定する。そして、送信ＬＳＩ（１００）および受信ＬＳＩ（２００）は、一部の信号線を用いて位相調整を実行し、残りの信号線を用いてデータ転送を継続することで、データ転送を滞らせること無く、クロックの位相を継続的に最適に保つ。

Description

データ転送装置、データ送信装置、データ受信装置および制御方法
　本発明は、Ｎビット幅（Ｎは正の整数）の伝送路を介してデータを送信するデータ送信装置と、伝送路を介してデータ送信装置からデータを受信するデータ受信装置を有するデータ転送装置等に関するものである。
　図１０は、従来のシステム構成を示す図である。図１０に示すように、このシステムは、システムボード１０ａ，１０ｂと、ＩＯボード２０ａ，２０ｂと、クロスバ３０と、システム管理装置４０を有している。このうち、システムボード１０ａ，１０ｂは、ＣＰＵ（Central　Processing　Unit）と、メモリと、他のＬＳＩ（Large　Scale　Integration）との間におけるデータ通信の制御等を行うシステム制御回路を有している。このシステムボード１０ａ，１０ｂは、クロスバ３０に接続され、例えば、ＩＯボード２０ａ，２０ｂとの間でデータ通信を実行する。
　ＩＯボード２０ａ，２０ｂは、他のＬＳＩとの間におけるデータ通信の制御等を行うＩＯ制御回路を有している。このＩＯボード２０ａ，２０ｂは、クロスバ３０に接続され、例えば、システムボード１０ａ，１０ｂとの間でデータ通信を実行する。システムボード１０ａ，１０ｂと、ＩＯボード２０ａ，２０ｂがデータ通信を実行する場合には、データを送信する側の装置と、データを受信する側の装置との間でクロックの位相を調整する（例えば、特許文献１参照）。以下の説明において、データを送信する側の装置を送信ＬＳＩと表記し、データを受信する装置を受信ＬＳＩと表記する。
　システム管理装置４０は、送信ＬＳＩおよび受信ＬＳＩ（例えば、システム制御回路、ＩＯ制御回路）に接続されており、各制御回路の間で実施されるクロックの位相調整の実行タイミングを制御する処理や、各ＬＳＩで発生したエラーログの回収等を行う。
　送信ＬＳＩと受信ＬＳＩは複数の幅を持って、ＬＳＩ間で信号の高速伝送を行い、データのやり取りを実行する。図１１は、送信ＬＳＩと受信ＬＳＩとの接続関係を示す図である。図１１に示すように、送信ＬＳＩ５０と受信ＬＳＩ６０は、Ｎ（Ｎは正の整数）本の信号線により接続されている。すなわち、送信ＬＳＩ５０と受信ＬＳＩ６０は、Ｎビット幅の伝送路を介して、データ通信を実行する。受信ＬＳＩ６０は、データ転送の準備として位相調整を実行する場合には、送信ＬＳＩ５０から送信されるデータパターンとクロックとを受信することにより、位相調整を実行する。
　図１２は、従来の送信ＬＳＩ５０と受信ＬＳＩ６０の構成を示す図である。図１２に示すように、送信ＬＳＩ５０は、縮退処理部５１、送信データ処理部５２、パタン生成部５３、位相調整制御回路５４、データ選択回路５５－１～５５－Ｎ、ＰＬＬ（ＰＬＬ）５６、ラッチ（フリップフロップ回路）５７－１～５７－Ｎ、クロック出力回路５８、データ出力回路５９－１～５９－Ｎを有する。
　また、受信ＬＳＩ６０は、クロック入力回路６１、データ入力回路６２－１～６２－Ｎ、ラッチ（フリップフロップ回路）６３－１～６３－Ｎ、位相調整回路６４－１～６４－Ｎ、位相調整制御回路６５－１～６５－Ｎ、位相調整指示回路６６、縮退処理部６７、受信データ処理部６８を有する。
　以下において、送信ＬＳＩ５０の各構成の説明を行った後に、受信ＬＳＩ６０の各構成の説明を行う。縮退処理部５１は、送信ＬＳＩ５０と受信ＬＳＩ６０とを結ぶ信号線の障害を検出し、障害の発生していない信号線の情報を使用ビット選択信号として、送信データ処理部５２に出力する処理部である。
　送信データ処理部５２は、使用ビット選択信号を取得し、障害の発生していない信号線に対応して、送信データをデータ選択回路に送信する処理部である。各信号線１～Ｎに障害が発生していない場合には、送信データ処理部５２は、送信データ１～Ｎを各データ選択回路５５－１～５５－Ｎに送信する。例えば、信号線Ｎ－Ｍ（Ｍは、正の整数）に障害が発生している場合には、送信データ処理部５２は、データ選択回路Ｎ－Ｍ以外のデータ選択回路に、該当する送信データを出力する。
　パタン生成部５３は、トレーニングパターンを生成し、生成したトレーニングパターンをデータ選択回路５５－１～５５－Ｎに出力する処理部である。位相調整制御回路５４は、システム管理装置４０から、位相調整指示を受信した場合に、送信データ選択信号をデータ選択回路５５－１～５５－Ｎに出力する処理部である。
　データ選択回路５５－ｊ（ｊは１以上、Ｎ以下の正の整数；以下のｊも同様）は、送信データおよびトレーニングパターンを取得し、送信データ選択信号の受信有無に基づいて、送信データまたはトレーニングパターンをラッチ５７－ｊに出力する回路である。具体的に、データ選択回路５５－ｊは、位相調整制御回路５４から送信データ選択信号を取得している場合には、送信データをラッチ５７－ｊに出力する。一方、送信データ選択信号を受信していない場合には、トレーニングパターンをラッチ５７－ｊに出力する。
　ＰＬＬ５６は、クロックを生成し、生成したクロックをラッチ５７－１～５７～Ｎ、クロック出力回路５８に出力する装置である。ラッチ５７－ｊは、クロックの立ち上がり、立ち下がりにあわせてデータ（送信データまたはトレーニングパターン）を取得し、取得したデータをデータ出力回路５９－ｊに出力する回路である。
　クロック出力回路５８は、ＰＬＬ５６から取得したクロックを受信ＬＳＩ６０のクロック入力回路６１に送信する回路である。データ出力回路５９－ｊは、ラッチ５７－ｊから取得したデータ（送信データまたはトレーニングパターン）を受信ＬＳＩ６０のデータ入力回路６２－ｊに送信する回路である。
　次に、受信ＬＳＩ６０の構成の説明に移行する。クロック入力回路６１は、送信ＬＳＩ５０のクロック出力回路５８からクロックを受信し、受信したクロックを位相調整回路６４－１～６４－Ｎに出力する回路である。
　データ入力回路６２－ｊは、送信ＬＳＩ５０のデータ出力回路５９－ｊからデータ（送信データまたはトレーニングパターン）を受信し、受信したデータをラッチ６３－ｊに出力する回路である。
　ラッチ６３－ｊは、調整後のクロックを位相調整回路６４－ｊから取得し、クロックの立ち上がり、立ち下がりにあわせて、データ入力回路６２－ｊから取得したデータを位相調整制御回路６５－ｊ、受信データ処理部６８に出力する回路である。
　位相調整回路６４－ｊは、位相調整制御回路６５－ｊから取得するＴＡＰ値（位相の調整値）に基づいて、クロック入力回路６１から取得するクロックの位相を調整し、調整後のクロックをラッチ６３－ｊに出力する回路である。
　図１３は、位相調整回路６４－ｊの構成の一例を示す図である。図１３に示すように、この位相調整回路６４－ｊは、バッファ回路６４ａ、デコーダ６４ｂ、スイッチ６４ｃ、キャパシタ６４ｄを有する。
　デコーダ６４ｄが、ＴＡＰ値に応じてスイッチ６４ｃをオン／オフすることで、バッファ回路６４ａを通過する経路（ディレイライン）の負荷容量を変化させる。これにより、ディレイラインの遅延量が制御され、クロック信号の位相が変化する。オンとなるスイッチが多いほど、負荷容量は大きくなり、遅延量も大きくなる。
　位相調整制御回路６５－ｊは、位相調整指示回路６６から調整指示を取得した場合に、ラッチ６３－ｊからトレーニングパターンを取得し、取得したトレーニングパターンに基づいて、ＴＡＰ値を判定する回路である。図１４は、位相調整制御回路の構成の一例を示す図である。図１４に示すように、この位相調整制御回路６５－ｊは、期待値生成部６５ａ、データ比較部６５ｂ、制御部６５ｃを有する。期待値生成部６５ａは、トレーニングパターンを生成し、生成したトレーニングパターンを所定のクロックタイミングでデータ比較部６５ｂに出力する処理部である。
　データ比較部６５ｂは、ラッチ６３－ｊから取得するトレーニングパターンと、期待値生成部６５ａから取得するトレーニングパターンとを順次比較し、比較結果を制御部６５ｃに順次出力する処理部である。以下の説明において、ラッチ６３－ｊから取得するトレーニングパターンを第１トレーニングパターンと表記し、期待値生成部６５ａから取得するトレーニングパターンを第２トレーニングパターンと表記する。
　制御部６５ｃは、データ比較部６５ｂから比較結果を取得し、比較結果に基づいてＴＡＰ値の値を判定し、判定したＴＡＰ値を位相調整回路６４－ｊに出力する処理部である。例えば、第１トレーニングパターンと第２トレーニングパターンが一致していない場合には、制御部６５ｃは、前回出力したＴＡＰ値に所定値を加えたＴＡＰ値を位相調整回路６４－ｊに出力する。第１トレーニングパターンと第２トレーニングパターンが一致している場合には、制御部６５ｃは、前回のＴＡＰ値をから所定値を減算したＴＡＰ値を位相調整回路６４－ｊに出力する。
　図１２の説明に戻ると、位相調整指示回路６６は、システム管理装置４０から、位相調整指示を受信した場合に、調整指示を位相調整制御回路６５－１～６５－Ｎに出力する回路である。
　縮退処理部６７は、送信ＬＳＩ５０と受信ＬＳＩ６０とを結ぶ信号線の障害を検出し、障害の発生していない信号線の情報を使用ビット選択信号として、受信データ処理部６８に出力する処理部である。受信データ処理部６８は、使用ビット選択信号を取得し、障害の発生していない信号線から送信されるデータを受信し、各種の処理を実行する処理部である。
　続いて、受信ＬＳＩ６０の位相調整について説明する。図１５は、従来の位相調整を説明するための図である。図１５において、ＦＦ入力データ１－Ａは、データ入力回路６２－ｊからラッチ６３－ｊに出力されるトレーニングパターンである。クロック１－Ｂは、位相調整前に、位相調整回路６４－ｊからラッチ６３－ｊに出力されるクロックである。
　ＦＦ出力データ１－Ｃは、位相調整前に、ラッチ６３－ｊから位相調整制御回路６５－１に出力されるトレーニングパターンである。期待される受信データ１－Ｄは、期待値生成部６５ａからデータ比較部６５ｂに出力されるトレーニングパターンである。比較結果１－Ｅは、位相調整前に、データ比較部６５ｂから制御部６５ｃに出力されるデータである。
　クロック２－Ｂは、位相調整後に、位相調整回路６４－ｊからラッチ６３－ｊに出力されるクロックである。ＦＦ出力データ２－Ｃは、位相調整後に、ラッチ６３－ｊから位相調整制御回路６５－１に出力されるトレーニングパターンである。比較結果２－Ｅは、位相調整後に、データ比較部６５ｂから制御部６５ｃに出力されるデータである。
　図１５に示すように、位相調整前では、クロック１－Ｂの立ち上がり、立ち下がりのタイミングが、ＦＦ入力データ１－Ａのデータ波形の中心からずれている。従って、ＦＦ出力データ１－Ｃと、期待される受信データ１－Ｄがずれてしまい、比較結果が全てＮＧとなる。
　一方、受信ＬＳＩ６０が、クロックの位相を調整することで、クロック２－Ｂの立ち上がり、立ち下がりのタイミングが、ＦＦ入力データ１－Ａのデータ波形の中心に調整される。従って、ＦＦ出力データ２－Ｃと、期待される受信データ２－Ｄが各タイミングで一致し、比較結果が全てＯＫとなる。これにより、データ転送の準備が終了し、受信ＬＳＩ６０は、送信ＬＳＩ５０からデータを正常に受信することができる。
　なお、上述したように、受信ＬＳＩ６０がクロックの位相調整を行った場合でも、温度変化、電圧の変化等による環境変化によりクロックの位相が変化し、クロックの位相が最適ではないものとなる。図１６は、環境変化によるクロックの位相変化を示す図である。
　図１６の上段に示すように、位相調整直後では、クロックの立ち上がり、立ち下がりのタイミングが、ＦＦ入力データのデータ波形の中心に調整されている。しかし、図１６の中段に示すように、一定時間経過すると、環境変化により、クロックの立ち上がり、立ち下がりのタイミングが、ＦＦ入力データのデータ波形の中心からずれてしまう。
　クロックの立ち上がり、立ち下がりのタイミングが、ＦＦ入力データのデータ波形の中心からずれると、受信ＬＳＩ６０は、データを適切に受信することができないので、データ転送が開始された後にも、定期的に、クロックの位相を調整することが望ましい。従って、従来の送信ＬＳＩ５０、受信ＬＳＩ６０は、データ転送が開始された場合でも、所定時間毎にクロックの位相の再調整を実行している。
　図１６の下段に示すように、クロックの位相の再調整を実行することで、クロックの立ち上がり、立ち下がりのタイミングが、ＦＦ入力データのデータ波形の中心に調整される。送信ＬＳＩ５０、受信ＬＳＩ６０が、クロックの位相の再調整を実行する場合には、データ転送を一旦中断して、位相の再調整を実行する。
特開２００６－５０１０２号公報
　しかしながら、上述した従来の技術では、所定の時間毎にデータ転送を中断し、クロックの位相調整を実行しているため、一時的にデータ転送が滞ってしまい、データ転送率が低下してしまうという問題があった。
　データ転送率が低下すると、送信ＬＳＩ５０、受信ＬＳＩ６０を有するシステム全体の性能低下を招くこととなるので、データ転送を滞らせること無く、クロックの位相を最適に保つことが重要な課題となっている。
　開示の技術は、上記に鑑みてなされたものであって、データ転送を滞らせること無く、クロックの位相を最適に保つことが出来るデータ転送装置、データ送信装置、データ受信装置および制御方法を提供することを目的とする。
　このデータ転送装置は、Ｎビット幅（Ｎは正の整数）の伝送路を介してデータを送信するデータ送信装置と、前記伝送路を介して前記データを受信するデータ受信装置を有するデータ転送装置において、前記データ送信装置は、クロックを出力するクロック出力部と、Ｘビット幅（Ｘは、Ｎ＞Ｘを満たす正の整数）の転送データを生成する転送データ生成部と、前記Ｎビット幅の伝送路が有するＮ本の伝送線のうち、（Ｎ－Ｘ）本の伝送線間の位相を調整する（Ｎ－Ｘ）ビット幅の位相調整データを生成する位相調整データ生成部と、前記クロックの出力に応じて、前記Ｘビット幅の転送データと前記（Ｎ－Ｘ）ビット幅の位相調整データを、Ｎビット幅のデータとして出力するデータ出力部を有し、前記データ受信装置は、前記データ受信装置における位相調整を制御する位相調整指示部と、前記クロックを入力して受信クロックを出力するクロック入力部と、前記Ｎビット幅のデータを入力するデータ入力部と、前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記Ｘビット幅の転送データを保持する転送データ保持部と、前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記（Ｎ－Ｘ）ビット幅の位相調整データを、位相調整後クロックを用いて保持する位相調整データ保持部と、前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力する位相設定部と、前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力する位相調整部を有することを要件とする。
　データ転送を滞らせること無く、クロックの位相を最適に保つことが出来る。
図１は、本実施例にかかる送信ＬＳＩと受信ＬＳＩの概要を説明するための図である。 図２は、本実施例にかかる送信ＬＳＩと受信ＬＳＩの構成の一例を示す図である。 図３は、再調整のタイミングを説明するための図である。 図４は、送信ＬＳＩの処理手順を示すフローチャートである。 図５は、受信ＬＳＩの処理手順を示すフローチャートである。 図６は、従来技術における通常運用時および位相調整時の各種信号、データ線１～Ｎの状態を示す図である。 図７は、本実施例における通常運用時および位相調整時の各種信号、データ線１～Ｎの状態を示す図である。 図８は、その他の送信ＬＳＩ、受信ＬＳＩの構成を示す図である。 図９は、複数の送信ＬＳＩと受信ＬＳＩとを有するシステムの構成を示す図である。 図１０は、従来のシステム構成を示す図である。 図１１は、送信ＬＳＩと受信ＬＳＩとの接続関係を示す図である。 図１２は、従来の送信ＬＳＩと受信ＬＳＩの構成を示す図である。 図１３は、位相調整回路の構成の一例を示す図である。 図１４は、位相調整制御回路の構成の一例を示す図である。 図１５は、従来の位相調整を説明するための図である。 図１６は、環境変化によるクロックの位相変化を示す図である。
符号の説明
　１０ａ，１０ｂ　システムボード
　２０ａ，２０ｂ　ＩＯボード
　３０　　クロスバ
　４０，３００　　システム管理装置
　５０，１００，４００，６００ａ，６００ｂ，６００ｃ　　送信ＬＳＩ
　６０，２００，５００，７００　　受信ＬＳＩ
　５１，６７，４０１，５０１　　縮退処理部
　５２，１０１　　送信データ処理部
　５３，１０２　　パタン生成部
　５４，１０５　　位相調整制御回路
　５５－ｊ，１０６－ｊ　　データ選択回路
　５６，１０７　　ＰＬＬ
　５７－ｊ、６３－ｊ，１０８－ｊ，２０３－ｊ　　ラッチ
　５８，１０９　　クロック出力回路
　５９－ｊ，１１０－ｊ　　データ出力回路
　６１，２０１　　クロック入力回路
　６２－ｊ，２０２－ｊ　　データ入力回路
　６４－ｊ，２０４－ｊ　　位相調整回路
　６４ａ　バッファ回路
　６４ｂ　デコーダ
　６４ｃ　スイッチ
　６４ｄ　キャパシタ
　６５－ｊ、２０５－ｊ　　位相調整制御回路
　６５ａ　期待値生成部
　６５ｂ　データ比較部
　６５ｃ　制御部
　６６　　位相調整指示回路
　６７　　縮退処理部
　６８　　受信データ処理部
１０１ａ　バッファ
１０３　　使用率監視部
１０４　　再調整タイミング制御部
１０５ａ　使用ビット制御部
１０５ｂ　データパタン制御部
２０６　　位相調整指示回路
２０７　　受信データ処理部
７０１　　クロックＳＷ
７０２－ｊ　　信号線ＳＷ
　以下に、本願の開示するデータ転送装置、データ送信装置、データ受信装置および制御方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
　まず、本実施例にかかる送信ＬＳＩと受信ＬＳＩの概要について説明する。図１は、本実施例にかかる送信ＬＳＩと受信ＬＳＩの概要を説明するための図である。図１に示すように、本実施例にかかる送信ＬＳＩ１００と受信ＬＳＩ２００は、Ｎ（Ｎは正の整数）本の信号線により接続されている。
　データ転送中に、位相調整を実行する場合には、送信ＬＳＩ１００および受信ＬＳＩ２００は、Ｎ本の信号線の一部を一時的に位相調整に使用し、残りの信号線をデータ転送に使用する。例えば、図１に示すように、送信ＬＳＩ１００および受信ＬＳＩ２００は、Ｎ／２本の信号線を用いて、データ転送を継続し、残りのＮ／２本の信号線を用いて、位相調整を実行する。このように、一部の信号線を用いて、クロックの位相調整を実行することで、データ転送を滞らせること無く、クロックの位相を最適に保つことができる。
　次に、本実施例にかかる送信ＬＳＩ１００と受信ＬＳＩ２００の構成について説明する。図２は、本実施例にかかる送信ＬＳＩ１００と受信ＬＳＩ２００の構成の一例を示す図である。図２に示すように、送信ＬＳＩ１００および受信ＬＳＩ２００は、システム管理装置３００に接続されている。
　送信ＬＳＩ１００は、送信データ処理部１０１、パタン生成部１０２、使用率監視部１０３、再調整タイミング制御部１０４、位相調整制御回路１０５、データ選択回路１０６－１～１０６－Ｎ、ＰＬＬ１０７、ラッチ（フリップフロップ回路）１０８－１～１０８－Ｎ、クロック出力回路１０９、データ出力回路１１０－１～１１０－Ｎを有する。
　また、受信ＬＳＩ２００は、クロック入力回路２０１、データ入力回路２０２－１～２０２－Ｎ、ラッチ（フリップフロップ回路）２０３－１～２０３－Ｎ、位相調整回路２０４－１～２０４－Ｎ、位相調整制御回路２０５－１～２０５－Ｎ、位相調整指示回路２０６、受信データ処理部２０７を有する。
　以下において、送信ＬＳＩ１００の各構成の説明を行った後に、受信ＬＳＩ２００の各構成の説明を行う。送信データ処理部１０１は、送信データを保持するバッファ１０１ａを有し、バッファ１０１ａに格納された送信データをデータ選択回路１０６に出力する処理部である。
　また、送信データ処理部１０１は、位相調整時に、位相調整制御回路１０５から使用ビット選択信号を取得する。この使用ビット選択信号は、送信データのデータ幅を識別する情報である。送信データ処理部１０１は、使用ビット選択信号に基づいて、送信データを出力するデータ選択回路を判定し、判定したデータ選択回路に送信データを出力する。
　パタン生成部１０２は、トレーニングパターンを生成し、生成したトレーニングパターンをデータ選択回路１０６－１～１０６－Ｎに出力する処理部である。
　使用率監視部１０３は、バッファ１０１ａのバッファ使用率を監視する処理部である。例えば、使用率監視部１０３は、バッファ１０１ａの最大記憶容量と、バッファ１０１ａのリードポイントとライトポイントに挟まれたデータ量とを基にして、バッファ使用率を算出する。使用率管理部１０３は、定期的にバッファ使用率を算出し、算出したバッファ使用率を再調整タイミング制御部１０４に出力する。
　再調整タイミング制御部１０４は、最後に位相調整を実行してからの時間と、バッファ使用率を基にして、再度位相調整を実行するタイミングと、位相調整に用いる信号線の本数を判定する処理部である。再調整タイミング制御部１０４は、再度位相調整を実行するタイミングと、位相調整に用いる信号線の本数をシステム管理装置３００に出力する。
　図３は、再調整のタイミングを説明するための図である。図３に示すように、送信ＬＳＩ１００、受信ＬＳＩ２００は、前回の位相調整が終了してから最大の位相調整周期Ｘの間に次の位相調整を行い、伝送エラーを発生させないようにする必要がある。再調整タイミング制御部１０４は、最小の通常運用時間Ｙ（Ｙ＜Ｘ）を設定し、最小の通常運用時間Ｙ経過後、Ｘ経過するまでの間に、全信号線の位相再調整を行うタイミングを判定する。なお、最小の通常運用時間とは、前回の位相調整が終了した後に、位相調整を行うことなく、データ転送を実行する最低限の運用時間を示す。
　ここで、位相再調整の各タイミングについて説明する。まず、前回の位相調整が行われてからの時間を計時し、最小の通常運用時間Ｙを経過した時点で、バッファ使用率が０％の場合について説明する（例えば、図３のＢに対応）。この場合、データ転送を停止しても性能低下は起きないので、再調整タイミング制御部１０４は、全ての信号線で位相調整を行うと判定し、判定結果をシステム管理装置３００に出力する。
　前回の位相調整が行われてからの時間を計時し、最小の通常運用時間Ｙを経過してから、次の運用時間となるまでの時間が、最大の位相調整時間Ｚとなった場合に、バッファ使用率が１００％の場合について説明する（図３のＡに対応）。ここで、最大の位相調整時間とは、位相調整が完了するまでの最大時間を示す。この場合、再調整タイミング制御部１０４は、全ての信号線で位相調整を行うと判定し、判定結果をシステム管理装置３００に出力する。
　前回の位相調整が行われてからの時間を計時し、最小の通常運用時間Ｙを経過してから、次の運用時間となるまでの間に、バッファ使用率が１００％を下回った場合について説明する（図３のＣに対応）。この場合、再調整タイミング制御部１０４は、Ｎ／２本の信号線で位相調整を行うと判定し、判定結果をシステム管理装置３００に出力する。
　位相調整制御回路１０５は、位相調整を制御する回路であり、使用ビット制御部１０５ａとデータパタン制御部１０５ｂを有する。使用ビット制御部１０５ａは、システム管理装置３００から、位相再調整を行う信号線の本数と位相再調整を行うタイミングの情報を取得した場合に、位相再調整を行う信号線の本数に基づいて、使用ビット選択信号を送信データ処理部１０１に出力する。
　例えば、Ｎ／２本の信号線で位相調整を行う場合には、使用ビット制御部１０５ａは、はじめに、データ幅「１～Ｎ／２」を通知する使用ビット選択信号を送信データ処理部１０１に出力する。かかる使用ビット選択信号を取得した送信データ処理部１０１は、データ１～Ｎをデータ選択回路１０６－１～１０６－Ｎ／２に出力する。
　そして、所定時間経過後、使用ビット制御部１０５ａは、データ幅「Ｎ／２＋１～Ｎ」を通知する使用ビット選択信号を送信データ処理部１０１に出力する。かかる使用ビット選択信号を取得した送信データ処理部１０１は、データ１～Ｎをデータ選択回路１０６－Ｎ／２＋１～１０６－Ｎに出力する。
　なお、全ての信号線で位相調整を行う場合には、使用ビット制御部１０５ａは、データ幅「１～Ｎ」を通知する使用ビット選択信号を送信データ処理部１０１に出力する。かかる使用ビット選択信号を取得した送信データ処理部１０１は、データ１～Ｎをデータ選択回路１０６－１～１０６－Ｎに出力する。
　データパタン制御部１０５ｂは、システム管理装置３００から、位相再調整を行う信号線の本数と位相再調整を行うタイミングの情報を取得した場合に、位相再調整を行う信号線の本数に基づいて、使用ビット選択信号を送信データ処理部１０１に出力する。　　　　　　
　例えば、Ｎ／２本の信号線で位相調整を行う場合には、データパタン制御部１０５ｂは、はじめに、送信データ選択信号をデータ選択回路１０６－１～１０６＋Ｎ／２に出力する。そして、所定時間経過後、データパタン制御部１０５ｂは、送信データ選択信号をデータ選択回路１０６－Ｎ／２＋１～１０６－Ｎに出力する。なお、全ての信号線で位相調整を行う場合には、データパタン制御部１０５ｂは、送信データ選択信号の出力を停止する。
　データ選択回路１０６－ｊ（ｊは１以上、Ｎ以下の正の整数；以下のｊも同様）は、送信データおよびトレーニングパターンを取得し、送信データ選択信号の受信有無に基づいて、送信データまたはトレーニングパターンをラッチ１０８－ｊに出力する回路である。具体的に、データ選択回路１０６－ｊは、データパタン制御部１０５ｂから送信データ選択信号を取得している場合には、送信データをラッチ１０８－ｊに出力する。一方、送信データ選択信号を受信していない場合には、トレーニングパターンをラッチ１０８－ｊに出力する。
　ＰＬＬ１０７は、クロックを生成し、生成したクロックをラッチ１０８－１～１０８－Ｎ、クロック出力回路１０９に出力する装置である。ラッチ１０８－ｊは、クロックの立ち上がり、立ち下がりにあわせてデータ（送信データまたはトレーニングパターン）を取得し、取得したデータをデータ出力回路１１０－ｊに出力する回路である。
　クロック出力回路１０９は、ＰＬＬ１０７から取得したクロックを受信ＬＳＩ２００のクロック入力回路２０１に送信する回路である。データ出力回路１１０－ｊは、ラッチ１０８－ｊから取得したデータ（送信データまたはトレーニングパターン）を受信ＬＳＩ２００のデータ入力回路２０２－ｊに送信する回路である。
　次に、受信ＬＳＩ２００の構成の説明に移行する。クロック入力回路２０１は、送信ＬＳＩ１００のクロック出力回路１０９からクロックを受信し、受信したクロックを位相調整回路２０４－１～２０４－Ｎに出力する回路である。
　データ入力回路２０２－ｊは、送信ＬＳＩ１００のデータ出力回路１１０－ｊからデータ（送信データまたはトレーニングパターン）を受信し、受信したデータをラッチ２０３－ｊに出力する回路である。
　ラッチ２０３－ｊは、調整後のクロックを位相調整回路２０４－ｊから取得し、クロックの立ち上がり、立ち下がりにあわせて、データ入力回路２０２－ｊから取得したデータを位相調整制御回路２０５－ｊ、受信データ処理部２０７に出力する回路である。
　位相調整回路２０４－ｊは、位相調整制御回路２０５－ｊから取得するＴＡＰ値（位相の調整値）に基づいて、クロック入力回路２０１から取得するクロックの位相を調整し、調整後のクロックをラッチ２０３－ｊに出力する回路である。なお、位相調整回路２０４－ｊの構成は、図１３に示した位相調整回路６４－ｊと同様である。
　位相調整制御回路２０５－ｊは、位相調整指示回路２０６から調整指示を取得した場合に、ラッチ２０３－ｊからトレーニングパターンを取得し、取得したトレーニングパターンに基づいて、ＴＡＰ値を判定する回路である。位相調整制御回路２０５－ｊの構成は、図１４に示した位相調整制御回路６５－ｊと同様である。
　位相調整指示部２０６は、システム管理装置３００から位相再調整を行う信号線の本数と、位相再調整を行うタイミングを受信した場合に、位相再調整を行う信号線の本数に応じて調整指示を位相調整制御回路２０５－１～２０５－Ｎに出力する処理部である。
　例えば、Ｎ／２本の信号線で位相調整を行う場合には、はじめに、位相調整指示回路２０６は、調整指示を位相調整制御回路２０５－Ｎ／２＋１～２０５－Ｎに出力する。そして、所定時間経過後、位相調整指示回路２０６は、調整指示を位相調整制御回路２０５－１～２０５－Ｎ／２に出力する。なお、全ての信号線で位相調整を行う場合には、位相調整指示回路２０６は、調整指示を位相調整制御回路２０５－１～２０５－ｊに出力する。
　また、位相調整指示回路２０６は、位相再調整を行う信号線の本数に基づいて、使用ビット選択信号を受信データ処理部２０７に出力する。例えば、Ｎ／２本の信号線で位相調整を行う場合には、データ幅「１～Ｎ／２」を通知する使用ビット選択信号を受信データ処理部２０７に出力する。そして、所定時間経過後、位相調整指示回路２０６は、データ幅「Ｎ／２＋１～Ｎ」を通知する使用ビット選択信号を受信データ処理部２０７に出力する。
　受信データ処理部２０７は、使用ビット選択信号に基づいて、受信データを取得する処理部である。例えば、使用ビット選択信号に含まれるデータ幅が「１～Ｎ／２」の場合には、ラッチ２０３－１～２０３－Ｎ／２から受信データを取得する。使用ビット選択信号に含まれるデータ幅が「Ｎ／２＋１～Ｎ」の場合には、ラッチ２０３－Ｎ／２＋１～２０３－Ｎから受信データを取得する。
　システム管理装置３００は、送信ＬＳＩ１００の再調整タイミング制御部１０４から位相再調整時の信号線の本数と、位相再調整のタイミングを取得した場合に、取得した信号線の本数と位相再調整のタイミングを送信ＬＳＩ１００、受信ＬＳＩ２００にブロードキャストする装置である。
　次に、本実施例にかかる送信ＬＳＩ１００の処理手順と、受信ＬＳＩ２００の処理手順について説明する。図４は、送信ＬＳＩ１００の処理手順を示すフローチャートである。図４に示すように、送信ＬＳＩ１００において、クロック出力回路１０９が受信ＬＳＩ２００にクロックの送信を開始し（ステップＳ１０１）、使用率監視部１０３がバッファ使用率を算出する（ステップＳ１０２）。
　再調整タイミング制御部１０４は、バッファ使用率を基にして位相再調整に用いる信号線の本数、位相再調整のタイミングを判定し（ステップＳ１０３）、判定結果をシステム管理装置３００に送信する（ステップＳ１０４）。
　位相調整制御回路１０５が、システム管理装置３００から位相再調整に用いる信号線の本数、位相再調整のタイミングを受信し（ステップＳ１０５）、信号線の本数はＮ本か否かを判定する（ステップＳ１０６）。
　位相再調整に用いる信号線の本数がＮ本の場合には（ステップＳ１０７，Ｙｅｓ）、送信ＬＳＩ１００はデータ転送を中断し（ステップＳ１０８）、全ての信号線からトレーニングパターンを送信する（ステップＳ１０９）。
　一方、位相再調整に用いる信号線の本数がＮ本未満の場合には（ステップＳ１０７，Ｎｏ）、送信ＬＳＩ１００は、Ｘビット幅の送信データを受信ＬＳＩ２００に送信し（ステップＳ１１０）、Ｎ本の信号線のうち、（Ｎ－Ｘ）本の信号線にトレーニングパターンを送信する（ステップＳ１１１）。
　そして、送信ＬＳＩ１００は、（Ｎ－Ｘ）本の信号線の位相再調整が終了した場合に、（Ｎ－Ｘ）ビット幅の送信データを受信ＬＳＩに送信し（ステップＳ１１２）、残りのＸ本の信号線にトレーニングパターンを送信する（ステップＳ１１３）。
　図５は、受信ＬＳＩ２００の処理手順を示すフローチャートである。図５に示すように、受信ＬＳＩ２００において、クロック入力回路２０１がクロックの受信を開始し、位相調整回路が前回の位相調整にて設定されたＴＡＰ値を用いて、クロックの位相を調整し（ステップＳ２０１）、受信データ処理部２０７がＮビット幅の送信データを受信する（ステップＳ２０２）。
　位相調整指示回路２０６が、システム管理装置３００から位相再調整に用いる信号線の本数、位相再調整のタイミングを受信し（ステップＳ２０３）、位相再調整に用いる信号線がＮ本であるか否かを判定する（ステップＳ２０４）。
　位相再調整に用いる信号線の本数がＮ本の場合には（ステップＳ２０５，Ｙｅｓ）、受信ＬＳＩ２００はデータ転送を中断し（ステップＳ２０６）、全ての信号線からトレーニングパターンを受信し（ステップＳ２０７）、クロックの位相を再調整する（ステップＳ２０８）。
　一方、位相再調整に用いる信号線がＮ本未満の場合には（ステップＳ２０５，Ｎｏ）、受信ＬＳＩ２００はＸビット幅の送信データを受信し（ステップＳ２０９）、Ｎ本の信号線のうち、（Ｎ－Ｘ）本の信号線からトレーニングパターンを受信し（ステップＳ２１０）、（Ｎ－Ｘ）本の信号線に対応したクロックの位相を再調整する（ステップＳ２１１）。
　そして、受信ＬＳＩ２００は、（Ｎ－Ｘ）本の信号線の位相調整が終了した場合に、（Ｎ－Ｘ）ビット幅の送信データを受信し（ステップＳ２１２）、Ｘ本の信号線からトレーニングパターンを送信し（ステップＳ２１３）、Ｘ本の信号線に対応したクロックの位相を再調整する（ステップＳ２１４）。
　図４および図５に示したように、送信ＬＳＩ１００および受信ＬＳＩ２００は、位相を再度調整する場合に、一部の信号線を用いてクロックの位相調整を実行するので、データ転送を滞らせること無く、クロックの位相を最適に保つことが出来る。
　次に、通常運用時および位相調整時の各種信号（使用ビット選択信号、送信データ選択信号）、データ線１～Ｎの状態について説明する。図６は、従来技術における通常運用時および位相調整時の各種信号、データ線１～Ｎの状態を示す図である。
　図６に示すように、従来の送信ＬＳＩ５０は、通常運用時において、使用ビット選択信号は、データ１～Ｎ（送信データがＮビット幅）となる。送信データ選択信号がデータ選択回路５５－１～５５－Ｎに送信される。
　また、信号線１～Ｎ／２には、データ１～Ｎ／２が送信され、信号線Ｎ／２＋１～Ｎには、データＮ／２＋１～Ｎが送信される。位相再調整時には、送信データ選択信号が、データ１～Ｎに送信されず、信号線１～Ｎには、トレーニングパターンが送信される。
　図７は、本実施例における通常運用時および位相調整時の各種信号、データ線１～Ｎの状態を示す図である。図７に示すように、本実施例における送信ＬＳＩ１００は、通常運用時において、使用ビット選択信号は、データ１～Ｎ（送信データがＮビット幅）となる。
　また、送信データ選択信号がデータ選択回路１０６－１～１０６－Ｎに送信される。また、信号線１～Ｎ／２には、データ１～Ｎ／２が送信され、信号線Ｎ／２＋１～Ｎには、データＮ／２＋１～Ｎが送信される。
　位相再調整１を実行する場合には、使用ビット選択信号は、データＮ／２＋１～Ｎとなり、送信データ選択信号が、データ選択回路１０６－Ｎ／２＋１～１０６－Ｎに送信される。そして、信号線１～Ｎ／２には、トレーニングパターンが送信され、信号線Ｎ／２＋１～Ｎには、データ１～Ｎが送信される。
　位相再調整２を実行する場合には、使用ビット選択信号は、データ１～Ｎ／２となり、送信データ選択信号が、データ選択回路１０６－１～１０６－Ｎ／２に送信される。そして、信号線Ｎ／２＋１～Ｎには、トレーニングパターンが送信され、信号線１～Ｎ／２には、データ１～Ｎが送信される。
　上述してきたように、本実施例にかかる送信ＬＳＩ１００および受信ＬＳＩ２００は、データ転送中に、位相調整を実行する場合に、Ｎ本の信号線の一部を一時的に位相調整に使用し、残りの信号線をデータ転送に使用するので、データ転送を滞らせること無く、クロックの位相を最適に保つことができる。
　ところで、図２に示した、送信ＬＳＩ１００、受信ＬＳＩ２００は、図１２に示した送信ＬＳＩ５０、受信ＬＳＩ６０と同様にして、縮退処理部を設けることにより、信号線に障害が発生した場合に、縮退処理を実行しても良い。
　図８は、その他の送信ＬＳＩ４００、受信ＬＳＩ５００の構成を示す図である。図８に示すように、送信ＬＳＩ４００は、送信ＬＳＩ１００の各機能部に加えて、縮退処理部４０１と、ＯＲ回路４０２を有している。
　縮退処理部４０１は、信号線１～Ｎを監視し、障害の発生していない信号線に対応した使用ビット選択信号をＯＲ回路４０２に出力する。ＯＲ回路４０２は、縮退処理部４０１から取得する使用ビット選択信号と、使用ビット制御部１０５ａから取得する使用ビット選択信号とを基にして、障害の発生していない信号線のうち、送信データを送信する信号線に対応した使用ビット選択信号を送信データ処理部１０１に出力する。
　縮退処理部５０１は、信号線１～Ｎを監視し、障害の発生していない信号線に対応した使用ビット信号をＯＲ回路５０２に出力する。ＯＲ回路５０２は、縮退処理部５０１から取得する使用ビット選択信号と、位相調整指示回路２０６から取得する使用ビット選択信号とを基にして、障害の発生していない信号線のうち、送信データを受信する信号線に対応した使用ビット選択信号を受信データ処理部２０７に出力する。
　また、本実施例では一例として、１つの送信ＬＳＩと一つの受信ＬＳＩとの間でクロックの位相を再調整する場合について説明したがこれに限定されるものではない。例えば、複数の送信ＬＳＩと一つの受信ＬＳＩとを接続し、受信ＬＳＩがデータ受信先を信号線毎に切り替えても良い。
　図９は、複数の送信ＬＳＩと受信ＬＳＩとを有するシステムの構成を示す図（一例）である。図９に示すように、複数の送信ＬＳＩ６００ａ～６００ｃが、受信ＬＳＩ７００に接続されている。送信ＬＳＩ６００ａ～６００ｃの構成は、図２に示した送信ＬＳＩ１００と同様である。
　受信ＬＳＩ７００は、クロックＳＷ７０１と、信号線ＳＷ７０２－１～７０２－Ｎを有している。その他の構成は、図２に示した受信ＬＳＩ２００と同様である。クロックＳＷ７０１は、送信ＬＳＩ６００ａ～６００ｃから送信されるクロックの内、いずれかのクロックを選択し、選択したクロックを、クロック入力回路２０１に出力する装置である。
　信号線ＳＷ７０２－ｊは、クロックＳＷ７０１にあわせて、送信ＬＳＩ６００ａ～６００ｃに接続された信号線からのデータを選択し、選択したデータをデータ入力回路２０２－ｊに出力する装置である。例えば、クロックＳＷ７０１が、送信ＬＳＩ６００ａのクロックを選択している場合には、送信ＬＳＩ６００ａのデータを選択し、データ入力回路２０２－ｊに出力する。
　ところで、本実施例において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部あるいは一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。

Claims (10)

  1. 　Ｎビット幅（Ｎは正の整数）の伝送路を介してデータを送信するデータ送信装置と、前記伝送路を介して前記データを受信するデータ受信装置を有するデータ転送装置において、
    前記データ送信装置は、
    クロックを出力するクロック出力部と、
    Ｘビット幅（Ｘは、Ｎ＞Ｘを満たす正の整数）の転送データを生成する転送データ生成部と、
    前記Ｎビット幅の伝送路が有するＮ本の伝送線のうち、（Ｎ－Ｘ）本の伝送線間の位相を調整する（Ｎ－Ｘ）ビット幅の位相調整データを生成する位相調整データ生成部と、
    前記クロックの出力に応じて、前記Ｘビット幅の転送データと前記（Ｎ－Ｘ）ビット幅の位相調整データを、Ｎビット幅のデータとして出力するデータ出力部を有し、
    前記データ受信装置は、
    前記データ受信装置における位相調整を制御する位相調整指示部と、
    前記クロックを入力して受信クロックを出力するクロック入力部と、
    前記Ｎビット幅のデータを入力するデータ入力部と、
    前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記Ｘビット幅の転送データを保持する転送データ保持部と、
    前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記（Ｎ－Ｘ）ビット幅の位相調整データを、位相調整後クロックを用いて保持する位相調整データ保持部と、
    前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力する位相設定部と、
    前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力する位相調整部を有することを特徴とするデータ転送装置。
  2. 　前記データ送信装置はさらに、
    転送データ生成部が生成する前記転送データを格納するバッファ部と、
    前記バッファ部が有するエントリ数に対する前記転送データが格納されるエントリ数の割合であるバッファ使用率を監視する使用率監視部と、
    前記データ出力部が出力する前記Ｘビット幅の転送データと前記（Ｎ－Ｘ）ビット幅の位相調整データのビット幅の割合を、前記バッファ使用率に基づいて変化させる使用ビット制御部を有することを特徴とする請求項１記載のデータ転送装置。
  3. 　前記データ送信装置はさらに、
    前記データ出力部が前記転送データを出力する転送期間の最小期間である最小データ転送期間と、前記データ出力部が前記位相調整データを出力する最大間隔である最大位相調整期間を計時する計時部を有し、
    前記データ出力部は、前記最小データ転送期間と前記最大位相調整期間に基づいて、前記位相調整データを出力することを特徴とする請求項１又は２記載のデータ転送装置。
  4. 　前記データ転送装置はさらに、
    前記位相調整指示部に対して前記位相調整を指示するシステム制御装置を有することを特徴とする請求項１～３のいずれか１項に記載のデータ転送装置。
  5. 　データを受信するデータ受信装置に接続されるとともに、Ｎビット幅（Ｎは正の整数）の伝送路を介して前記データを送信するデータ送信装置において、
    クロックを出力するクロック出力部と、
    Ｘビット幅（Ｘは、Ｎ＞Ｘを満たす正の整数）の転送データを生成する転送データ生成部と、
    前記Ｎビット幅の伝送路が有するＮ本の伝送線のうち、（Ｎ－Ｘ）本の伝送線間の位相を調整する（Ｎ－Ｘ）ビット幅の位相調整データを生成する位相調整データ生成部と、
    前記クロックの出力に応じて、前記Ｘビット幅の転送データと前記（Ｎ－Ｘ）ビット幅の位相調整データを、Ｎビット幅のデータとして出力するデータ出力部をを有することを特徴とするデータ送信装置。
  6. 　前記データ送信装置はさらに、
    転送データ生成部が生成する前記転送データを格納するバッファ部と、
    前記バッファ部が有するエントリ数に対する前記転送データが格納されるエントリ数の割合であるバッファ使用率を監視する使用率監視部と、
    前記データ出力部が出力する前記Ｘビット幅の転送データと前記（Ｎ－Ｘ）ビット幅の位相調整データのビット幅の割合を、前記バッファ使用率に基づいて変化させる使用ビット制御部を有することを特徴とする請求項５記載のデータ送信装置。
  7. 　前記データ送信装置はさらに、
    前記データ出力部が前記転送データを出力する転送期間の最小期間である最小データ転送期間と、前記データ出力部が前記位相調整データを出力する最大間隔である最大位相調整期間を計時する計時部を有し、
    前記データ出力部は、前記最小データ転送期間と前記最大位相調整期間に基づいて、前記位相調整データを出力することを特徴とする請求項５又は６記載のデータ送信装置。
  8. 　Ｎビット幅（Ｎは正の整数）の伝送路を介して、データ送信装置が送信するデータを受信するデータ受信装置において、
    位相調整を制御する位相調整指示部と、
    前記データ送信装置が出力するクロックを入力して受信クロックを出力するクロック入力部と、
    前記データ送信装置が出力する前記Ｎビット幅のデータを入力するデータ入力部と、
    前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記Ｘビット幅の転送データを保持する転送データ保持部と、
    前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記（Ｎ－Ｘ）ビット幅の位相調整データを、位相調整後クロックを用いて保持する位相調整データ保持部と、
    前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力する位相設定部と、
    前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力する位相調整部を有することを特徴とするデータ受信装置。
  9. 　前記データ受信装置は、
    前記位相調整指示部に対して前記位相調整を指示するシステム制御装置に接続されることを特徴とする請求項８記載のデータ受信装置。
  10. 　Ｎビット幅（Ｎは正の整数）の伝送路を介してデータを送信するデータ送信装置と、前記伝送路を介して前記データを受信するデータ受信装置を有するデータ転送装置の制御方法において、
    前記データ送信装置が有するクロック出力部が、クロックを出力するステップと、
    前記データ送信装置が有する転送データ生成部が、Ｘビット幅（Ｘは、Ｎ＞Ｘを満たす正の整数）の転送データを生成するステップと、
    前記データ送信装置が有する位相調整データ生成部が、前記Ｎビット幅の伝送路が有するＮ本の伝送線のうち、（Ｎ－Ｘ）本の伝送線間の位相を調整する（Ｎ－Ｘ）ビット幅の位相調整データを生成するステップと、
    前記データ送信装置が有するデータ出力部が、前記クロックの出力に応じて、前記Ｘビット幅の転送データと前記（Ｎ－Ｘ）ビット幅の位相調整データを、Ｎビット幅のデータとして出力するステップと、
    前記データ受信装置が有する位相調整指示部が、前記データ受信装置における位相調整を制御するステップと、
    前記データ受信装置が有するクロック入力部が、前記クロックを入力して受信クロックを出力するステップと、
    前記データ受信装置が有するデータ入力部が、前記Ｎビット幅のデータを入力するステップと、
    前記データ受信装置が有する転送データ保持部が、前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記Ｘビット幅の転送データを保持するステップと、
    前記データ受信装置が有する位相調整データ保持部が、前記データ入力部が入力する前記Ｎビット幅のデータのうち、前記（Ｎ－Ｘ）ビット幅の位相調整データを、位相調整後クロックを用いて保持するステップと、
    前記データ受信装置が有する位相設定部が、前記位相調整データ保持部が保持する前記位相調整データと、前記位相調整指示部の制御に基づいて、位相設定値を出力するステップと、
    前記データ受信装置が有する位相調整部が、前記受信クロックと前記位相設定値を入力し、前記位相設定値に基づいて前記受信クロックの位相が調整された位相調整後クロックを出力するステップを有することを特徴とするデータ転送装置の制御方法。
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