JPWO2012140783A1 - 半導体集積回路の対向ポートの自律初期化方法および半導体集積回路 - Google Patents

Abstract

システムマネージメント装置から起動される第１の半導体集積回路と、前記システムマネージメント装置から起動されない第２の半導体集積回路とを接続する伝送路上で、前記第１の半導体集積回路が前記第２の半導体集積回路と接続されていることを検出し、前記伝送路上の各レーンを、有効レーンを検出するための第１の信号状態にした後に、初期設定コードの各ビット値に対応する第２の信号状態にし、第２の半導体集積回路で、前記伝送路の各レーンごとに、前記第１および第２の信号状態を検出し、前記第２の半導体集積回路で、前記伝送路の各レーンごとに、前記検出された信号状態に基づいて、前記第１の信号状態を検出した後に、前記第２の信号状態を検出して前記初期設定コードの各ビット値を解読し、前記解読した初期設定コードに基づいて、前記第１の半導体集積回路と前記第２の半導体集積回路が、前記伝送路が接続される対向ポートの初期化処理を実行する。

Description

本発明は、複数の半導体集積回路で構成されるシステムにおける、電気的な通信を行う物理層の初期化方法および装置に関する。

コンピュータの処理能力の向上を求める要求はますます高まる一方である。その要求に対して、ＣＰＵ（中央演算処理装置）等の演算を主目的とする半導体集積回路は、高性能化の一途をたどっている。さらに、近年のコンピュータシステムにおいては、その処理能力の向上のために、各半導体装置をいくつも接続して大規模なシステムを構成するシステムが多くなってきている。このように、接続されるＣＰＵは、ＣＰＵ自身の性能向上とともに接続する数も増加の一途をたどる。その用途は、特別な演算をする研究施設のような場所のみでなく、各企業など、様々な場所で利用されている。この大規模コンピュータシステム要求に伴い、ＣＰＵなどの半導体集積回路の結合技術に対する要求はますます高くなっている。

複数の半導体集積回路が協調して動作するためには、互いの半導体集積回路が同期して起動できるようにする必要がある。
半導体集積回路同士を同期させる技術としては、それぞれの半導体集積回路にシステムインタフェースを介してシステムマネージメントデバイスをそれぞれ接続し、システムマネージメントデバイス同士が協調してそれぞれに接続される半導体集積回路を起動させる従来技術が知られている。

また、１つの半導体集積回路を初期設定した後に、半導体集積回路同士を接続するデータパスをデータ転送可能な状態にし、そのデータパスを使って半導体集積回路同士を協調して起動させる従来技術も知られている。

特表２００７−５１３４３６号公報 特表２００８−５４４３７８号公報 特開平８−２３７１０６号公報

しかし、上述の従来技術では、半導体集積回路ごとにシステムインタフェースが必要になって回路規模が増大してしまうという問題点を有していた。特に、近年の集積半導体素子の高密度集積化が進むにつれ、LSIの半導体素子数よりもそのLSIのインタフェース数によってLSIのダイサイズが決まる傾向が強くなってきている。LSIのインタフェースの数は、LSIの高機能化に伴い増加傾向にあるため、LSIのインタフェース数を極力少なくしたいという課題がある。

また、データパスを使って半導体集積回路同士を協調起動させるためには、データパス上でデータ転送を可能とするための複雑な手順が必要となり、起動時間も遅くなってしまうという問題点を有していた。

そこで、本発明の課題は、外部からの設定を最小限にして、簡単な手順でお互いの半導体集積回路の物理層が同調して起動可能とすることにある。
態様の一例において、システムマネージメント装置から起動される第１の半導体集積回路（ＬＳＩ１１）と、前記システムマネージメント装置から起動されない第２の半導体集積回路（ＬＳＩ１２）とを接続する伝送路上で、前記第１の半導体集積回路が前記第２の半導体集積回路と接続されていることを検出したときに、前記伝送路上の各レーン（ａ４）を、有効レーンを検出するための第１の信号状態にした後に、初期設定コードの各ビット値に対応する第２の信号状態にし、第２の半導体集積回路で、前記伝送路の各レーンごとに、信号状態を検出し、前記第２の半導体集積回路で、前記伝送路の各レーンごとに、前記検出された信号状態に基づいて、前記第１の信号状態を検出した後に、前記第２の信号状態を検出したときに、前記初期設定コードの各ビット値を解読し、前記解読した初期設定コードに基づいて、前記第１の半導体集積回路と前記第２の半導体集積回路が、前記伝送路が接続される対向ポートの初期化処理を実行する。

１つの半導体集積回路に外部から初期化の設定を行った後は、互いの半導体集積回路が同期していない状態でも、運用状態で通常データをやり取りする伝送路を用いて、お互いの半導体集積回路の物理層を同調して起動可能とするための初期設定コードを設定することが可能となる。これにより１つの半導体集積回路にアクセスすることによって複数の半導体集積回路の初期化を回路規模を縮小し簡単な手順で行うことが可能となる。

一般的に考えられる複数ＬＳＩ搭載システム（その１）を示す図である。 一般的に考えられる複数ＬＳＩ搭載システム（その２）を示す図である。 一般的に考えられる複数ＬＳＩ搭載システム（その３）を示す図である。 一般的に考えられる複数ＬＳＩ搭載システム（その４）を示す図である。 第１の実施形態のシステム構成例を示す図である。 第２の実施形態の複数ＬＳＩ搭載システムの構成例を示す図である。 第２の実施形態における対向レーン構成例を示す図である。 第２の実施形態における物理層初期化設定値の設定処理のフローチャートを示す図である。 第２の実施形態における初期設定コード伝達動作の説明図である。 第２の実施形態における初期設定コード送信レーンの例を示す図である。 第２の実施形態における初期設定コード送信予告パターンの例を示す図である。 第２の実施形態における初期設定コードの設定内容の例を示す図である。 第３の実施形態である対向レーン構成例を示す図である。 第３の実施形態における初期設定コード伝達動作の説明図である。 レシーバ検出器の構成例を示す図である。 レベル検出器での動作波形例を示す図である。 物理層初期化設定値の設定処理の他の実施形態のフローチャートを示す図である。

以下、本発明を実施するための形態について図面を参照しながら詳細に説明する。
以下の説明では、まず、半導体集積回路の物理層の初期化手法として一般的に考えられる手法について説明をし、その問題点について明らかにした上で、本実施形態について説明をする。

図１に一般的に考えられる複数ＬＳＩ搭載システム（その１）の接続概要を示す。例では、コンピュータ筐体ＡおよびＢを接続した例を示す。
本例では、筐体ＡおよびＢは、筐体間伝送路を通じて、それぞれ大規模半導体集積回路であるＬＳＩ１４およびＬＳＩ２３が接続されている。また、システムマネージメントデバイス１およびシステムマネージメントデバイス２は、筐体間をＬＡＮケーブルで接続されている。

コンピュータ筐体ＡおよびＢには、それぞれ４つの大規模半導体集積装置を備える（以下単に「半導体集積回路」と呼ぶ）。半導体集積回路装置は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、各ＣＰＵ（ノード）を制御するＮＣ（Ｎｏｄｅ Ｃｏｎｔｒｏｌｌｅｒ）のようなデバイスであったり、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｂｕｓ）スイッチである。図１中の矢印ｄは、各ＬＳＩ同士でデータのやり取りを行うデータバス線であり、一方、矢印ｓは、システムマネージメントデバイスから各ＬＳＩにレジスタ設定等に使用される通信信号線である。（この信号線は、一般に２本の信号線であることが多い。本明細では、説明の便宜上この信号線は１本として説明する。）このようなシステムの場合、システムマネージメントデバイス１がＬＳＩ１１〜ＬＳＩ１４の設定を、システムマネージメントデバイス２がＬＳＩ２１〜ＬＳＩ２４の設定を行う必要がある。つまり、その場合は、各システムマネージメントデバイスがお互いに通信を行い、ＬＳＩ１１〜ＬＳＩ１４およびＬＳＩ２１〜ＬＳＩ２４を協調させ起動させていく必要がある。この場合、ユーザは、システムマネージメントデバイス１から筐体Ｂに搭載されているＬＳＩ２１〜ＬＳＩ２４を設定が行えず、起動させる事ができない。

つまり、ユーザは筐体Ａおよび筐体Ｂの両方にアクセスする必要がある。なお、システムマネージメントデバイスが設定するのは、ＬＳＩ同士を接続するデータバスの動作速度や各種設定レジスタの値である。

さらに、図２および図３に、図１で示した一般的に考えられる複数ＬＳＩ搭載システムの接続をわかりやすく示すため、ＬＳＩ間の接続を部分的に抜き出して示す。図２は同一筐体内の、図３は異なる筐体間のＬＳＩの初期化を行うための構成を簡易的に示す。

図２は、システムマネージメントデバイス１が、ＬＳＩ１１およびＬＳＩ１２の初期化の設定を行う。図３は、システムマネージメントデバイス１がＬＳＩ１４の、システムマネージメントデバイス２がＬＳＩ２３の設定を行う。このように、システムマネージメントデバイスがそれぞれのデバイスにアクセスする必要があるため、各ＬＳＩに対しシステムインタフェースが必要となる。または、各筐体をまたいでいるために各ＬＳＩに対し個別のシステムマネージメントデバイスが必要である。

図４には、図２、図３とは別の一般的に考えられる複数ＬＳＩ搭載システムを示す。図２、図３とは異なり、各ＬＳＩは、特別なシステムインタフェースを持たない。各ＬＳＩは、まず、データを送受信できるように、自律的にデータパス（図４中のＤＡＴＡ１２またはＤＡＴＡ２３）を開通する、つまりデータ転送が可能な状態に遷移する。その後、そのデータパスを用い、データバスのプロトコルによって、対向ＬＳＩの設定を行うことも可能である。ただし、このような場合、通常データを転送できるように必要な複雑な動作が必要となる上、立ち上げる動作に時間がかかる。

上述のように、一般的に考えられる手法では、各ＬＳＩに対し個別のシステムマネージメントデバイスが必要であったり、対向ＬＳＩの設定に複雑な初期化動作が必要であったりする。

図５に、上述の一般的に考えられる手法の問題点を解決するための第１の実施形態のシステム構成例を示す。
図５において、半導体集積回路であるＬＳＩ１１およびＬＳＩ１２は、運用状態で通常データをやり取りするデータバスを用いて、対向するＬＳＩの初期化に最低限必要な設定を初期設定コードとして伝達することで、物理層の初期化を行う。

第１の実施形態ではシステムマネージメントデバイス1、半導体集積回路２（ＬＳＩ１１）、半導体集積回路３（ＬＳＩ１２）を備えたコンピューテングシステムの構成例である。システムマネージメントデバイス１は、システムインタフェース４を通じ、ＬＳＩ１１のチップの端子５を介してＬＳＩ１１の設定レジスタ６に直接アクセスする。ＬＳＩ１１は、送信データレーン制御部（ＴＸＤ ｃｔｒｌ）７で、送信データを初期化時に切り替えることで、運用状態で通常データをやり取りするデータバスである伝送路９を介してＬＳＩ１２へ初期設定値を送信する。一方、ＬＳＩ１２は、伝送路９の信号レベルをレベル検出器１１にて検出した後、伝送路９を介して受信した最低限必要な初期設定値を設定値解読器１２で解読し、自身の設定値レジスタ１３に値を確保する。

上述した構成を有する第１の実施形態では、まず、第１番目の半導体集積回路２であるＬＳＩ１１に対しては、従来と同様のシステムインタフェース４を使って、システムマネージメントデバイス１からＬＳＩ１１内の設定レジスタ６に、初期設定値が設定される。

次に、ＬＳＩ１１から第２番目の半導体集積回路３であるＬＳＩ１２に対しては、運用状態で通常データをやり取りするデータバスである伝送路９を使って、送信データレーン制御部７が、以下のような通信動作を実行する。まず、送信データレーン制御部７は、対向レーンを検出するためのレシーバ検出器が備えられている。本検出器はレーンの状態から対向する半導体集積回路が存在するかどうかを検出することができるようになっている。次に、伝送路９の各レーンのうち有効レーンを決定する。そして、伝送路９の各レーンの信号状態を、論理レベル“０”と論理レベル“１”が短い第１の時間間隔で所定回数だけ交互に変化する所定パターンを有する第１の信号状態にする。これにより論理レベル“０”と論理レベル“１”が正しく送信できたレーンを有効レーンとする。第１の信号状態の後に、送信データレーン制御部７は、伝送路９の各レーンの信号状態を、第１の時間間隔より十分に長い第２の時間間隔を有し、各レーンごとに初期設定コードの各ビット値“０”または“１”に対応する論理レベル“０”または“１”になる第２の信号状態にする。あるいは、第１の信号状態の後に、送信データレーン制御部７は、伝送路９の各レーンの信号レベル状態を、各レーンごとに初期設定コードの各ビット値“０”または“１”に応じて、上記所定パターンを有する状態または論理レベルの固定状態になる第２の状態にする。この第２の信号状態によってＬＳＩ１１のポートクロックをＬＳＩ１１と対向するＬＳＩ１２に伝える。

対向するＬＳＩ１２では、伝送路９の各レーンごとに、各レベル検出器１１が各レーンの信号レベルを検出する。そして、検出された信号レベルに基づいて、設定値解読器１２が、上述の所定パターンの状態である第１の信号状態を検出し有効レーンを決定された後、それに続く初期設定コードの各ビット値に対応する第２の信号状態を検出する。この検出動作を各レーンについて行うことにより、設定値解読器１２は、初期設定コードのビット列を解読し、ＬＳＩ１２内の設定レジスタ１３に設定する。これによって、ＬＳＩ１２のポートクロックがＬＳＩ１１のポートクロックと同じになる。これによってＬＳＩ１１とLSI12の物理層の初期設定が行われる。

このようにして、第１の実施形態では、ＬＳＩ１１とＬＳＩ１２の動作周波数がまだ同期していない状態であっても、運用状態で通常データをやり取りするデータバスである伝送路９を使って、ＬＳＩ１１とＬＳＩ１２とを通信し、初期設定コードを通信することができる。ＬＳＩ１１とＬＳＩ１２の動作周波数を合わせるようにこの初期設定コードを例えばポート用ＰＬＬ（Phased Locked Loop）回路の周波数値に対応するものとすれば、初期設定コードの通信によって、対向するＬＳＩ同士で動作周波数を同期させることが可能となる。そして、動作周波数を同期させた後は、同期した伝送路９を使って通常のパケットコマンドを通信することにより、物理層初期化のためのその他の設定値を、ＬＳＩ１１から対向するＬＳＩ１２に設定させることが可能となる。

図６は、第２の実施形態の複数ＬＳＩ搭載システムの構成例を示す図である。第２の実施形態は、第１の実施形態のＬＳＩ１１とＬＳＩ１２をよりシステムレベルで説明する図である。第２の実施形態は、図１に示される一般的に考えられる複数ＬＳＩ搭載システムに対応するが、図１のシステムと比較すると、図６の第２の実施形態では、筐体B用のシステムマネージメントデバイス２が不要である。また、それに合わせて各ＬＳＩの各種レジスタ設定を行うシステムインタフェースの数も１本のみでよい。

次に、図７に、図６の第２の実施形態の複数ＬＳＩ搭載システムから、対向するＬＳＩの一部のみを抜き出した対向レーン構成例を示す。ＬＳＩ１１とＬＳＩ１２は対向して接続する。

図７において、上半分は、ＬＳＩ１１からＬＳＩ１２へデータを送信するためのパスを、下半分は、ＬＳＩ１２からＬＳＩ１１へデータを送信するためのパスを示している。通常運用時には、この上半分／下半分の両方を用いて、ＬＳＩ１１とＬＳＩ１２間で、データのやり取りを行う。

ａ１およびｂ１は、送信バッファを示している。また、ａ６およびｂ６は、受信バッファを示している。ＬＳＩ１２の送信バッファａ１からは２本の信号線が、対向するＬＳＩ１２の受信バッファａ６に、伝送路ａ４を介して接続されている。同様に、ＬＳＩ２２の送信バッファｂ１からも２本の信号線が、対向するＬＳＩ１１の受信バッファｂ６に、伝送路ｂ４を介して接続されている。２本の信号線は、ノイズ耐性の高い差動信号を用いる例を示す。不要なノイズを防ぎ伝送品質を向上させるために、伝送路ａ４上には、送信バッファａ１側に終端抵抗ａ３が、受信バッファａ６側に終端抵抗ａ７が接続されている。同様の目的で、伝送路ｂ４上には、送信バッファｂ１側に終端抵抗ｂ３が、受信バッファｂ６側に終端抵抗ｂ７が接続されている。さらに、送信バッファａ１側には、対向レーンを検出するためのレシーバ検出器ａ２が備えられている。同様に、送信バッファｂ１側には、レシーバ検出器ｂ２が備えられている。レシーバ検出器ａ２は、伝送路ａ４のレーンの状態から対向するＬＳＩ１２（レシーバ）が存在するかどうかを検出することができるようになっている。同様にレシーバ検出器ｂ２は、伝送路ｂ４のレーンの状態から対向するＬＳＩ１１が存在するかどうかを検出することができるようになっている。レシーバ検出器の回路構成と動作については、図１５および図１６を用いて後述する。

ＬＳＩ１２の受信バッファａ６側の伝送路ａ４の各レーン上には、伝送路ａ４の各レーン上の信号レベルを検出するためのレベル検出器ａ５が接続されている。各レーンごとのレベル検出器ａ５は、対向するＬＳＩ１１が送信してきた初期設定コードの各レーンごとのビット値を解読するための設定値解読器ａ８に接続されている。そして、設定値解読器ａ８は、ＬＳＩ１２の設定レジスタ２１と接続される。同様に、ＬＳＩ１１の受信バッファｂ６側の伝送路ｂ４の各レーン上には、伝送路ｂ４の各レーン上の信号レベルを検出するためのレベル検出器ｂ５が接続されている。各レーンごとのレベル検出器ｂ５は、対向するＬＳＩ１２が送信してきた初期設定コードの各レーンごとのビット値を解読するための設定値解読器ｂ８に接続されている。そして、設定値解読器ｂ８は、ＬＳＩ１１の設定レジスタ１１と接続される。

ＬＳＩ１１内の設定レジスタ１１およびＬＳＩ１２内の設定レジスタ２１はそれぞれ、各ＬＳＩ内の各部の設定を行う。例えば、ＬＳＩ１１において、設定レジスタ１１は、ポート用ＰＬＬ１２に接続される。同様に、ＬＳＩ１２において、設定レジスタ２１は、ポート用ＰＬＬ２２に接続される。

一方、ＬＳＩ１１およびＬＳＩ１２内の各動作周波数の制御を行うためのＰＬＬとしては例えば、ポート用／チップ用の２種類のＰＬＬが搭載される。チップ用ＰＬＬ１４および２４はそれぞれ、ＬＳＩ１１およびＬＳＩ１２の各電源が投入されると、一定の周波数でクロックを発振する。ＬＳＩ１１内のポート用ＰＬＬ１２は、データレーンｂ４を通じて初期設定された後、その値を用いて起動する。同様に、ＬＳＩ２２内のポート用ＰＬＬ２２は、データレーンａ４を通じて初期設定された後、その値を用いて起動する。なお、ＬＳＩ１１内のポート用ＰＬＬ１２に対する初期の周波数設定は、図６のシステムマネージメントデバイス１から設定レジスタ１１を介して初期設定される。

ＬＳＩ１１内の初期化ステートマシン１３およびＬＳＩ２内の初期化ステートマシン２３は、各ＬＳＩ内の各モジュールにおける一連の初期化シーケンスの実行を制御する。
上述した構成を有する第２の実施形態では、まず、ＬＳＩ１１に対しては、従来と同様のシステムインタフェースを使って、図６のシステムマネージメントデバイス１からＬＳＩ１１内の設定レジスタ１１に、初期レジスタ値が設定される。

次に、図６の筐体Ａにおいて、ＬＳＩ１１からＬＳＩ１２に対しては、運用状態で通常データをやり取りするデータバスの各レーンａ４を使って、以下のような通信動作が実行される。まず、各レーンごとに設けられたレシーバ検出器ａ２は、各レーンａ４の状態から対向するＬＳＩ１２がそのレーンに接続されているか否かを検出する。各レーンのレシーバ検出器ａ２が動作することにより、どのレーンが使用可能かが判別される。例えば、レーン数を８としたとき、全てのレーンが使用可能であれば８レーン全てが使用される。また、４レーン以上７レーン以下が使用可能であれば使用可能な任意の４レーンが使用される。このようにして決定されたレーンを使って、ＬＳＩ１１内の初期化ステートマシン１３は、次のような制御動作を実行する。すなわち、使用される各レーンａ４の信号レベル状態を、論理レベル“０”と論理レベル“１”が短い第１の時間間隔で所定回数（例えば５回）だけ交互に変化する所定パターンを有する状態にする。その後に、使用される各レーンａ４の信号レベル状態をＬＳＩ１２が初期化設定コードを認識するために、第１の時間間隔より十分に長い第２の時間間隔を有し、各レーンごとに初期設定コードの各ビット値“０”または“１”に対応する論理レベル“０”または“１”になる状態にする。

対向するＬＳＩ１２では、各レーンａ４ごとに、各レベル検出器ａ５が各レーンの信号レベルを検出する。そして、各レーンで検出された各信号レベルに基づいて、設定値解読器ａ８が、上述の所定パターンの状態を検出した後、それに続く初期設定コードの各ビット値に対応する状態を検出する。この検出動作を各レーンについて行うことにより、設定値解読器１２は、初期設定コードのビット列を解読し、ＬＳＩ１２内の設定レジスタ２１に設定する。

このようにして、第２の実施形態では、ＬＳＩ１１とＬＳＩ１２の動作周波数がまだ同期していない状態であっても、運用状態で通常データをやり取りするデータバスの各レーンａ４を使って、ＬＳＩ１１とＬＳＩ１２とを通信し、ＬＳＩ１１とＬＳＩ１２の動作周波数に合わせるように初期設定コードを通信することができる。設定レジスタ２１に設定された初期設定コードは、ポート用ＰＬＬ２２の動作周波数を設定する。この結果、ＬＳＩ１２内のポート用ＰＬＬ２２の動作周波数を、対向するＬＳＩ１１内のポート用ＰＬＬ１２の動作周波数と同期させることが可能となる。

そして、ＬＳＩ１１内の初期化ステートマシン１３は、ポート用ＰＬＬ１２および２２の各動作周波数を同期させた後は、各データバスの各レーンａ４およびｂ４を使って、ＬＳＩ１２内の初期化ステートマシン２３との間で、通常のパケットコマンドを通信するための初期化シーケンスを実行する。これにより、物理層初期化のためのその他の設定値を、ＬＳＩ１１から対向するＬＳＩ１２に設定させることが可能となる。

以上のようにして、図６の筐体Ａにおいて、ＬＳＩ１１からＬＳＩ１２に対して初期化処理が完了した後、今度はＬＳＩ１２からＬＳＩ１４に対する初期化処理が実行される。それが完了するとさらに筐体Ａ内のＬＳＩ１４から筐体Ｂ内のＬＳＩ２３に対する初期化処理が実行される。さらにそれが完了すると、筐体Ｂにおいて、ＬＳＩ２３からＬＳＩ２１やＬＳＩ２４に対する初期化処理が実行される。このようにして、ただ１つのシステムマネージメントデバイス１とシステムインタフェースのみを用意するだけで、各ＬＳＩ間で数珠繋ぎ的に次々と初期化処理を自律的に実行させることが可能となる。

図８は、第２の実施形態における物理層初期化設定値の設定処理のフローチャートである。このフローチャートにおいて、左側に送信側ポート（ＴＸポート）の処理群Ｓ８０１ｔ〜Ｓ８１０ｔ、右側に受信側ポート（ＲＸポート）の処理群Ｓ８０１ｒ〜Ｓ８１０ｒを示す。ここでは例として、ＬＳＩ１１を送信側、ＬＳＩ１２を受信側とする。すなわち、図７の上半分が動作する例である。送信側ポート（ＴＸポート）の処理群Ｓ８０１ｔ〜Ｓ８１０ｔは、図７に示されるＬＳＩ１１内の初期化ステートマシン１３が所定の送信制御プログラムを実行する処理である。また。受信側ポート（ＲＸポート）の処理群Ｓ８０１ｒ〜Ｓ８１０ｒは、図７に示されるＬＳＩ１２内の初期化ステートマシン２３が所定の受信制御プログラムを実行する処理である。ＬＳＩ１２を送信側、ＬＳＩ１１を受信側とする場合（図７の下半分の場合）には、ＬＳＩ１２内の初期化ステートマシン２３が、処理群Ｓ８０１ｔ〜Ｓ８１０ｔに対応する送信制御プログラムを実行する。また、ＬＳＩ１１内の初期化ステートマシン１３が、処理群Ｓ８０１ｒ〜Ｓ８１０ｒに対応する受信制御プログラムを実行する。

図８において、まず、ステップＳ８０１ｔでＬＳＩ１１の電源をオンする。同様に、ステップＳ８０１ｒでＬＳＩ１２の電源をオンする。ＬＳＩ１１およびＬＳＩ１２は、電源がオンされると、チップ外部から供給されるリファレンスクロックに基づいてベースクロックを自律的にオンする（ステップＳ８０２ｔおよびＳ８０２ｒ）。このベースクロックは、説明の便宜上１ＭＨｚとする。ただし、本実施形態はこのベースクロック速度を制限するものではない。ベースクロックは、図７のチップ用ＰＬＬ１４および２４がそれぞれ出力するクロックである。

上記電源オン動作の後、本実施形態では、ステップＳ８０３ｔにて、ＬＳＩ１１内の設定レジスタ１１（図７）に、図６のシステムマネージメントデバイス１から、初期レジスタ値が設定される。

その後、ステップＳ８０４ｔにて、データ転送速度に依存する、設定レジスタ１１に設定されたポートクロックによって、物理層へのポートクロックがオンされる。
次に、ステップＳ８０５ｔにて、各レーンａ４の各レシーバ検出器ａ２によって、対向レーンの有無が自律的に検知される。

有効な対向レーンが検知されたら、ステップＳ８０６ｔにて、その有効レーンａ４にて、後述する所定パターンになるように伝送路が制御されることにより、初期設定コードが送信される。

一方、受信側のＬＳＩ１２では、ベースクロックのオンの後、各レーンごとに設けられている図７のレベル検出器ａ５が動作を開始している。このため、ステップＳ８０６ｒにて、ＬＳＩ１１側から有効な各レーンａ上に送信された初期設定コードの信号レベルが、各レーンに対応する各レベル検出器ａ５にて検出される。

各レベル検出器ａ５にて検出された各信号レベルは、ステップＳ８０７ｒにて、図７の設定値解読器ａ８にてそれぞれ解読され、有効なレーン分の解読結果が合わせられて、初期設定コードとして解読され、図７の設定レジスタ２１に設定される。

その後、ステップＳ８０８ｒにて、設定レジスタ２１に設定された初期設定コードに対応する周波数で、ポートクロックがオンさせられる。これにより、図７のＬＳＩ１２内のポート用ＰＬＬ２２が動作を開始し、各ＬＳＩの物理層初期化を行うための設定が完了する。

その後は、ステップＳ８０９ｔ（送信側）およびＳ８０９ｒ（受信側）にて、各データバスの各レーンａ４およびｂ４を使って、初期化シーケンスにより、物理層の初期化が行われる。そして、ステップＳ８１０ｔで送信側のＬＳＩ１１内のLSI12に送信する全てのレジスタ値がLSI12に送信され、ステップＳ８１０ｒで受信側のＬＳＩ１２内でそれらのレジスタ値の受信、反映の処理が実行される。この結果、データバスの両ポートは、伝送可能な通常運用状態に遷移する。

図９は、図８のステップＳ８０６ｔおよびＳ８０６ｒで行われる初期設定コードの伝達動作の説明図である。図９は、送信側のＬＳＩ１１が、ステップＳ８０６ｔにて、ステップＳ８０５ｔで検出した有効レーンａ４（図７）上で信号レベルを操作する状態を示している。送信側のＬＳＩ１１は、図７の設定レジスタ１１および２１で設定された回数分の１→０変化の所定パターンを生成する（図９の有効レーン伝達フェーズ）。その後、実際に送る初期設定コードのビット値を送る。図９の例では、有効レーンを４レーン使用して初期設定コードを送信しており、初期設定コードの各ビット値は、有効レーン［０］と［１］と［３］が“１”、有効レーン［２］が“０”である。この結果、初期設定コードの４ビット値“１１０１”が送信される。

一方、受信側のＬＳＩ１２の設定値解読器ａ８は、上述したレーンの状態を検出する。まず、ＬＳＩ１２は、０→１変化の所定パターンを全レーンで検出するよう動作する。図９に示すように、時間長に関する閾値Ｔｈ０以上なおかつ、閾値Ｔｈ２以下のパターンについて、レーンの状態が”０”または、”１”になったと判定する。つまり、Ｔｈ０以下の場合はノイズ等でレーンの一次的に変化したと判断し、Ｔｈ２以下の場合は、この値は、最終的に通知される初期設定コードとは違うと判定する。そして、“０”または、“１”を検出した場合、次は、その反対の値を期待して、再度データレーンの変化を待つ。そして、このＴｈ０以上Ｔｈ２以下の“１”または“０”をｎ＝５回以上検出したレーンは、有効レーンと判断して、その所定パターンに続く初期設定コードの各ビット値も同時に期待する。５回以上の“０”または“１”を検出したレーンについて、さらにＴｈ２以上の時間長を有するデータを受信した場合は、その値が初期設定コードのビット値と判定し、設定レジスタ２１にセットする。なお、５回受信の信号変化で受信を期待する場合、図９の有効レーン［０］または［２］に示されるように、最初の“０”の変化は受信側で検出されないため、送信ＬＳＩ１２は、６回以上の“０”および“１”変化の所定パターンを送信する。このような制御により初期設定コードを受信することができる。

期待時間：（Ｔｈ０＜Ｔｈ２）は、例えば周波数が１ＭＨｚのベースクロックを用いて計時する。例えば、Ｔｈ０＝３［ｕＳ］（３サイクル）、Ｔｈ２＝１０［ｕＳ］（１０サイクル）のように設定する。ただし、図７のレシーバ検出器ａ２およびｂ２のメカニズムによってこれらのレーンの状態を満たしてしまうと、間違った初期設定コードを受信してしまう恐れがある。このため、Ｔｈ０、Ｔｈ２、”０”“１”の繰り返しの所定パターン検出の回数ｎとしては、システムにあった適切な回数を設定する必要がある。本実施形態では、”０”“１”の繰り返しの所定パターン検出を５回にしていることと、Ｔｈ２がレシーバ検出器ａ２およびｂ２では現われることのない十分長いパターンを設定しているため、正確に初期設定コードを受信できるようになっている。

本実施形態では、ＬＳＩ１２の設定値Ｔｈ０、Ｔｈ１、およびｎの値を、外部から変更する機会がないので設計時に十分検証しておく必要がある。特に、Ｔｈ２は初期設定コードを表す以外には絶対に出現しない長い時間を設定することが望ましい。

図１０は、第２の実施形態における初期設定コード送信レーンの例を示す図であり、いずれのレーンを用いて初期設定コードが送信されるかを示す有効レーンのビットアサインの例を示している。各レーンは、故障しているケースがある。図７のレシーバ検出器ａ２およびｂ２で未検出となったレーンは、データが送信できないため、有効に検出できたレーンだけで初期設定コードを送信する。

例えば図１０（１）で、Ｌａｎｅ０（第０番目のレーン）からＬａｎｅ７（第７番目のレーン）の○印として示されるように、全レーンで対向レシーバが有効な場合は、レーンＬａｎｅ０／Ｌａｎｅ１／Ｌａｎｅ２／Ｌａｎｅ３を用いて初期設定コードを送信する。また、図１０（２）で、Ｌａｎｅ０とＬａｎｅ２の各×印として示されるように、０番目と２番目のレーンが故障している場合は、レーンＬａｎｅ１／Ｌａｎｅ３／Ｌａｎｅ４／Ｌａｎｅ５を用いて設定コードを送信する。さらに、図１０（３）で、Ｌａｎｅ０、１、２、４の各×印として示されるように、０、１、２、４番目の各レーンが故障している場合は、レーンＬａｎｅ１／Ｌａｎｅ３／Ｌａｎｅ４／Ｌａｎｅ５を用いて設定コードを送信する。このように初期設定コードは、有効レーンの若番から４ビットを用いて送信する。

本実施形態では、故障が４レーンまでは、縮退して動作継続しているデータバスを使用していると仮定している。４レーン以上の故障の場合、そもそもデータバスを使用不可能となることから初期設定コードは４レーンで送信する仕様とする。

図１１は、第２の実施形態において、送信側のＬＳＩ１１から初期設定コードのビット値の送信前に各レーンで送信する、所定パターンである送信予告パターンの例を示す図であり、”０”“１”の変化パターンとする場合の例を示す。本実施形態では、物理的にとなり合うレーンで”０”“１”の送信パターンを逆にする例を示す。このように送信しておくと、レーンの短絡等も検出できる可能性があり、受信側のＬＳＩ１２は、隣り合うレーンで、図１１のＰａｔ０で示される所定パターンとＰａｔ１で示される所定パターンが受信できていることをチェックするチェッカーを入れても良い。

図１２は、第２の実施形態における初期設定コードの設定内容の例を示す図である。初期設定コードの設定値“００００”“１１１１”は、レーン故障時における信号レベルのクリップ状態を検出しないように、少なくとも１ビットは、“０”“１”が異なることが好ましいため、予備のコードとする。上記２つのコード以外の残りの１４種類の初期設定コードを設定できる。例えば、設定値が“０００１”の場合、伝送速度が１０Ｇｂｐｓの設定をポートクロックの周波数に設定し、ポートクロックを発振させるためのアナログ設定となるオプション１を設定する。この初期設定コードで設定する値は、初期化時に決まっていないといけない最低限の内容であり、その他の多数の設定値に関しては、物理層の初期化が終わった後、レジスタライトのパケットコマンドとして、物理層からデータバスを通じて通常オペレーションの用途で設定すれば良い。

このような設定をすることで、ＬＳＩ１１は、対向するＬＳＩ１２のポートクロックの設定を行い、同じクロック周波数で物理層初期化を行い、同一の伝送速度で立ち上がることができる。そして、立ち上がった後に対向するＬＳＩ１２の全レジスタ設定を、先に立ち上がった伝送路を通じて行う。この方法を繰り返すことによって、図６に示される複数ＬＳＩ搭載システムの構成例において、１つのシステムマネージメントデバイス１から物理的に接続される全てのＬＳＩの設定を行うことが可能となる。

図１３は、図７に示される第２の実施形態とは別の第３の実施形態である対向レーン構成例を示す図である。図１３において、図７の構成と同じ番号が付された部分は、図７の場合と同じ動作をする。図１３の第３の実施形態が図７の第２の実施形態と異なる部分は、ＬＳＩ１とＬＳＩ２を接続する伝送路上の各レーンａ４およびｂ４に、ＡＣ（交流）結合用キャパシタが入っている点である。高速伝送では、ノイズ耐性の向上のため、ＡＣ接続する場合がある。この場合、第２の実施形態の場合とは異なる動作をする必要がある。第３の実施形態の基本的な動作は第２の実施形態と同様である。ただし、図９を用いて説明した、初期設定コードの伝達動作は使用できない。ＡＣ接続がある場合、図９で示したように“０”または、“１”を長時間（ＤＣ的）に変化させても、その変化を受信側で検出できないためである。よって、図１４に示されるような初期設定コード伝達動作を用いる。

図１４において、まず、受信側のＬＳＩ１２は有効レーンで送信されてくる“０”“１”の繰り返しの所定パターンを受信する。規定回数（ｎ）のトグル、この場合“１”から始まる繰り返しの所定パターンを検出する。たとえば、送信側から“１”→“０”→“１”→“０”→“１”を受信したら、次からの値に基づいて初期設定コードのビット値を記録する。

このとき、“１”→“０”の変化を繰り返すレーンで初期設定コードのビット値“１”を受信したとし、“０”で固定されるレーンで初期設定コードのビット値“０”を受信したとする。つまり、図１４の有効レーン［０］［１］［３］は、“１”、有効レーン［２］は“０”を受信したと判定する。ただし、受信側でサンプリングするクロックは、必ず送信データをサンプリングできるように、送信パターンに対して、小さくする必要がある。たとえば、送信するデータパターンは、その伝送が可能な最低周波数とし、受信側の検出器の動作速度をその３倍程度としデータを確保する構造とすれば良い。

図１５に、図７（第２の実施形態）または図１３（第３の実施形態）にけるレシーバ検出器ａ２およびｂ２の構造例を示す。図１５において、図７または図１３のＬＳＩ１１とＬＳＩ１２間のレーンａ４またはｂ４に対応する信号線であるＳｉｇ＿ａは、図７または図１３の送信ドライバａ１またはｂ１とは別に、サンプリング回路ｄ１に接続される。サンプリング回路ｄ１は、Ｓｉｇ＿ａ電圧を強制的に“Ｈ”にする電圧制御機能と、Ｓｉｇ＿ａの電圧レベルを検出する電圧レベル検出機能を有する。サンプリング回路ｄ１で検出されたＳｉｇ＿ａの電圧Ｓｉｇ＿ｖｌａｎｅは、リファレンス電圧生成器ｄ２で生成したリファレンス電圧Ｓｉｇ＿ｖｒｅｆと電圧レベル比較器（図中、Ｃｍｐ）ｄ３で比較される。そして、Ｓｉｇ＿ａの電圧Ｓｉｇ＿ｖｌａｎｅがリファレンス電圧Ｓｉｇ＿ｖｒｅｆ以下であれば、電圧レベル比較器ｄ３の出力電圧Ｓｉｇ＿ｄｅｔが、“Ｈ”となる。

図１６に、図１５の構成例を有する、図７または図１３のレシーバ検出器ａ２またはｂ２での動作波形例を示す。Ｓｉｇ＿ａはレーン電圧であり、Ｓｉｇ＿ｄｅｔはレシーバ検出器ａ２またはｂ２の出力信号を示す。縦軸は電圧［Ｖ］、横軸は時間［ｔ］を表現している。

制御の順番に説明する。Ｓｉｇ＿ａは、最初サンプリング回路ｄ１（図１５）の電圧制御機能により、“Ｈ”になる。その後、一定時間待った後、図中ｔｉｍ＿ｄｅｔのタイミングでサンプリング回路ｄ１のレベル検出機能を有効にする。この時、Ｓｉｇ＿ａの電圧は、ＬＳＩ内の終端抵抗により、電圧が降下する。一定量の電圧まで下がると、Ｓｉｇ＿ｄｅｔが“Ｈ”となる。

図１６（ａ）はレシーバ側のＬＳＩが存在する場合、図１６（ｂ）はレシーバ側のＬＳＩが存在しない場合を示す。レシーバが存在しない場合は、Ｓｉｇ＿ａ全体に存在する容量が小さいため、Ｓｉｇ＿ｄｅｔが“Ｌ”→“Ｈ”となる時間ｔ１が短い。一方、レシーバが存在する場合、Ｓｉｇ＿ａ全体の容量が大きいため、Ｓｉｇ＿ｄｅｔが“Ｌ”→“Ｈ”となる時間ｔ２が長い。このｔ１とｔ２の時間の長さの違いによって対向するレシーバが存在するかどうかを判別することができる。

図１７は、図８に示した第２の実施形態における物理層初期化設定値の設定処理のフローチャートを拡張したフローチャートである。図１７において、図８の場合と同じステップ番号を付した処理は、図８の場合と同じ処理である。図８の例では、２つのＬＳＩの物理層初期化フローを示したが、図１７には、３つのＬＳＩの物理層初期化フローを示す。なお、このケースではＬＳＩが３つであるが、ＬＳＩが３個以上のシステムにおいては、２個目のＬＳＩの動作をそれ以降（３番目以降のＬＳＩ）も同様の動作を行えば良い。

図８にはＬＳＩ１１からＬＳＩ１２への初期化設定値を伝達した。その部分は、図１７のフローチャートでも同様である。以下の説明では、それ以降の動作を説明する。
ＬＳＩ１２は、ＬＳＩ１１との間で物理層初期化が終わった後、例えばＬＳＩ１４との間で物理層の初期化を行う。一連の動作はＬＳＩ１１とＬＳＩ１２間の場合とほぼ同等である。以下に、順に説明する。

ＬＳＩ１２は、受信ポート（ＲＸ）側で受信した初期設定コードを自身の、ＬＳＩ１４と接続されている送信ポート（ＴＸ）側に、伝達する（ステップＳ８０６ｔ′）。伝達された初期設定情報は、ＬＳＩ１４に向けて送信される。

ＬＳＩ１４は、図８のステップＳ８０１ｒ、Ｓ８０２ｒと同様の電源投入動作後（ステップＳ８０１ｒ′、Ｓ８０２ｒ′）、自律で立ち上がる。その後、図８のステップＳ８０６ｒと同様に、初期設定コードが送信されてくるのを待つ（ステップＳ８０６ｒ′）。

初期設定コードを受信したＬＳＩ１４は、図８のステップＳ８０７ｒ〜Ｓ８１０ｒと同様の一連の物理層初期化シーケンスを実行する（ステップＳ８０７ｒ′〜Ｓ８１０ｒ′）。ステップＳ８０９ｔ′（送信側）およびＳ８０９ｒ′（受信側）にて、各データバスの各レーンを使って、初期化シーケンスにより、物理層の初期化が行われる。そして、ステップＳ８１０ｔ′で送信側のＬＳＩ１２内のＬＳＩ１４に送信する全てのレジスタ値がＬＳＩ１４に送信され、ステップＳ８１０ｒ′で受信側のＬＳＩ１４内でそれらのレジスタ値の受信、反映の処理が実行される。この結果、データバスＬＳＩ１２とＬＳＩ１４の両ポートは、伝送可能な通常運用状態に遷移する。

その後、他のＬＳＩとのポートを初期化したい場合には、そのポートに初期設定コードを送信する。その後は、これまでと同様の手順を繰り返せば良い。
本シーケンスは、上記説明に限定されるものではない。また、初期化順についても、ユーザが任意に制御すれば良い。

以上説明した第１、第２、第３の実施形態により、対向ＬＳＩの初期化に必要なレジスタを確実に設定することが可能となる。
第１〜第３の実施形態によれば、１つのデバイスから順番に初期化の設定を行えるため、各デバイスが、物理的に接続してあれば、全てのシステムのデバイスを起動（初期化）することが可能となる。

第１〜第３の実施形態では、ある１つのデバイスにアクセスすれば良いので、大規模な接続になっても集中した管理が可能となる。
第１〜第３の実施形態では、システムマネージメントデバイスからの信号線を削減できる可能性がある。少なくとも各ＬＳＩの初期化においては、システムマネージメントデバイスは１つのデバイスに対して接続されていれば良い。

第１〜第３の実施形態では、特定の回路は、必ず決まった周波数のクロックで動作させ、その回路で初期設定値を設定レジスタに設定することで、初期設定コードを受信するＬＳＩは各種任意の動作周波数で物理層を起動させることが可能である。

第１〜第３の実施形態では、非常に単純な回路で初期設定値を設定レジスタに設定できるため、データバスを初期化してからレジスタ設定する方法と比較すると、回路設計の難易度が低いため設計が容易である。

Claims (10)

1. システムマネージメント装置から起動される第１の半導体集積回路と、前記システムマネージメント装置から起動されない第２の半導体集積回路とを接続する伝送路上で、前記第１の半導体集積回路が前記第２の半導体集積回路と接続されていることを検出したときに、前記伝送路上の各レーンを、有効レーンを検出するための第１の信号状態にした後に、初期設定コードの各ビット値に対応する第２の信号状態にし、
   第２の半導体集積回路で、前記伝送路の各レーンごとに、信号状態を検出し、
   前記第２の半導体集積回路で、前記伝送路の各レーンごとに、前記検出された信号状態に基づいて、前記第１の信号状態を検出した後に、前記第２の信号状態を検出したときに、前記初期設定コードの各ビット値を解読し、
   前記解読した初期設定コードに基づいて、前記第１の半導体集積回路と前記第２の半導体集積回路が、前記伝送路が接続される対向ポートの初期化処理を実行する、
   ことを特徴とする半導体集積回路の対向ポートの自律初期化方法。
2. 前記第１の信号状態は、前記伝送路上の各レーンの信号の論理レベルが第１の時間間隔で所定回数だけ交互に変化する所定パターンを有する状態であり、
   前記第２の信号状態は、前記第１の時間間隔より長い第２の時間間隔を有し、前記各レーンごとに初期設定コードの各ビット値に対応する論理レベルになる状態である、
   ことを特徴とする請求項１に記載の半導体集積回路の対向ポートの自律初期化方法。
3. 前記第１の信号状態は、前記伝送路上の各レーンの信号の論理レベルが第１の時間間隔で所定回数だけ交互に変化する所定パターンを有する状態であり、
   前記第２の状態は、前記初期設定コードの各ビット値に応じて、前記論理レベルが交互に変化する状態または前記論理レベルが固定した状態の何れかの状態をとる状態であり、
   ことを特徴とする請求項１に記載の半導体集積回路の対向ポートの自律初期化方法。
4. 第１の半導体集積回路のベースクロックをオンし、対向レーンの存在を検出し、有効レーンを判断する情報を前記初期設定手段内のレジスタに設定し、ポートクロックをオンし、有効レーンを判断する情報を第２の半導体集積回路に送り、有効レーンを判断し、ポートクロックに対応する初期設定コードを前記有効レーンを介して第２の半導体集積回路に送信し、第２の半導体集積回路が第１の半導体集積回路からの初期設定コードを受信し、これを解読し、この初期設定コードにより第１の半導体集積回路のポートクロックに対応して第２の半導体集積回路のポートクロックをオンし、第１の半導体集積回路と第２の半導体集積回路によって同一のポートクロックによって送受信を行うことによって物理層での初期設定を行う請求項１記載の半導体集積回路の対向ポートの自律初期化方法。
5. 前記初期化処理が終了した前記第２の半導体集積回路を新たに前記第１の半導体集積回路とし、
   前記新たな第１の半導体集積回路に接続される他の半導体集積回路を新たな前記第２の半導体集積回路とし、
   前記新たな第１の半導体集積回路と前記新たな半導体集積回路との間で、前記請求項１に記載の一連の過程を実行する、
   ことを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路の対向ポートの自律初期化方法。
6. 他の半導体集積回路に接続する伝送路上で、他の半導体集積回路が接続されていることを検出したとき、前記伝送路上の各レーンを、有効レーンを検出するための第１の信号状態にした後に、初期設定コードの各ビット値に対応する第２の信号状態にする送信データレーン制御部と、
   前記他の半導体集積回路から受信した信号について、前記伝送路の各レーンごとに信号状態を検出するレベル検出器と、
   前記伝送路の各レーンごとに、前記レベル検出器によって検出された第２の信号状態に基づいて、前記初期設定コードの各ビット値を解読して初期設定する初期設定手段と、
   を有することを特徴とする半導体集積回路。
7. 前記送信データレーン制御部は、前記伝送路上の各レーンの第１の信号状態を、論理レベルが第１の時間間隔で所定回数だけ交互に変化する所定パターンを有するようにした後に、第２の信号状態を前記第１の時間間隔より長い第２の時間間隔を有し、前記各レーンごとに初期設定コードの各ビット値に対応する論理レベルになるように制御する、
   ことを特徴とする請求項６に記載の半導体集積回路。
8. 前記送信データレーン制御部は、前記伝送路上の各レーンの前記第１の信号状態を、論理レベルが第１の時間間隔で所定回数だけ交互に変化する所定パターンを有するようにし、前記第２の信号状態を前記初期設定コードの各ビット値に応じて、前記論理レベルが交互に変化する状態または前記論理レベルが固定した状態の何れかの状態をとるようにする、
   ことを特徴とする請求項６に記載の半導体集積回路。
9. 自半導体集積回路のベースクロックをオンし、有効レーンを判断する情報を前記初期設定手段内のレジスタに設定し、自半導体集積回路のポートクロックをオンし、有効レーンを判断する情報を他の半導体集積回路に送り、有効レーンを判断し、前記自半導体集積回路のポートクロックに対応する初期設定コードを前記有効伝送路を介して他の半導体集積回路に送信し、他の半導体集積回路からの初期設定コードを受信し、これを解読し、この初期設定コードにより他の半導体集積回路のポートクロックに対応して自半導体集積回路のポートクロックをオンし、自半導体集積回路と他の半導体集積回路によって同一のポートクロックによって送受信を行うことによって物理層での初期設定を行う請求項６記載の半導体集積回路。
10. 前記第１の半導体集積回路である１つの半導体集積回路において、前記半導体集積回路の外部に接続されるシステムインタフェースを使って、前記半導体集積回路の外部から前記初期設定コードを設定する、
    ことを特徴とする請求項６ないし９のいずれかに記載の半導体集積回路。

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