JP2006222587A - Dll回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置 - Google Patents
Dll回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置 Download PDFInfo
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Abstract
【解決手段】送信側1において、ECC生成部5にて送信データ3にECC符号を付加して出力し、このECC生成部5の各出力チャネルのうち被調整DLL回路に対応するデータビットを、調整チャネル選択回路8、セレクタ11を用いてサンプリングタイミング調整用パターンに代えて受信側2へ送信する。受信側2において、受信データの各チャネルにそれぞれ対応して設けられたDLL回路12を介して受信し、これらDLL回路の各出力をエラー訂正検出部6でエラー訂正して受信データ4とする。これにより、DLL回路12を一つづつタイミング調整しながらも、通常のデータ転送が可能である。
【選択図】 図1
Description
2 受信部
3 送信データ
4 受信データ
5 ECC生成部
6 エラー訂正&検出部
7 調整パターン発生部
8 調整チャネル選択回路
9−1〜9−m データチャネル
10−1/10−n パリティチャネル
11−1〜11−m+n 送信側セレクタ
12−1〜12−m+n,15 DLL回路
13 予備チャネルセレクタ
14 予備チャネル
16 調整指示回路
17−1〜17−m+n 判別回路
18−1〜18−m+n 受信側セレクタ
Claims (10)
- 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整システムであって、
送信側において、送信データにエラー検出訂正符号を付加して出力するエラー検出訂正符号生成手段と、このエラー検出訂正符号生成手段の各出力ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて受信側へ送信する手段とを含み、
受信側において、受信データの各ビットにそれぞれ対応して設けられたDLL回路と、前記DLL回路の各出力を入力としてエラー検出訂正をなすエラー検出訂正手段とを含むことを特徴とする調整システム。 - 前記エラー検出訂正符号生成手段及び前記エラー検出訂正手段は、2ビットエラー訂正機能を有することを特徴とする請求項1記載の調整システム。
- 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整システムであって、
送信側において、送信データにエラー検出訂正符号を付加して出力するエラー検出訂正符号生成手段と、このエラー検出訂正符号生成手段の各出力ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて受信側へ送信する手段と、前記被調整DLL回路に対応するデータビットを送信する予備チャネルとを含み、
受信側において、受信データの各ビット及び前記予備チャネルにそれぞれ対応して設けられたDLL回路と、前記DLL回路の出力のうち前記被調整DLL回路の出力を、前記予備チャネルに対応したDLL回路の出力に代えて導出する手段と、これら導出出力を入力としてエラー検出訂正をなすエラー検出訂正手段とを含むことを特徴とする調整システム。 - 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整方法であって、
送信側において、送信データにエラー検出訂正符号を付加して出力するエラー検出訂正符号生成ステップと、このエラー検出訂正符号生成ステップの各出力ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて受信側へ送信するステップとを含み、
受信側において、受信データの各ビットにそれぞれ対応して設けられたDLL回路の各出力を入力としてエラー検出訂正をなすエラー検出訂正ステップを含むことを特徴とする調整方法。 - 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整方法であって、
送信側において、送信データにエラー検出訂正符号を付加して出力するエラー検出訂正符号生成ステップと、このエラー検出訂正符号生成ステップの各出力ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて受信側へ送信すると共に、前記被調整DLL回路に対応するデータビットを予備チャネルを用いて送信するステップとを含み、
受信側において、受信データの各ビット及び前記予備チャネルにそれぞれ対応して設けられたDLL回路の出力のうち前記被調整DLL回路の出力を、前記予備チャネルに対応したDLL回路の出力に代えて導出するステップと、これら導出出力を入力としてエラー検出訂正をなすエラー検出訂正ステップとを含むことを特徴とする調整方法。 - 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整用の送信装置であって、
送信データにエラー検出訂正符号を付加して出力するエラー検出訂正符号生成手段と、
このエラー検出訂正符号生成手段の各出力ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて受信側へ送信する手段とを含むことを特徴とする送信装置。 - 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整用の送信装置であって、
送信データにエラー検出訂正符号を付加して出力するエラー検出訂正符号生成手段と、
このエラー検出訂正符号生成手段の各出力ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて受信側へ送信する手段と、前記被調整DLL回路に対応するデータビットを送信する予備チャネルとを含むことを特徴とする送信装置。 - 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリングタイミング調整用の受信装置であって、
送信側においてエラー検出訂正符号が付加された送信データの各ビットのうち被調整DLL回路に対応するデータビットを、前記サンプリングタイミング調整用パターンに代えて送信されたデータを受信データとし、
この受信データの各ビットにそれぞれ対応して設けられたDLL回路と、
前記DLL回路の各出力を入力としてエラー検出訂正をなすエラー検出訂正手段とを含むことを特徴とする受信装置。 - 前記エラー検出訂正符号及び前記エラー検出訂正手段は、2ビットエラー訂正機能を有することを特徴とする請求項8記載の受信装置。
- 送信側と受信側との間のデータ同期をDLL(Delay Locked Loop )回路を用いて行うようにしたデータ伝送システムにおけるDLL回路サンプリング調整用の受信装置であって、
送信側においてエラー検出訂正符号が付加された送信データの各ビットのうち被調整DLL回路に対応するデータビットが、前記サンプリングタイミング調整用パターンに代えて送信されると共に、前記被調整DLL回路に対応するデータビットが予備チャネルを用いて送信されてなるデータを受信データとし、
この受信データの各ビットにそれぞれ対応して設けられたDLL回路と、
前記DLL回路の出力のうち前記被調整DLL回路の出力を、前記予備チャネルに対応したDLL回路の出力に代えて導出する手段と、
これら導出出力を入力としてエラー検出訂正をなすエラー検出訂正手段とを含むことを特徴とする受信装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032404A JP4529714B2 (ja) | 2005-02-09 | 2005-02-09 | Dll回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置 |
US11/345,498 US7885367B2 (en) | 2005-02-09 | 2006-02-02 | System for adjusting sampling timing of DLL circuit, method therefor and transmitter-receiver used therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032404A JP4529714B2 (ja) | 2005-02-09 | 2005-02-09 | Dll回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006222587A true JP2006222587A (ja) | 2006-08-24 |
JP4529714B2 JP4529714B2 (ja) | 2010-08-25 |
Family
ID=36779913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005032404A Expired - Fee Related JP4529714B2 (ja) | 2005-02-09 | 2005-02-09 | Dll回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7885367B2 (ja) |
JP (1) | JP4529714B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022002390A (ja) * | 2020-06-21 | 2022-01-06 | 新唐科技股▲ふん▼有限公司 | 選択的な遅延クロック信号を用いてバストランザクションを監視することによるセキュリティ保護された通信 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012532369A (ja) * | 2009-06-30 | 2012-12-13 | ラムバス・インコーポレーテッド | ノイズを補償するためにクロック信号を調節する技法 |
US10305671B2 (en) * | 2015-05-21 | 2019-05-28 | Cirrus Logic, Inc. | Synchronous differential signaling protocol |
US9520988B1 (en) * | 2015-08-04 | 2016-12-13 | Qualcomm Incorporated | Adaptation to 3-phase signal swap within a trio |
US10447461B2 (en) * | 2015-12-01 | 2019-10-15 | Infineon Technologies Austria Ag | Accessing data via different clocks |
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JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3850934T2 (de) * | 1987-11-10 | 1994-12-01 | Nippon Electric Co | Kanalumschaltungseinrichtung. |
US6473877B1 (en) * | 1999-11-10 | 2002-10-29 | Hewlett-Packard Company | ECC code mechanism to detect wire stuck-at faults |
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-
2005
- 2005-02-09 JP JP2005032404A patent/JP4529714B2/ja not_active Expired - Fee Related
-
2006
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JP7189279B2 (ja) | 2020-06-21 | 2022-12-13 | 新唐科技股▲ふん▼有限公司 | 選択的な遅延クロック信号を用いてバストランザクションを監視することによるセキュリティ保護された通信 |
Also Published As
Publication number | Publication date |
---|---|
US20060176991A1 (en) | 2006-08-10 |
JP4529714B2 (ja) | 2010-08-25 |
US7885367B2 (en) | 2011-02-08 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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