JP2008135047A

JP2008135047A - マルチプロセッサ用インタフェース

Info

Publication number: JP2008135047A
Application number: JP2007332049A
Authority: JP
Inventors: Shinichi Marui; 信一丸井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-11-06
Filing date: 2007-12-25
Publication date: 2008-06-12

Abstract

【課題】プロセッサ間の効率的なデータ転送を可能にするマルチプロセッサ用インタフェースを提供する。
【解決手段】各プロセッサの入出力ポートに、アドレス情報及び転送すべきデータの授受のためのデータ端子ＸＤＡＴＡと、このデータ端子上の信号がアドレス情報であるか転送すべきデータであるかを表すモード信号（ＭＤ）１０２の授受のためのモード端子ＸＭＤと、これらデータ端子及びモード端子の信号タイミングを表すリード／ライト信号（Ｒ／Ｗ）１０１の授受のためのリード／ライト端子ＸＲ／Ｗと、各々前記データ端子に接続された入力バッファ（ＩＮＢＵＦ）３０００及び出力バッファ（ＯＵＴＢＵＦ）２０００と、内部データメモリに接続されたデータメモリポインタ（ＤＰＴＲ）４０００と、前記モード端子及びリード／ライト端子に接続された制御回路（ＣＮＴＲＬ）１０００とを設ける。
【選択図】図３

Description

本発明は、マルチプロセッサシステムに適した、プロセッサ間のインタフェース技術に関するものである。

マルチプロセッサは、単独のプロセッサでは処理能力が著しく不足するようなシステム、例えば大規模なデジタル信号処理システムに有効である。とりわけ、密結合（tightly coupled）マルチプロセッサがよく知られている。これは、単一のアドレス空間を複数のプロセッサで共有するものであって、メモリ共有型（shared memory）マルチプロセッサとも呼ばれる（例えば、非特許文献１参照）。
TMS320C5x User's Guide, Chapter 6.4, Texas Instruments Inc., Jan. 1993

上記メモリ共有型マルチプロセッサのためのインタフェースは、各プロセッサから発行されるメモリアクセス要求を調停するためのアービトレーションロジックを必要とする。したがって、マルチプロセッサを構成する個々のプロセッサが性能向上を果たしても、非効率的なインタフェースがシステム全体の性能向上を阻害するという問題点を有していた。

また、デジタル信号処理の流れとともに、加工されたデータが各プロセッサ間を流れていく形式のマルチプロセッサでは、印刷回路基板の面積に関する制約から、プロセッサ同士を直結できることが望ましい。

本発明の目的は、プロセッサ間の効率的なデータ転送を可能にするマルチプロセッサ用インタフェースを提供することにある。

上記目的を達成するために、本発明は、内部データメモリ又はローカルメモリに関するアドレス情報の交換を含むメッセージ交換（message passing）の技術により、プロセッサ間の効率的なデータ転送を実現することとしたものである。メモリアクセスは、例えばスタートアドレス及びエンドアドレスの指定によるブロック転送の形態となる。

具体的に説明すると、本発明に係るマルチプロセッサ用インタフェースは、ＣＰＵ（中央処理装置）と内部データメモリを有しかつ他のプロセッサと結合されマルチプロセッサを構成するプロセッサに設けられたインタフェースであって、前記内部データメモリとの間でデータ信号の入出力を行う第１のデータ信号入出力部と、前記内部データメモリへアドレス信号の出力を行う第１のアドレス信号出力部と、前記プロセッサの外部との間でデータ信号の入出力を行う第２のデータ信号入出力部と、前記プロセッサの外部との間でアドレス信号の入出力を行う第２のアドレス信号入出力部と、前記ＣＰＵから設定されるモードに応じて前記第１のデータ信号入出力部を介して入出力されるデータ信号および前記第１のアドレス信号出力部を介して出力されるアドレス信号を保持するとともに、前記プロセッサの外部から設定されるモードに応じて前記第２のデータ信号入出力部を介して入出力されるデータ信号および前記第２のアドレス信号入出力部を介して入出力されるアドレス信号を保持するレジスタとを備えることを特徴とするものである。

本発明によれば、内部データメモリに関するアドレス情報の交換を含むメッセージ交換の技術を採用したことにより、プロセッサ間の効率的なデータ転送が可能になる。また本発明によれば、プロセッサ同士を直結できるので、印刷回路基板上のマルチプロセッサシステムの実装効率が向上する。

以下、図面を参照しながら、本発明に係るマルチプロセッサ用インタフェースの実施の形態について説明する。主に、一方のプロセッサから他方のプロセッサへアドレス情報を転送するしくみ、及びそのアドレス情報の利用の仕方について説明する。

図１及び図２に示すとおり、本発明に係るインタフェース１１，２１は、各プロセッサ１０，２０の入出力ポートとして組み込まれ、リード／ライト端子ＸＲ／Ｗ、モード端子ＸＭＤ（２ビット）、データ端子ＸＤＡＴＡ（Ｎビット：Ｎは任意の整数）を持ち、これら３種類の端子で両インタフェース１１，２１を直結する。２つの直結されたインタフェース１１，２１は、いずれかがマスタとして動作し、他方がスレーブとして動作する。マスタ動作するかスレーブ動作するかはプロセッサ内部のユーザプログラムにより設定する。図１はマスタプロセッサ１０からスレーブプロセッサ２０へのデータ転送の例を、図２はスレーブプロセッサ２０からマスタプロセッサ１０へのデータ転送の例をそれぞれ示している。

モード端子ＸＭＤは転送モードを表す。転送モードにはイニシャル（initial）モード、スタートアドレス（start address）モード、エンドアドレス（end address）モード、ノーマル（normal）モードがある。イニシャルモードは、初期化状態であることを示す。スタートアドレスモードは、データ端子ＸＤＡＴＡ上の信号がスレーブプロセッサの内部データメモリのスタートアドレスであることを示す。エンドアドレスモードは、データ端子ＸＤＡＴＡ上の信号がスレーブプロセッサの内部データメモリのエンドアドレスであることを示す。ノーマルモードは、データ端子ＸＤＡＴＡ上の信号が転送すべきデータであることを示す。モード端子ＸＭＤ、データ端子ＸＤＡＴＡは、リード／ライト端子ＸＲ／Ｗに同期して変化する。

図３は、本発明のインタフェースの全体構成を示すものである。図３のインタフェース１１（２１）は、制御回路（ＣＮＴＲＬ）１０００、出力バッファ（ＯＵＴＢＵＦ）２０００、入力バッファ（ＩＮＢＵＦ）３０００、データメモリポインタ（ＤＰＴＲ）４０００からなる。

リード／ライト端子ＸＲ／Ｗ、モード端子ＸＭＤの入出力方向はマスタ動作する時は出力、スレーブ動作する時は入力となる。つまり、リード／ライト端子ＸＲ／Ｗ、モード端子ＸＭＤの入出力方向は、内部マスタ／スレーブ指示信号（ＩＭ／Ｓ）１１１０の値による（図４）。ＩＭ／Ｓ＝“０”がスレーブ動作を、ＩＭ／Ｓ＝“１”がマスタ動作をそれぞれ指示する。リード／ライト端子ＸＲ／Ｗ、モード端子ＸＭＤの信号はプロセッサ内部ではそれぞれ、リード／ライト信号（Ｒ／Ｗ）１０１、モード信号（ＭＤ）１０２として扱われる。

データ端子ＸＤＡＴＡの入出力方向は、上記のマスタあるいはスレーブ動作に関係なく、プロセッサ内部のユーザプログラムにより設定する。具体的には、転送方向内部指示信号（ＩＤＩＲ）１１１２の値による（図５）。ＩＤＩＲ＝“０”がデータ受信（入力）を、ＩＤＩＲ＝“１”がデータ送信（出力）をそれぞれ指示する。

図３中の制御回路（ＣＮＴＲＬ）１０００は、内部動作クロック信号（ＩＣＬＫ）１０４、リード／ライト端子ＸＲ／Ｗからのリード／ライト信号（Ｒ／Ｗ）１０１、モード端子ＸＭＤからのモード信号（ＭＤ）１０２、データメモリポインタ（ＤＰＴＲ）４０００からのデータメモリポインタ一致信号（ＤＰＥＱＬ）４１０２を入力とし、内部データメモリリード信号（ＩＭＲＤ）１１０１、内部データメモリライト信号（ＩＭＷＴ）１１０２、内部モード信号（ＩＭＤ）１１０３、内部リード／ライト信号（ＩＲ／Ｗ）１１０４、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５、内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６、内部スタートアドレスホールド信号（ＩＳＡＨＬＤ）１１０７、内部エンドアドレスホールド信号（ＩＥＡＨＬＤ）１１０８、内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９、内部マスタ／スレーブ指示信号（ＩＭ／Ｓ）１１１０、出力用内部モード信号（ＩＭＤＯ）１１１１、転送方向内部指示信号（ＩＤＩＲ）１１１２を出力する。また、制御回路（ＣＮＴＲＬ）１０００は、プロセッサ内部のユーザプログラムによるリード／ライトのために内部バス（ＢＵＳ）１１０に接続される。

出力バッファ（ＯＵＴＢＵＦ）２０００は、内部モード信号（ＩＭＤ）１１０３、内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６、内部データメモリ出力データ（ＤＭＯＵＴ）１０５を入力とし、データ端子ＸＤＡＴＡへの出力信号（ＯＵＴＰＵＴ）２１０１を出力する。また、プロセッサ内部のユーザプログラムによるリード／ライトのために内部バス（ＢＵＳ）１１０に接続される。

入力バッファ（ＩＮＢＵＦ）３０００は、データ端子ＸＤＡＴＡからの入力信号（ＩＮＰＵＴ）１０３、内部モード信号（ＩＭＤ）１１０３、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５、内部スタートアドレスホールド信号（ＩＳＡＨＬＤ）１１０７、内部エンドアドレスホールド信号（ＩＥＡＨＬＤ）１１０８を入力とし、データメモリ入力データ（ＤＭＩＮ）３１０３、アクセススタートアドレス（ＳＡ）３１０１、アクセスエンドアドレス（ＥＡ）３１０２を出力する。また、プロセッサ内部のユーザプログラムによるリード／ライトのために内部バス（ＢＵＳ）１１０に接続される。

データメモリポインタ（ＤＰＴＲ）４０００は、内部モード信号（ＩＭＤ）１１０３、内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９、アクセススタートアドレス（ＳＡ）３１０１、アクセスエンドアドレス（ＥＡ）３１０２を入力とし、データメモリアドレス（ＤＭＡＤＲ）４１０１、データメモリポインタ一致信号（ＤＰＥＱＬ）４１０２を出力する。

まず、図６を参照しながら、制御回路（ＣＮＴＲＬ）１０００の構成について説明する。制御回路（ＣＮＴＲＬ）１０００は、メモリ制御回路（ＭＥＭＣＮＴ）１２００、転送モード制御回路（ＭＤＣＮＴ）１３００、コントロールレジスタ（ＣＲ）１４００、リード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００、第１のマルチプレクサ１６００、第２のマルチプレクサ１７００から構成される。

両マルチプレクサ１６００，１７００の動作を図７に示す。ＩＭ／Ｓ＝“１”、すなわちマスタ動作の場合には、第１のマルチプレクサ１６００がリード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００からの仮リード／ライト信号（ＰＲ／Ｗ）１５０１を内部リード／ライト信号（ＩＲ／Ｗ）１１０４として選択し、第２のマルチプレクサ１７００がコントロールレジスタ（ＣＲ）１４００からの仮モード信号（ＰＭＤ）１４０１を出力用内部モード信号（ＩＭＤＯ）１１１１として選択する。ＩＭ／Ｓ＝“０”、すなわちスレーブ動作の場合には、第１のマルチプレクサ１６００がリード／ライト端子ＸＲ／Ｗからのリード／ライト信号（Ｒ／Ｗ）１０１を、第２のマルチプレクサ１７００がモード端子ＸＭＤからのモード信号（ＭＤ）１０２をそれぞれ選択する。

転送モード制御回路（ＭＤＣＮＴ）１３００は、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の立ち下がり変化に同期して出力用内部モード信号（ＩＭＤＯ）１１１１をラッチすることにより、内部モード信号（ＩＭＤ）１１０３を生成する（図８）。内部モード信号（ＩＭＤ）１１０３の初期状態は、イニシャルモードである。

リード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００は、内部動作クロック信号（ＩＣＬＫ）１０４を分周することにより、マスタ動作時に内部リード／ライト信号（ＩＲ／Ｗ）１１０４となる仮リード／ライト信号（ＰＲ／Ｗ）１５０１を生成する。このリード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００は、動作し始めてから少なくとも半周期（ｔＨ）以上の時間（ｔＩＮＩＴ）が経過した後に、発振を開始する（図９）。しかも、このリード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００は、コントロールレジスタ（ＣＲ）１４００からのフラグ信号（ＦＬＧ）１４０２が“０”を示す場合のみ、仮リード／ライト信号（ＰＲ／Ｗ）１５０１を変化させるようになっている。

メモリ制御回路（ＭＥＭＣＮＴ）１２００は、内部リード／ライト信号（ＩＲ／Ｗ）１１０４、内部モード信号（ＩＭＤ）１１０３、転送方向内部指示信号（ＩＤＩＲ）１１１２を入力とし、内部データメモリリード信号（ＩＭＲＤ）１１０１、内部データメモリライト信号（ＩＭＷＴ）１１０２、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５、内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６、内部スタートアドレスホールド信号（ＩＳＡＨＬＤ）１１０７、内部エンドアドレスホールド信号（ＩＥＡＨＬＤ）１１０８、内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９を出力する。このメモリ制御回路（ＭＥＭＣＮＴ）１２００における内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９、内部データメモリリード信号（ＩＭＲＤ）１１０１、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５、内部スタートアドレスホールド信号（ＩＳＡＨＬＤ）１１０７、内部エンドアドレスホールド信号（ＩＥＡＨＬＤ）１１０８のパルス発生条件を図１０に示す。内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６、内部データメモリライト信号（ＩＭＷＴ）１１０２は、それぞれ内部データメモリリード信号（ＩＭＲＤ）１１０１、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５のパルス発生後、内部動作クロック信号（ＩＣＬＫ）１０４に同期して数サイクル後に発生する。本実施の形態では３サイクル後とする。このサイクル数は、内部データメモリのアクセスタイムに関係する。これらの信号関係を図１１、図１２に示す。なお、イニシャルモードにおいて後述のオン（ＯＮ）信号が“０”から“１”へ変化したときにも内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９のパルスが発生するようになっている。

コントロールレジスタ（ＣＲ）１４００は内部バス（ＢＵＳ）１１０を介して、プロセッサ内部のユーザプログラムによりリード／ライト可能であり、インタフェースの入出力方向を決定する転送方向内部指示信号（ＩＤＩＲ）１１１２、インタフェースのマスタ／スレーブを決定する内部マスタ／スレーブ指示信号（ＩＭ／Ｓ）１１１０を出力する。また、マスタ動作時に出力用内部モード信号（ＩＭＤＯ）１１１１となる仮モード信号（ＰＭＤ）１４０１を、内部バス（ＢＵＳ）１１０からの指示に基づき生成する。

図１３は、図６中のコントロールレジスタ（ＣＲ）１４００の詳細構成を示している。図１３のコントロールレジスタ（ＣＲ）１４００は、マスタ／スレーブレジスタ１４１０、転送方向指示レジスタ１４１１、オートレジスタ１４１２、オンレジスタ１４１３、初期値ロード許可レジスタ１４１４、フラグレジスタ１４２０、モード指示レジスタ１４３０からなる。フラグレジスタ１４２０は、内部バス（ＢＵＳ）１１０へのデータの出力が可能であるが、内部バス（ＢＵＳ）１１０からのデータの入力はできないようになっている。その他のレジスタは全て内部バス（ＢＵＳ）１１０との間でデータの授受を行うことができる。

マスタ／スレーブレジスタ１４１０は、その保持内容を内部マスタ／スレーブ指示信号（ＩＭ／Ｓ）１１１０として出力する。転送方向指示レジスタ１４１１は、その保持内容を転送方向内部指示信号（ＩＤＩＲ）１１１２として出力する。オートレジスタ１４１２は、その保持内容をオート（ＡＵＴＯ）信号として出力する。ＡＵＴＯ＝“１”でオートモードを、ＡＵＴＯ＝“０”でインタラクティブモードをそれぞれ指示する。オンレジスタ１４１３は、その保持内容をオン（ＯＮ）信号として出力する。ＯＮ＝“１”で起動・動作を、ＯＮ＝“０”で停止をそれぞれ指示する。初期値ロード許可レジスタ１４１４は、その保持内容をロードイネーブル（ＬＯＡＤＥＮ）信号として出力する。ＬＯＡＤＥＮ＝“１”で、データメモリポインタ一致信号（ＤＰＥＱＬ）４１０２が“１”のときに後述のカレントデータメモリポインタ（ＤＰ）を初期値に戻す動作を指示する。ＬＯＡＤＥＮ＝“０”のときは、同動作を指示しない。

フラグレジスタ１４２０の保持内容は、リード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００の発振動作を制御するためのフラグ信号（ＦＬＧ）１４０２である。このフラグ信号（ＦＬＧ）１４０２の変化を説明すると、
(1) ＦＬＧの初期値は“０”であり、
(2) ＩＭ／Ｓ＝“１”、ＡＵＴＯ＝“０”かつＯＮ＝“１”（マスタ動作、インタラクティブモードかつオン状態）であり、かつＦＬＧ＝“０”の場合には、内部リード／ライト信号（ＩＲ／Ｗ）１１０４が“１”、“０”、“１”と順次変化した後に、リード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００によりＦＬＧ＝“１”へと変化させられ、
(3) ＩＭ／Ｓ＝“１”、ＡＵＴＯ＝“０”かつＯＮ＝“１”（マスタ動作、インタラクティブモードかつオン状態）であり、かつＦＬＧ＝“１”の場合には、モード指示レジスタ１４３０の内容が変化（ノーマルモードへの変化を除く）した後に、ＦＬＧ＝“０”へと戻り、
(4) その他の場合には、常にＦＬＧ＝“０”を保つ。

モード指示レジスタ１４３０は、その２ビットの保持内容を仮モード信号（ＰＭＤ）１４０１として出力する。このモード指示レジスタ１４３０のビット１及びビット０は、（０，０）がイニシャルモードを、（０，１）がスタートアドレスモードを、（１，０）がエンドアドレスモードを、（１，１）がノーマルモードをそれぞれ表す。このモード指示レジスタ１４３０の動作を説明すると、
(1) モード指示レジスタ１４３０の初期値はイニシャルモードを表す（０，０）であり、
(2) ＩＭ／Ｓ＝“１”、ＡＵＴＯ＝“１”かつＯＮ＝“１”（マスタ動作、オートモードかつオン状態）の場合、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の立ち上がりエッジに同期して、モード指示レジスタ１４３０が（０，０）から（０，１）、（１，０）、（１，１）へと順次変化した後、ノーマルモードを表す（１，１）を保持し、
(3) ＯＮ＝“１”かつＬＯＡＤＥＮ＝“１”（オン状態かつ初期値ロード許可状態）の場合には、更にデータメモリポインタ一致信号（ＤＰＥＱＬ）４１０２が“１”であることを条件として、モード指示レジスタ１４３０がイニシャルモードを表す（０，０）に変化し、
(4) 上記以外の条件（インタラクティブモードを含む）では、プロセッサ内部のユーザプログラムによりライトされた値を保持する。

ここで、マスタ動作時のインタラクティブモード制御について説明する。インタラクティブモードでは、プロセッサ内部のユーザプログラムによりコントロールレジスタ（ＣＲ）１４００へ各転送モードを個別に設定する（図１４）。この場合、転送モードをコントロールレジスタ（ＣＲ）１４００に設定した後、一度だけＩＲ／Ｗ＝“１”→“０”→“１”の変化が生じる。この変化が起こったことは、フラグレジスタ１４２０を参照することにより、プロセッサ内部のユーザプログラムで知ることができる。スタートアドレス及びエンドアドレスの設定時はインタラクティブな動作となるが、一旦データの転送に入ると以降は、自動的にかつ周期的に内部リード／ライト信号（ＩＲ／Ｗ）１１０４の変化が起こる。

次に、マスタ動作時のオートモード制御について説明する。本インタフェースをマスタ動作かつオートモードの設定でＯＮした時点から、自動的にかつ周期的に出力用内部モード信号（ＩＭＤＯ）１１１１が変化する（図１５）。したがって、モード端子ＸＭＤも出力用内部モード信号（ＩＭＤＯ）１１１１と同様に変化する。コントロールレジスタ（ＣＲ）１４００が仮モード信号（ＰＭＤ）１４０１を順次変化させ、第２のマルチプレクサ１７００により仮モード信号（ＰＭＤ）１４０１が選択されて、結果として出力用内部モード信号（ＩＭＤＯ）１１１１が仮モード信号（ＰＭＤ）１４０１と等しくなる。このとき、リード／ライト信号生成回路（Ｒ／ＷＧＥＮ）１５００からは周期的に仮リード／ライト信号（ＰＲ／Ｗ）１５０１が出力され、これが内部リード／ライト信号（ＩＲ／Ｗ）１１０４と一致する。

次に、図１６を用いて、出力バッファ（ＯＵＴＢＵＦ）２０００の構成について説明する。出力バッファ（ＯＵＴＢＵＦ）２０００は、マルチプレクサ２１００と、スレーブ側のスタートアドレスを決定するスタートアドレス出力レジスタ（ＴＸＳＲ）２２００と、スレーブ側のエンドアドレスを決定するエンドアドレス出力レジスタ（ＴＸＥＲ）２３００と、内部データメモリよりリードしたデータを保持するデータ出力レジスタ（ＴＸＭＲ）２４００とからなる。スタートアドレス出力レジスタ（ＴＸＳＲ）２２００、エンドアドレス出力レジスタ（ＴＸＥＲ）２３００は内部バス（ＢＵＳ）１１０と接続され、プロセッサ内部のユーザプログラムによりリード／ライト可能である。データ出力レジスタ（ＴＸＭＲ）２４００は、内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６で示されるタイミングで内部データメモリの出力を保持する。この出力バッファ（ＯＵＴＢＵＦ）２０００からの出力は、図１７に示すように制御される。

図１８を参照しながら、入力バッファ（ＩＮＢＵＦ）３０００の構成について説明する。データ端子ＸＤＡＴＡからの入力信号（ＩＮＰＵＴ）１０３を内部モード信号（ＩＭＤ）１１０３に応じて、スタートアドレス入力レジスタ（ＲＸＳＲ）３２００、エンドアドレス入力レジスタ（ＲＸＥＲ）３３００、データ入力レジスタ（ＲＸＭＲ）３４００のいずれかに格納する（図１９）。３１００はマルチプレクサである。外部からデータを受け取る場合は、それぞれ内部スタートアドレスホールド信号（ＩＳＡＨＬＤ）１１０７、内部エンドアドレスホールド信号（ＩＥＡＨＬＤ）１１０８、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５で示されるタイミングでデータ端子ＸＤＡＴＡからの信号を記憶保持する（図１０）。また、外部からアドレスを設定しない場合は、内部バス（ＢＵＳ）１１０を介してプロセッサ内部のユーザプログラムにより各アドレスを設定することも可能である。

図２０を参照しながら、データメモリポインタ（ＤＰＴＲ）４０００について説明する。データメモリポインタ（ＤＰＴＲ）４０００は、マルチプレクサ４１００、インクリメンタ４２００、カレントデータメモリポインタ（ＤＰ）４３００、コンパレータ（ＣＭＰ）４４００からなり、内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９の発生するタイミングでマルチプレクサ４１００の出力を記憶保持する。内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９の発生条件は、図１０のとおりである。また、マルチプレクサ４１００の動作を図２１に示す。コンパレータ（ＣＭＰ）４４００は、カレントデータメモリポインタ（ＤＰ）４３００の値と、エンドアドレス入力レジスタ（ＲＸＥＲ）３３００に格納されているエンドアドレスとの比較を行い、一致した場合、データメモリポインタ一致信号（ＤＰＥＱＬ）４１０２をアクティブにする。インクリメンタ４２００は、カレントデータメモリポインタ（ＤＰ）４３００の出力を常に１インクリメントして出力する。

なお、データメモリポインタ一致信号（ＤＰＥＱＬ）４１０２が“１”となることにより、転送モードがイニシャルモードとなる。このとき、図２１に従ってマルチプレクサ４１００での選択はアクセススタートアドレス（ＳＡ）３１０１となる。したがって、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の次の立ち上がりエッジで内部ポインタインクリメント信号（ＩＰＩＮＣ）１１０９が生成され（図１０）、スタートアドレス入力レジスタ（ＲＸＳＲ）３２００の値がカレントデータメモリポインタ（ＤＰ）４３００に読み込まれる。なお、カレントデータメモリポインタ（ＤＰ）４３００がエンドアドレス入力レジスタ（ＲＸＥＲ）３３００に一致した時に、データメモリポインタ一致信号（ＤＰＥＱＬ）４１０２により、割り込みを発生させるようにしてもよい。これは、転送を終了したい時に用いることができる。

以下、上記構成を用いた２つの具体例、すなわち、
（例１）マスタ送信−−−＞スレーブ受信；アドレス情報なし
（例２）マスタ送信−−−＞スレーブ受信；アドレス情報あり
を示す（図１参照）。前提として、後段のプロセッサ２０でのデータ処理方法は、その内部データメモリの領域毎に予め決められているものとする。また、そのメモリマップは前段のプロセッサ１０も知っているものとする。以下の例では前段のプロセッサ１０と後段のプロセッサ２０とで同一構成のインタフェース１１，２１を使用しているものとしているので、同一番号を使用している。混乱のないように、必ず「前段の」又は「後段の」と記載し、区別している。

（例１）
データが前段のプロセッサ（マスタプロセッサ）１０から後段のプロセッサ（スレーブプロセッサ）２０へと渡される。後段のプロセッサ２０での処理方法は転送されるデータに依存するが、何らかの方法で、後段のプロセッサ２０は、どのような処理をすべきかが既に分かっているものとする。したがって、後段のプロセッサ２０は転送されてくるデータを格納する領域を自分自身の内部のユーザプログラムで決定することができる。

後段のプロセッサ２０は、内部バス（ＢＵＳ）１１０経由でスタートアドレス入力レジスタ（ＲＸＳＲ）３２００、エンドアドレス入力レジスタ（ＲＸＥＲ）３３００にそれぞれスタートアドレス、エンドアドレスを設定する。前段のプロセッサ１０はアドレス情報を送る必要がないので、最初からノーマルモードでよい。したがって、前段のプロセッサ１０は、内部バス（ＢＵＳ）１１０経由でコントロールレジスタ（ＣＲ）１４００にインタラクティブモードかつノーマルモードと設定する。更に、前段のプロセッサ１０は、ユーザプログラムの実行により、内部バス（ＢＵＳ）１１０経由でスタートアドレス入力レジスタ（ＲＸＳＲ）３２００、エンドアドレス入力レジスタ（ＲＸＥＲ）３３００にそれぞれアドレスを設定する。その後、それぞれのプロセッサ１０，２０内でオンレジスタ１４１３に“１”を設定することで、ポートをＯＮする。

以下では、図２２（後段のプロセッサ２０）、図２３（前段のプロセッサ１０）のタイミング図に従って説明する。

後段のプロセッサ２０は、図２２に示すように、ＯＮされた時点で、内部モード信号（ＩＭＤ）１１０３がイニシャルモードになり、そのことにより、予め設定してあったスタートアドレス入力レジスタ（ＲＸＳＲ）３２００の値（１ｓｔＡＤＤＲＥＳＳ）がカレントデータメモリポインタ（ＤＰ）４３００にロードされる。そして、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の最初の立ち下がりエッジ時に内部モード信号（ＩＭＤ）１１０３がノーマルとなる。次に、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の最初の立ち上がりエッジを受けて、内部受信データホールド信号（ＩＲＤＨＬＤ）１１０５がアクティブになる。このことにより、データ端子ＸＤＡＴＡからのデータ（１ｓｔｄａｔａ）がデータ入力レジスタ（ＲＸＭＲ）３４００に保持される。また、カレントデータメモリポインタ（ＤＰ）４３００は、１ｓｔＡＤＤＲＥＳＳ＋１に更新される。ただし、カレントデータメモリポインタ（ＤＰ）４３００の更新前の値は、実際に内部データメモリにライトされるまで当該インタフェースの外部で保持されている（図示せず）。続いて内部動作クロック信号（ＩＣＬＫ）１０４に同期して、遅れて内部データメモリライト信号（ＩＭＷＴ）１１０２がアクティブになり、カレントデータメモリポインタ（ＤＰ）４３００の更新前のアドレス（１ｓｔＡＤＤＲＥＳＳ）に対しデータ入力レジスタ（ＲＸＭＲ）３４００のデータが内部データメモリにライトされる。以後はこの繰り返しにより、内部データメモリ上の連続アドレスにデータが格納されていく。

前段のプロセッサ１０では、図２３に示すように、ＯＮされた時点で、内部モード信号（ＩＭＤ）１１０３がイニシャルモードになり、そのことにより、予め設定してあったスタートアドレス入力レジスタ（ＲＸＳＲ）３２００の値（１ｓｔＡＤＤＲＥＳＳ）がカレントデータメモリポインタ（ＤＰ）４３００にロードされる。この１ｓｔＡＤＤＲＥＳＳは、後段のプロセッサ２０の上記１ｓｔＡＤＤＲＥＳＳと一般的に異なる。また、同時に内部データメモリリード信号（ＩＭＲＤ）１１０１がアクティブになり、内部データメモリにリードを促す。次に、内部動作クロック信号（ＩＣＬＫ）１０４に同期して、遅れて内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６が出力される。このことにより、データ出力レジスタ（ＴＸＭＲ）２４００に内部データメモリからのデータ（１ｓｔｄａｔａ）が保持される。そして、最初の内部リード／ライト信号（ＩＲ／Ｗ）１１０４の立ち下がりに同期して、上記データ（１ｓｔｄａｔａ）がデータ端子ＸＤＡＴＡに出力される。また内部モード信号（ＩＭＤ）１１０３はノーマルモードとなる。以後は、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の立ち上がりエッジ毎に同様の動作が繰り返される。

上記のようにして、２つのプロセッサ１０，２０の各々で簡単なユーザプログラムを実行するだけで、データの連続転送が可能になる。

（例２）
データが前段のプロセッサ（マスタプロセッサ）１０から後段のプロセッサ（スレーブプロセッサ）２０へと渡される（図１参照）。後段のプロセッサ２０での処理方法は転送されるデータに依存し、どのような処理をすべきかが予め判っているわけではない。そこで、前段のプロセッサ１０がデータ転送時に後段のプロセッサ２０へアドレス情報を送ることで、どの領域に格納すべきかを後段のプロセッサ２０に伝達する。したがって、後段のプロセッサ２０はデータ端子ＸＤＡＴＡ上の信号がアドレス情報であるか転送データであるかを、モード端子ＸＭＤの状態で判断する。このため後段のプロセッサ２０は、スタートアドレス入力レジスタ（ＲＸＳＲ）３２００、エンドアドレス入力レジスタ（ＲＸＥＲ）３３００へのアドレス設定をしない。

前段のプロセッサ１０は、アドレス情報を送る必要があるので、後段のプロセッサ２０での処理方法を考慮し、内部バス（ＢＵＳ）１１０経由でスタートアドレス出力レジスタ（ＴＸＳＲ）２２００、エンドアドレス出力レジスタ（ＴＸＥＲ）２３００にそれぞれスタートアドレス、エンドアドレスを格納する。更に前段のプロセッサ１０は、内部バス（ＢＵＳ）１１０経由でコントロールレジスタ（ＣＲ）１４００にオートモードと設定し、スタートアドレス入力レジスタ（ＲＸＳＲ）３２００、エンドアドレス入力レジスタ（ＲＸＥＲ）３３００にそれぞれアドレスを設定する。その後、それぞれのプロセッサ１０，２０内でポートをＯＮする。

以下では、図２４（後段のプロセッサ２０）、図２５（前段のプロセッサ１０）のタイミング図に従って説明する。ここでは、両ポートがＯＮした後、内部リード／ライト信号（ＩＲ／Ｗ）１１０４、出力用内部モード信号（ＩＭＤＯ）１１１１が図１５で示したように自動的に変化し、それに従ってモード端子ＸＭＤの状態が変化する。ただし、図２４、図２５ではモード端子ＸＭＤのスタートアドレスモード及びノーマルモードのみが描かれてある。

後段のプロセッサ２０は、図２４に示すように、ＯＮされた時点で、内部モード信号（ＩＭＤ）１１０３がイニシャルモードになり、そのことにより、スタートアドレス入力レジスタ（ＲＸＳＲ）３２００の値（１ｓｔＡＤＤＲＥＳＳ：実は不定値）がカレントデータメモリポインタ（ＤＰ）４３００にロードされる。そして、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の最初の立ち下がりエッジでモード端子ＸＭＤの信号を受け、内部モード信号（ＩＭＤ）１１０３がスタートアドレスモードとなる。次に、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の最初の立ち上がりエッジを受けて、カレントデータメモリポインタ（ＤＰ）４３００にデータ端子ＸＤＡＴＡの信号（ｓｔａｒｔａｄｄｒｅｓｓ）がロードされる。これにより、真のスタートアドレスが後段のプロセッサ２０に設定される。続いて、同様にして、エンドアドレスの設定がなされる（図示せず）。更に、モード端子ＸＭＤの状態はノーマルモードとなるので、以後のデータ端子ＸＤＡＴＡ上の信号はアドレス情報でないと判断し、カレントデータメモリポインタ（ＤＰ）４３００の更新に従って、内部データメモリに受信データを順次格納していく。以後の動作は、例１と全く同様である。ただし、図２４ではスタートアドレス設定後すぐに、通常のデータ転送になるように描かれてある。

前段のプロセッサ１０では、図２５に示すように、ＯＮされた時点で、内部モード信号（ＩＭＤ）１１０３がイニシャルモードになり、そのことにより、予め設定してあったスタートアドレス入力レジスタ（ＲＸＳＲ）３２００の値（１ｓｔＡＤＤＲＥＳＳ）がカレントデータメモリポインタ（ＤＰ）４３００にロードされる。また、同時に内部データメモリリード信号（ＩＭＲＤ）１１０１がアクティブになり、内部データメモリにリードを促す。次に、内部動作クロック信号（ＩＣＬＫ）１０４に同期して、遅れて内部送信データホールド信号（ＩＴＤＨＬＤ）１１０６が出力される。このことにより、データ出力レジスタ（ＴＸＭＲ）２４００に内部データメモリからのデータ（１ｓｔｄａｔａ）が保持される。そして、内部リード／ライト信号（ＩＲ／Ｗ）１１０４の最初の立ち下がりに同期して、内部モード信号（ＩＭＤ）１１０３はスタートアドレスモードとなり、スタートアドレス出力レジスタ（ＴＸＳＲ）２２００の値（ｓｔａｒｔａｄｄｒｅｓｓ）がデータ端子ＸＤＡＴＡに出力される。以後は、内部モード信号（ＩＭＤ）１１０３が内部リード／ライト信号（ＩＲ／Ｗ）１１０４の立ち下がりエッジに同期して自動的にスタートアドレスモードから、エンドアドレスモード、ノーマルモードへと順次変化する。ただし、図２５ではエンドアドレスモードの図示を省略している。内部モード信号（ＩＭＤ）１１０３がノーマルモードとなってからは、例１と全く同様である。

上記のようにして、２つのプロセッサ１０，２０の各々で簡単なユーザプログラムを実行するだけで、転送先のデータ格納場所が指定でき、したがって後段のプロセッサ２０にデータ処理方法を伝えることができる。

なお、図２に示したような、
（例３）スレーブ送信−−−＞マスタ受信；アドレス情報なし
（例４）スレーブ送信−−−＞マスタ受信；アドレス情報あり
も同様である。更に、アドレス情報を転送する場合でも、インタラクティブモード、オートモードのいずれも任意に選択できる。

本発明に係るインタフェースを利用したマルチプロセッサシステムの構成例を示すブロック図である。本発明に係るインタフェースを利用したマルチプロセッサシステムの他の構成例を示すブロック図である。図１及び図２中の各インタフェースの内部構成例を示すブロック図である。図３中のリード／ライト端子ＸＲ／Ｗ及びモード端子ＸＭＤの入出力方向の切り替えを示す図である。図３中のデータ端子ＸＤＡＴＡの入出力方向の切り替えを示す図である。図３中の制御回路（ＣＮＴＲＬ）の詳細構成を示すブロック図である。図６中の２つのマルチプレクサの選択動作を示す図である。図６中の転送モード制御回路（ＭＤＣＮＴ）の動作を示すタイミング図である。図６中のリード／ライト信号生成回路（Ｒ／ＷＧＥＮ）の動作を示すタイミング図である。図６中のメモリ制御回路（ＭＥＭＣＮＴ）の動作を示す図である。図６中のメモリ制御回路（ＭＥＭＣＮＴ）の動作を示すタイミング図である。図６中のメモリ制御回路（ＭＥＭＣＮＴ）の動作を示す他のタイミング図である。図６中のコントロールレジスタ（ＣＲ）の詳細構成を示すブロック図である。図１３のコントロールレジスタ（ＣＲ）にインタラクティブモードでマスタ動作をするようにとの設定をした場合の図６の制御回路（ＣＮＴＲＬ）の動作を示すタイミング図である。図１３のコントロールレジスタ（ＣＲ）にオートモードでマスタ動作をするようにとの設定をした場合の図６の制御回路（ＣＮＴＲＬ）の動作を示すタイミング図である。図３中の出力バッファ（ＯＵＴＢＵＦ）の詳細構成を示すブロック図である。図１６中のマルチプレクサの選択動作を示す図である。図３中の入力バッファ（ＩＮＢＵＦ）の詳細構成を示すブロック図である。図１８中のマルチプレクサの選択動作を示す図である。図３中のデータメモリポインタ（ＤＰＴＲ）の詳細構成を示すブロック図である。図２０中のマルチプレクサの選択動作を示す図である。アドレス情報を転送しない場合の後段スレーブプロセッサにおける図３のインタフェースの動作を示すタイミング図である。アドレス情報を転送しない場合の前段マスタプロセッサにおける図３のインタフェースの動作を示すタイミング図である。アドレス情報を転送する場合の後段スレーブプロセッサにおける図３のインタフェースの動作を示すタイミング図である。アドレス情報を転送する場合の前段マスタプロセッサにおける図３のインタフェースの動作を示すタイミング図である。

符号の説明

１０，２０プロセッサ
１１，２１インタフェース
１０１リード／ライト端子ＸＲ／Ｗからのリード／ライト信号（Ｒ／Ｗ）
１０２モード端子ＸＭＤからのモード信号（ＭＤ）
１０３データ端子ＸＤＡＴＡからの入力信号（ＩＮＰＵＴ）
１０４内部動作クロック信号（ＩＣＬＫ）
１０５内部データメモリ出力データ（ＤＭＯＵＴ）
１１０内部バス（ＢＵＳ）
１０００制御回路（ＣＮＴＲＬ）
１１０１内部データメモリリード信号（ＩＭＲＤ）
１１０２内部データメモリライト信号（ＩＭＷＴ）
１１０３内部モード信号（ＩＭＤ）
１１０４内部リード／ライト信号（ＩＲ／Ｗ）
１１０５内部受信データホールド信号（ＩＲＤＨＬＤ）
１１０６内部送信データホールド信号（ＩＴＤＨＬＤ）
１１０７内部スタートアドレスホールド信号（ＩＳＡＨＬＤ）
１１０８内部エンドアドレスホールド信号（ＩＥＡＨＬＤ）
１１０９内部ポインタインクリメント信号（ＩＰＩＮＣ）
１１１０内部マスタ／スレーブ指示信号（ＩＭ／Ｓ）
１１１１出力用内部モード信号（ＩＭＤＯ）
１１１２転送方向内部指示信号（ＩＤＩＲ）
１２００メモリ制御回路（ＭＥＭＣＮＴ）
１３００転送モード制御回路（ＭＤＣＮＴ）
１４００コントロールレジスタ（ＣＲ）
１４０１仮モード信号（ＰＭＤ）
１４０２フラグ信号（ＦＬＧ）
１４１０マスタ／スレーブレジスタ
１４１１転送方向指示レジスタ
１４１２オートレジスタ
１４１３オンレジスタ
１４１４初期値ロード許可レジスタ
１４２０フラグレジスタ
１４３０モード指示レジスタ
１５００リード／ライト信号生成回路（Ｒ／ＷＧＥＮ）
１５０１仮リード／ライト信号（ＰＲ／Ｗ）
１６００，１７００マルチプレクサ
２０００出力バッファ（ＯＵＴＢＵＦ）
２１０１データ端子ＸＤＡＴＡへの出力信号（ＯＵＴＰＵＴ）
２１００マルチプレクサ
２２００スタートアドレス出力レジスタ（ＴＸＳＲ）
２３００エンドアドレス出力レジスタ（ＴＸＥＲ）
２４００データ出力レジスタ（ＴＸＭＲ）
３０００入力バッファ（ＩＮＢＵＦ）
３１００マルチプレクサ
３１０１アクセススタートアドレス（ＳＡ）
３１０２アクセスエンドアドレス（ＥＡ）
３１０３データメモリ入力データ（ＤＭＩＮ）
３２００スタートアドレス入力レジスタ（ＲＸＳＲ）
３３００エンドアドレス入力レジスタ（ＲＸＥＲ）
３４００データ入力レジスタ（ＲＸＭＲ）
４０００データメモリポインタ（ＤＰＴＲ）
４１００マルチプレクサ
４１０１データメモリアドレス（ＤＭＡＤＲ）
４１０２データメモリポインタ一致信号（ＤＰＥＱＬ）
４２００インクリメンタ
４３００カレントデータメモリポインタ（ＤＰ）
４４００コンパレータ（ＣＭＰ）

Claims

ＣＰＵ（中央処理装置）と内部データメモリを有しかつ他のプロセッサと結合されマルチプロセッサを構成するプロセッサに設けられたインタフェースであって、
前記内部データメモリとの間でデータ信号の入出力を行う第１のデータ信号入出力部と、
前記内部データメモリへアドレス信号の出力を行う第１のアドレス信号出力部と、
前記プロセッサの外部との間でデータ信号の入出力を行う第２のデータ信号入出力部と、
前記プロセッサの外部との間でアドレス信号の入出力を行う第２のアドレス信号入出力部と、
前記ＣＰＵから設定されるモードに応じて前記第１のデータ信号入出力部を介して入出力されるデータ信号および前記第１のアドレス信号出力部を介して出力されるアドレス信号を保持するとともに、前記プロセッサの外部から設定されるモードに応じて前記第２のデータ信号入出力部を介して入出力されるデータ信号および前記第２のアドレス信号入出力部を介して入出力されるアドレス信号を保持するレジスタとを備えることを特徴とするマルチプロセッサ用インタフェース。
請求項１記載のマルチプロセッサ用インタフェースにおいて、
前記レジスタは複数のレジスタから構成され、前記ＣＰＵから設定されるモードに応じて、前記第１のデータ信号入出力部を介して入出力されるデータ信号、前記第１のアドレス信号出力部を介して出力されるアドレス信号、前記第２のデータ信号入出力部を介して入出力されるデータ信号および前記第２のアドレス信号入出力部を介して入出力されるアドレス信号を対応するレジスタに保持することを特徴とするマルチプロセッサ用インタフェース。
請求項２記載のマルチプロセッサ用インタフェースにおいて、
前記複数のレジスタは、スタートアドレス入力レジスタ、エンドアドレス入力レジスタおよびデータ入力レジスタから構成されることを特徴とするマルチプロセッサ用インタフェース。
請求項３記載のマルチプロセッサ用インタフェースにおいて、
前記第２のデータ信号入出力部と前記第２のアドレス信号入出力部は共通化された端子であることを特徴とするマルチプロセッサ用インタフェース。
請求項４記載のマルチプロセッサ用インタフェースにおいて、
前記第２のデータ信号入出力部と前記第２のアドレス信号入出力部は共通化された端子で入出力される信号が入出力されるマルチプレクサを備えることを特徴とするマルチプロセッサ用インタフェース。
請求項１記載のマルチプロセッサ用インタフェースにおいて、
前記第１のデータ信号入出力部は第１のデータ信号入力部と第１のデータ信号出力部から構成され、
前記第２のデータ信号入出力部は第２のデータ信号入力部と第２のデータ信号出力部から構成され、
前記第２のアドレス信号入出力部は第２のアドレス信号入力部と第２のアドレス信号出力部から構成されることを特徴とするマルチプロセッサ用インタフェース。
互いに結合されマルチプロセッサシステムを構成する第１および第２のプロセッサ間におけるデータ転送方法であって、
前記第１のプロセッサから前記第２のプロセッサ内のインタフェースを介して信号を前記第２のプロセッサに入力する工程と、
前記第１のプロセッサから前記第２のプロセッサ内のインタフェースに設けられたレジスタにモードを設定する工程とを備え、
前記第２のプロセッサは前記レジスタに設定されたモードに基づいて、前記第１のプロセッサから入力された信号を受信することを特徴とするデータ転送方法。
請求項７記載のデータ転送方法において、
前記第１のプロセッサから入力される信号はデータ信号およびアドレス信号であることを特徴とするデータ転送方法。