JPH09305549A - マルチｃｐｕシステムのデータ処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 転送元サブＣＰＵからのデータを、メインＣ
ＰＵにて加工し、その加工データを転送先サブＣＰＵに
転送するようにしたマルチＣＰＵシステムであって、そ
のデータ処理を簡単に高速化することを目的とする。 【解決手段】 ｉ）メインＣＰＵ−Ｃ内のメモリを、転
送元サブＣＰＵ−Ａに専有される第１メモリエリアＭＡ
１と転送先サブＣＰＵ−Ｂに専有される第２メモリエリ
アＭＡ２とに分け、ii）サブＣＰＵ−Ａは、メモリエリ
アＭＡ１に、ＤＭＡ転送によりデータを送り込み、 ii
i）メインＣＰＵ−Ｃは、メモリエリアＭＡ１に送り込
まれたデータに加工を施したデータをメモリエリアＭＡ
２に格納し、iv）サブＣＰＵ−Ｂは、前記の加工と重複
しながら、その加工データをメモリエリアＭＡ２より、
ＤＭＡ転送により取り込むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチＣＰＵシステ
ムのデータ処理方法、特に、メインＣＰＵと、システム
バスを介して該メインＣＰＵと連携する複数のサブＣＰ
ＵとからなるマルチＣＰＵシステムであって、かつ、２
つのサブＣＰＵ間でのデータ転送はメインＣＰＵによる
データの加工を経て行われるようなマルチＣＰＵシステ
ムにおけるデータ処理方法に関する。

【０００２】

【従来の技術】図２３の（Ａ）は本発明の前提となるシ
ステム構成、（Ｂ）は（Ａ）における従来のデータ処理
方法を表す図である。まず本図の（Ａ）において、ＣＰ
Ｕ−Ｃは上述したメインＣＰＵ、ＣＰＵ−ＡおよびＣＰ
Ｕ−Ｂはシステムバスを介して該メインＣＰＵ（ＣＰＵ
−Ｃ）と連携する２つのサブＣＰＵ（ＣＰＵ−Ａ，ＣＰ
Ｕ−Ｂ）であり、本図の例ではサブＣＰＵ（ＣＰＵ−
Ａ）がデータの転送元となり、メインＣＰＵ（ＣＰＵ−
Ｃ）で中継して転送先となるサブＣＰＵ（ＣＰＵ−Ｂ）
に中継後のデータを転送する。

【０００３】次に本図の（Ｂ）を参照すると、まず転送
元のサブＣＰＵ−Ａが、その転送対象（上述のデータや
情報：以下、データとも称す）をメインＣＰＵ−Ｃに送
信する。メインＣＰＵ−Ｃは送信されたその転送対象を
受信すると、これに所定の加工を施す（データ加工）。
そして加工後の転送対象を、転送先のサブＣＰＵ−Ｂに
送信する。

【０００４】サブＣＰＵ−Ｂは、送信された加工後の転
送対象を受信して、一回のデータ処理を終了する。上述
したようなデータ処理を行うマルチＣＰＵシステムは種
々あるが一例としては電子交換機システムが挙げられ、
ここに、サブＣＰＵ−Ａは、ワークステーションにつな
がるイーサーコントローラ、サブＣＰＵ−Ｂはディスク
（ＤＫ）につながるディスクコントローラであり、メイ
ンＣＰＵ−Ｃは、これらサブＣＰＵ−ＡおよびサブＣＰ
Ｕ−Ｂの他に電子交換用ネットワークを制御するための
呼処理ＣＰＵ等を全体的に管理する。

【０００５】上記のように、サブＣＰＵ−ＡからサブＣ
ＰＵ−Ｂへ、メインＣＰＵ−Ｃを介さずに、直接データ
転送ができない主たる理由は、当該マルチＣＰＵシステ
ム内に何らかの障害が発生した場合、各ＣＰＵが勝手に
障害復旧の動作を起こすと、事態の収拾がつかなくな
り、システムダウンに至ってしまうからである。このた
めにメインＣＰＵ−Ｃに最高の優先度を与えることとす
る。

【０００６】

【発明が解決しようとする課題】上述した電子交換機シ
ステムを例にとると、近年益々トラヒック量が増大して
おり、当該マルチＣＰＵシステムの高速化が強く要請さ
れている。この高速化の手法として従来より種々の提案
があるが、下記のような問題〜も有している。

【０００７】 サブＣＰＵ−ＡとメインＣＰＵ−Ｃ、
メインＣＰＵ−ＣとサブＣＰＵ−Ｂの間に共有メモリを
実装して高速化を図るという手法があるが、その共有メ
モリの導入により、システムのハードコストが高くな
る。 メインＣＰＵ−ＣはサブＣＰＵ−Ａからの転送対象
を受信してからデータ加工を行い、さらにサブＣＰＵ−
Ｂへ送信を開始するので、システム全体としてデータ処
理時間が長くなる。

【０００８】 メインＣＰＵ−Ｃを中心にしたソフト
的なマルチタスク環境において送信／受信を並列に行う
ことは一見高速化につながるが、１つのＣＰＵを時分割
で使用するため、結局、全体としてみると処理時間は短
縮されない。 分散されたＣＰＵ構成のマルチＣＰＵシステムにお
いて、本格的なマルチプロセッサ処理によって高速化を
図ろうとするとハード的にもソフト的にも複雑になる。

【０００９】 複数の転送元サブＣＰＵと転送先サブ
ＣＰＵがメインＣＰＵに接続された場合、メインＣＰＵ
の負荷が重くなり、一層高速化を困難にしてしまう。し
たがって本発明は上記問題点に鑑み、ハードウェアおよ
びソフトウェアに大幅な変更を加えることなしに安価に
処理時間の高速化が図れる、マルチＣＰＵシステムのデ
ータ処理方法を提供することを目的とするものである。

【００１０】

【課題を解決するための手段】図１は本発明に係る方法
の基本ステップを図解的に表す図である。本発明は次の
ようなデータ処理方法を前提とする。すなわち、メイン
ＣＰＵ（ＣＰＵ−Ｃ）と、メインＣＰＵ（ＣＰＵ−Ｃ）
とシステムバスを介して連携するデータの転送元サブＣ
ＰＵ（ＣＰＵ−Ａ）およびデータの転送先サブＣＰＵ
（ＣＰＵ−Ｂ）とを有してなり、そのメインＣＰＵが上
記の転送元サブＣＰＵからのデータに加工を施して上記
の転送先サブＣＰＵに加工後のデータを転送するように
構成されたマルチＣＰＵシステムにおけるデータ処理方
法であり、ここにおいて次のｉ）〜iv）を特徴とする。

【００１１】ｉ）メインＣＰＵ（ＣＰＵ−Ｃ）内のメモ
リを、転送元サブＣＰＵ（ＣＰＵ−Ａ）に専有される第
１メモリエリア（ＭＡ１）と転送先サブＣＰＵ（ＣＰＵ
−Ｂ）に専有される第２メモリエリア（ＭＡ２）とに分
けてこれらサブＣＰＵに開放する。 ii）転送元サブＣＰＵ（ＣＰＵ−Ａ）は、開放された第
１メモリエリア（ＭＡ１）に、ＤＭＡ転送によりデータ
を送り込む。

【００１２】iii）メインＣＰＵ（ＣＰＵ−Ｃ）は、第
１メモリエリア（ＭＡ１）に送り込まれたデータに加工
を施してからその加工データを第２メモリエリア（ＭＡ
２）に格納する。 iv）転送先サブＣＰＵ（ＣＰＵ−Ｂ）は、メインＣＰＵ
（ＣＰＵ−Ｃ）による上記の加工と重複しながら、上記
の加工データを第２メモリエリア（ＭＡ２）より、ＤＭ
Ａ転送により取り込む。

【００１３】図１を参照すると、上記のステップｉ，i
i，iii およびivに特に関連する部分について同様の記
号を付して示す。なお、ＭＡ１およびＭＡ２は上述した
第１および第２メモリエリアである。また図１の下側に
は、ＣＰＵの処理量を、プロセス単位（１処理単位）で
表す。全体としては２プロセスであり、中央部分の、デ
ータの加工と転送の重複を考慮すると、１．５Ｔ（時
間）になる。このことは、従来の手法で３プロセス（＝
３Ｔ）になることを考慮すると、大幅な高速化が図れた
ことを意味する。また、この場合、マルチＣＰＵシステ
ムに対し、ハードウェア上もソフトウェア上も従来の手
法に対しほとんど変更を加えていないことにも注目すべ
きである。上記の３プロセス（＝３Ｔ）については図２
に明らかにする。なお、Ｔは１処理単位を実行するのに
要する時間を表し、通常はどのプロセスもほとんど同じ
時間である。

【００１４】図２は図１と対比させた従来の基本ステッ
プを示す図である。図２３に、プロセス配分を書き加え
たものに相当する。上述した３プロセスの内訳が明らか
にされている。図１と比べると、２つの送信工程と、２
つの受信工程が介在しており、また、データ加工（図中
の“加工”）は、それ単独で１プロセスを必要としてい
る。

【００１５】次に図１に示すデータ処理の流れをシーケ
ンス図を用いて表す。図３は本発明に基づくデータ処理
の流れを表すシーケンス図である。本図の左上から矢印
の流れに沿って説明する。 ＜１＞転送元サブＣＰＵ−ＡよりメインＣＰＵ−Ｃ（Ｍ
Ａ１）に対し、ＤＭＡ転送によるデータの送り込みを
開始する（図中の“ＣＰＵ−Ａによる挿入”）。

【００１６】＜２＞メインＣＰＵ−Ｃにより、そのデー
タの加工を開始する（“ＣＰＵ−Ｃによる加
工”）。加工後データはメモリエリアＭＡ２に書き込
む。 ＜３＞ＣＰＵ−Ａより、引き続く残りのデータ（Ａ）の
ＤＭＡ転送がメインＣＰＵ−Ｃ（ＭＡ１）に対し行われ
る（“ＣＰＵ−Ａによる（Ａ）挿入”）。 ＜４＞メインＣＰＵ−Ｃにより、そのデータ（Ａ）の加
工を開始する（“ＣＰＵ−Ｃによる（Ａ）加工”）。

【００１７】＜５＞上記のＣＰＵ−Ｃによる加工と重複
しつつ、サブＣＰＵ−Ｂは加工後のデータを取り込む
（“ＣＰＵ−Ｂによる取り込み”）。 ＜６＞上記＜５＞でのデータの取り込み完了通知をメ
インＣＰＵ−Ｃ経由でサブＣＰＵ−Ａに返す（“の完
了”）。 ＜７＞サブＣＰＵ−Ａは、その“の完了”を契機に、
次のブロック単位のデータを、ＤＭＡ転送により、メ
インＣＰＵ−Ｃに送り込む（“ＣＰＵ−Ａによる挿
入”）。

【００１８】＜８＞メインＣＰＵ−Ｃは、データの加
工を開始する（“ＣＰＵ−Ｃによる加工”）。 ＜９＞サブＣＰＵ−Ｂによるデータ（Ａ）の取り込み
（“ＣＰＵ−Ｂによる（Ａ）取り込み”）が完了する
と、上記＜６＞と同様、その取り込み完了通知を、メイ
ンＣＰＵ−Ｃを経由して、サブＣＰＵ−Ａに返す
（“（Ａ）の完了”）。

【００１９】＜１０＞サブＣＰＵ−Ａは、その“（Ａ）
の完了”を契機に、データについての残りのデータ
（Ｂ）をメインＣＰＵ−Ｃに送り込む（“（Ｂ）挿
入”）。以下同様の繰り返しである。図４は図３と対比
させた従来の手法によるシーケンス図である。処理の流
れは一見シンプルではあるが、処理時間は既述のとおり
本発明に比べ長くなる。

【００２０】なお、図３の例では１ブロックデータ（
や）を、それぞれ２つに分割（前半と後半）して転送
しているが、これはメインＣＰＵ−Ｃによるデータ加工
時間に見合うデータ量に分割してデータの送り込みを行
ったからであり、ときには、３分割することもあり得
る。上述の説明は２つのサブＣＰＵ（ＣＰＵ−ＡとＣＰ
Ｕ−Ｂ）がメインＣＰＵ（ＣＰＵ−Ｃ）に連携する例を
もとに行ったが、その後サブＣＰＵが増設されたとして
も（例えばディスクの追加）、本発明はその増設に容易
に対応できる。これはメインＣＰＵが本来のデータ加工
を行う以外には、各サブＣＰＵの監視（後述）という簡
単な作業を行うに過ぎないからである。

【００２１】図５はサブＣＰＵが増設された様子を示す
図である。本図において、既述の説明は水平一列のサブ
ＣＰＵ−Ａ、メインＣＰＵ−ＣおよびサブＣＰＵ−Ｂに
関して行われたが、仮に、サブＣＰＵがＣＰＵ−Ｄ〜Ｉ
のごとく増設されても、ハードウェア上もソフトウェア
上も大きな変更を要しない。すなわち、単に、メインＣ
ＰＵ−Ｃ内のメモリに割り当てられた各メモリエリア
（ＭＡ１，ＭＡ２）を能率良く共有するための管理（使
い廻し）をするだけで良い。

【００２２】かくの如くメインＣＰＵ−Ｃが自分のメモ
リを開放することおよびサブＣＰＵ−ＡおよびＢの制御
プロセスをメインＣＰＵ−Ｃが監視することで、データ
処理対象の転送プロセスにメインＣＰＵ−Ｃが関与する
ことなくデータ処理の高速化を図ることができる。そし
て３つのＣＰＵ−Ａ，ＣおよびＢの役割を明確にするこ
とにより、中継するメインＣＰＵでは比較的容易なロジ
ックで高速の並列処理が実現できる。

【００２３】またＤＭＡの利用でハードの使用比率を高
めソフトウェアの関与を少なくしているので、比較的簡
単な並列処理を実現することができる。

【００２４】

【発明の実施の形態】図６は本発明を適用したマルチＣ
ＰＵシステムの構成例を示す図である。本図において、
１１はサブプロセッサＡであり、前述したサブＣＰＵ−
Ａの中核をなすチップである。同様に１２は前述したサ
ブＣＰＵ−Ｂ内のサブプロセッサ、１３は前述したメイ
ンＣＰＵ−Ｃ内のメインプロセッサである。このメイン
ＣＰＵ−Ｃ内にはメインプロセッサ１３に協働する主メ
モリ（メインメモリ）１４がある。この主メモリ１４内
に既述の第１メモリエリア（ＭＡ１）と第２メモリエリ
ア（ＭＡ２）を形成することができる。

【００２５】上記の構成要素１１，１２，１３および１
４の間の連携をとるのがシステムバス１５およびメイン
ＣＰＵ−Ｃ内に設けられる拡張チップバス１６である。
すなわちサブプロセッサ（Ａ）１１はシステムバス１５
に接続される。システムバス１５はメインプロセッサ１
３の拡張チップバス１６に接続され、拡張チップバス１
６には、メインプロセッサ１３と主メモリ１４が接続さ
れる。

【００２６】システムバス１５にサブプロセッサ（Ｂ）
１２が接続される。なお、システムバス１５には、他の
サブプロセッサ（Ｘ）の増設が可能である。サブプロセ
ッサ（Ａ）１１とサブプロセッサ（Ｂ）１２は、システ
ムバス１５に接続され、主メモリ１４にＤＭＡ（ダイナ
ミックメモリアクセス）転送が可能である。またデータ
のやりとりは双方向（サブプロセッサＡ←→サブプロセ
ッサＢ）ともに可能である。

【００２７】図７は図６の構成を図１のパターンに合わ
せて描き直した図である。ただし、サブプロセッサＢを
２つ備えている例を示す。図８は図６の構成のより一層
具体的な例を示す図である。前記ＣＰＵ−Ｃをなすメイ
ンプロセッサ１３はＳＰＡＲＣ−ＣＰＵ１３１で構成さ
れ、前記ＣＰＵ−Ａをなすサブプロセッサ（Ａ）１１は
ワークステーション（ＷＳ）１１１であり、イーサーコ
ントローラ（ＥＴＣ）１１２を具備する。前記ＣＰＵ−
Ｂをなすサブプロセッサ（Ｂ）１２はディスク（ＤＫ）
１２１であり、ディスクコントローラ（ＤＫＣ）１２２
を具備する。

【００２８】オペレーション操作卓をなすワークステー
ション（ＷＳ）１１１を、イーサーネットでイーサーコ
ントローラ（ＥＴＣ）１１２に接続し、イーサーコント
ローラ１１２はシステムバス１５に接続される。システ
ムバス１５はメインプロセッサ（ＳＰＡＲＣ−ＣＰＵ）
１３１の拡張チップバス１６に接続され、拡張チップバ
ス１６には、該メインプロセッサ１３１と主メモリ１４
が接続される。

【００２９】システムバス１５上にはディスクコントロ
ーラ（ＤＫＣ）１２２が接続され、その先にディスク
（ＤＩＳＫ）１２１が接続される。このディスクコント
ローラ１２２とイーサーコントローラ１１２はシステム
バス１５に接続され、ＤＭＡ（ダイナミックメモリアク
セス）転送が可能である。なお、データのやりとりは双
方向（イーサーコントローラ←→ディスクコントロー
ラ）ともに可能である。

【００３０】図９は図８の構成を図１のパターンに合わ
せて描き直した図である。ただし、ディスクは２つの例
で示す。図１０は本発明の第１の実施態様を表すシーケ
ンス図（その１）であり、図１１は本発明の第１の実施
態様を表すシーケンス図（その２）である。ここで表す
シーケンス（図１０および図１１）は、既述した本発明
の特徴的ステップ（ｉ〜iv）を具体的に表したものであ
る。これらの図の左端に示す数字（１，２，３…）は処
理の実行順序を表す。また、これらの図を縦方向に３分
割する点線ＸおよびＹは、ＣＰＵ−Ａ，ＣＰＵ−Ｃおよ
びＣＰＵ−Ｂがそれぞれ担うべき仕事の分担領域の境界
を表す。

【００３１】１．サブプロセッサＡ（ＣＰＵ−Ａ）から
ＤＭＡ転送により、メインプロセッサ（ＣＰＵ−Ｃ）の
メモリ（１４）にデータを送り込む。 ２．データ転送終了後、割り込みにより“転送終了通
知”を上げる。このとき、サブプロセッサＡから送り込
んだデータのメインプロセッサ内のメモリアドレス（主
メモリ内の前記第１メモリエリア（ＭＡ１）のアドレス
（バッファＡのアドレスと称す））も付加する。

【００３２】３．メインプロセッサでは、受信した上記
の“転送終了通知”を契機に、バッファＡ内のデータの
加工を開始する。このデータ加工後には、第２メモリエ
リア（ＭＡ２）に格納エリア（バッファＡ′と称す）を
変える。 ４．データ加工の終了後、メインプロセッサは割り込み
によりサブプロセッサＢに対し“転送開始要求”を上げ
る。このときデータ加工後のデータを格納するバッファ
Ａ′のメモリアドレスも付加する。

【００３３】５．サブプロセッサＢでは上記の“転送開
始要求”の受信を契機に、ＤＭＡ転送によりメインプロ
セッサ内のバッファＡ′から、加工後のデータを取り込
む。 ６．その後メインプロセッサは、サブプロセッサＢのデ
ータ取り込みが完了したかを監視し続ける。 ７．このとき（２〜６）、サブプロセッサＡからＤＭＡ
転送により、メインプロセッサ内のバッファメモリ（Ｍ
Ａ１）に、次のデータを送り込んでいる。

【００３４】８．メインプロセッサは、サブプロセッサ
Ｂによるデータの取り込み完了通知（“完了”）を受け
取ると、さらにサブプロセッサＡに対し、割り込みとし
てその完了通知を行う。 ９（図１１）．その完了通知を受けてサブプロセッサＡ
は、割り込みにより“転送終了通知”をメインプロセッ
サに対して上げる。このとき、サブプロセッサＡは、送
り込んだデータのメインプロセッサ内におけるメモリ
（ＭＡ１の残りのエリア：バッファＢと称す）のアドレ
スも付加する。

【００３５】１０．このあと、３〜９を繰り返す。次に
本発明の第２の実施態様について説明する。図１２は本
発明の第２の実施態様を表すシーケンス図（その１）で
あり、図１３は本発明の第２の実施態様を表すシーケン
ス図（その２）である。これらの図の見方は、上述した
図１０および図１１の場合と全く同じである。

【００３６】この第２の実施態様は、上記第１の実施態
様において、エラーが発生した場合の措置を施すもので
ある。図１２はそのエラーがサブプロセッサＢ（ＣＰＵ
−Ｂ）で検出された場合の措置に関し、また、図１３
は、同様のエラーがメインプロセッサ（ＣＰＵ−Ｃ）で
検出された場合か、あるいは、同様のエラーをメインプ
ロセッサ（ＣＰＵ−Ｃ）で検出したもののこのメインプ
ロセッサでそのエラーの復旧に失敗した場合の措置に関
するものである。

【００３７】上記のようにエラー対策が求められるの
は、本発明では複数ＣＰＵ間で並列処理（図１０の左端
に５，６および７と付した部分に対応する並列処理参
照）が行われるからである。通常このような並列処理下
において、エラーの原因を追求することは容易なことで
はない。そこで本発明の第２の実施形態においては、エ
ラーが発生したときはリトライを実行する（エラーリト
ライ）。このリトライはエラーを検出したＣＰＵと、そ
の上流側ＣＰＵとの間で行う。

【００３８】図１２を参照すると、転送先サブＣＰＵ
（サブプロセッサＢ）においてエラーの発生を検出した
ときは、当該エラーの発生を前記メインＣＰＵに通知す
る（エラー）。メインＣＰＵ（ＣＰＵ−Ｃ）は、当該
エラーを生じさせた加工データをもってリトライを実行
する（図中のエラーリトライ）ステップを含んでい
る。

【００３９】図１３を参照すると、メインＣＰＵ（ＣＰ
Ｕ−Ｃ）においてエラーの発生を検出したときあるい
はこのメインＣＰＵにおいてエラーの復旧処理を実行
したにもかかわらずその復旧に失敗したときは、当該エ
ラーの発生を転送元サブＣＰＵ（ＣＰＵ−Ａ）に通知
し、該転送元サブＣＰＵは当該エラーを生じさせたとき
に、該メインＣＰＵに転送中または転送済みのデータよ
り先行するデータをもってリトライを実行する（図中の
エラーリトライ）ステップを含んでいる。

【００４０】次に本発明の第３の実施態様について説明
する。これまでの説明はサブＣＰＵが２つの例をもとに
して行ったが、サブＣＰＵは増設等によってその台数が
増える。この様子は前述した図９に表されている。図９
によれば、サブＣＰＵであるディスク（ＤＫ）が２つに
なっている。以下、図９を参照しつつ説明する。

【００４１】図９によればワークステーション（ＷＳ）
１１１上で動作しているＷＳプログラム（以下、ＷＳ
Ｐ）および、ＳＰＡＲＣ−ＣＰＵボード１３１内にて動
作している、モニタプログラム（以下、ＳＭＰ）ならび
に、ディスク（ＤＫ１，ＤＫ２）がある。ここにＷＳＰ
がＳＭＰへデータを送信し、ＳＭＰがそのデータを受信
して加工し、さらにその加工データをＤＫ１およびＤＫ
２に送信する。

【００４２】図１４は本発明の第３の実施態様を表すメ
モリ割当て図である。ＳＭＰ（メインＣＰＵ）において
管理しているメモリ（既述した、主メモリ１４内の第１
および第２メモリエリアＭＡ１，ＭＡ２に相当）は、第
３の実施態様のもとで図１４のように割り振られる。本
図中の上側に示す番号（１，２，３，４…７）は複数の
メモリエリア（ＭＡ１，ＭＡ２，…ＭＡ７）を示す。な
お、本図と引き続く図１５および図１６に表される“受
信”および“送信”なる語の主体はＳＭＰすなわちメイ
ンＣＰＵ（ＣＰＵ−Ｃ）である。したがって例えば“Ｗ
ＳＰ受信”とは、ＳＭＰがＷＳＰよりデータを受信する
ことを意味し、“ＤＫ１の送信データＡ”とは、ＳＭＰ
がＤＫ１に送信したデータＡということを意味する。

【００４３】図１４のメモリエリア１は、ＳＭＰがＷＳ
Ｐより受信するデータＡを格納するバッファである。メ
モリエリア２は、ＳＭＰがＷＳＰより受信するデータＢ
を格納するバッファである。メモリエリア３は、ＳＭＰ
のワークエリアであり、データ加工中に適宜使用する。

【００４４】メモリエリア４は、ＳＭＰがディスクＤＫ
１に送信するデータＡを格納するバッファ、メモリエリ
ア７はＳＭＰがディスクＤＫ２に送信するデータＢを格
納するバッファである。なお、メモリエリア５および６
も同様に説明される。図１５は図１４の各メモリエリア
を使い廻して行われる処理の手順および各手順でのＣＰ
Ｕの状態を示す図である。また図１６は図１５の処理手
順の一部を図解的に表す図であり、図１５の処理手順は
図１６を参照すると一層分かり易い。

【００４５】手順１：ＷＳＰがメモリ１へデータ１を送
信する（受信データ１）。なお、メモリ１とは、図１４
におけるメモリエリアNo. １のことである。メモリ２と
は、図１４におけるメモリエリアNo. ２のことである
（以下、同様）。この場合、図１６に示す上向きの各矢
印は、メインＣＰＵにデータが入って行くことを表し、
下向きの各矢印は、メインＣＰＵからデータが出て行く
ことを表す。

【００４６】この手順１では、サブＣＰＵ（ＣＰＵ−
Ａ）は動作中であるが、他のＣＰＵ（ＣＰＵ−Ｃ，ＣＰ
Ｕ−Ｂ）は待ちの状態である。 手順２：ＷＳＰがメモリ２へデータ２を送信し（受信デ
ータ２）、これと同時にＳＭＰはメモリ２内のデータ１
を加工して、加工データ１をメモリ４とメモリ６に掃き
出す。

【００４７】この手順２では、サブＣＰＵ−Ａとメイン
ＣＰＵ−Ｃが動作中であるが、サブＣＰＵ−Ｂは待ちの
状態である。 手順３：ＷＳＰがメモリ１へデータ３を送信すると（受
信データ３）、ＳＭＰはこれにデータ加工を施し、メモ
リ５およびメモリ７へ、加工データ２として掃き出す。

【００４８】またこのとき、ＤＫ１とＤＫ２は、先の加
工データ１を、メモリ４およびメモリ６から受信する。
この手順３では、ＷＳＰとＳＭＰとＤＫは全て動作中で
ある。 手順４：ＷＳＰがメモリ２へデータ４を送信する（受信
データ４）。このときＳＭＰは上記のデータ３を加工し
て加工データ３となし、これをメモリ４と６に掃き出
す。

【００４９】またこのときＤＫ１とＤＫ３は、先の加工
データ２をメモリ５とメモリ７から受信する。この手順
４でも、ＷＳＰとＳＭＰとＤＫは動作中である。 手順５：上記手順３および４を、繰り返し、先の加工デ
ータ３をメモリ４とメモリ６から得る。

【００５０】手順６：ＷＳＰがデータの送信を終了す
る。ＳＭＰは残りのデータを加工して、メモリ４および
メモリ６またはメモリ５およびメモリ７へ掃き出す。Ｄ
Ｋ１とＤＫ２は、メモリ５およびメモリ７からまたはメ
モリ４およびメモリ６からの加工データを受信する。こ
の手順６では、ＷＳＰは次のデータの送信待ち状態とな
る。

【００５１】手順７：ＤＫ１とＤＫ２が残る加工データ
を受信する。 この手順７では、さらにＳＭＰも待ち状態となる。図１
７は図１６の変形例を示す図であり、各ＤＫに異なる加
工データを送信する場合を表す。例えばＤＫ１に加工デ
ータ１を送り、ＤＫ２に、その加工データ１にさらに加
工を加えた加工データ１′（′を付して表す、以下同
じ）を送るという場合である。

【００５２】この場合、加工データ１から加工データ
１′（加工データ２から加工データ２′にするときも同
じ）に加工するときは、ＳＭＰにとって中間加工が必要
となり、このときメモリ２のワークエリアが積極的に利
用される。結局、転送先サブＣＰＵが複数存在する場合
（例えばＤＫ１，ＤＫ２）、メインＣＰＵ（ＳＭＰ）内
のメモリ１４を、第１メモリエリアと、複数の第２メモ
リエリアとに区分し、これらのメモリエリア（No. １，
２，３…７）を転送元サブＣＰＵ（ＷＳＰ）および複数
の転送先サブＣＰＵにそれぞれ割り振ってサイクリック
にデータの送り込み、加工データの格納および加工デー
タの取り込みを行うようにしたものである。

【００５３】次に本発明の第４の実施態様について説明
する。この第４の実施態様は、転送先サブＣＰＵ（ＣＰ
Ｕ−Ｂ）への加工データの取り込みが完了しても依然転
送元サブＣＰＵ（ＣＰＵ−Ａ）から第１メモリエリア
（ＭＡ１）へのデータの送り込みが完了していないと
き、例えば、データ転送量が大であるときに、メインＣ
ＰＵ（ＣＰＵ−Ｃ）は、転送元サブＣＰＵ（ＣＰＵ−
Ａ）から第１メモリエリア（ＭＡ１）へのデータの送り
込みが完了するのを待つ待ち合わせ期間を設け、メイン
ＣＰＵはこの待ち合わせ期間の後にデータの加工を開始
するようにするものである。

【００５４】図１８は本発明の第４の実施態様を表すシ
ーケンス図である。本図は、既述した図１０および図１
１のシーケンス図における実行順序２〜９に相当する部
分を取り出したものであるが、そのうちの５，６および
７に対応する部分において、バッファＢへのデータの転
送量が過大であり、サブプロセッサＢからの完了通知を
受け取っているにもかかわらず、バッファＢについて転
送終了通知の送出に遅れを生じ、待ち合わせ期間（図１
８の左下）をとって、メインプロセッサでのデータ加工
を開始させるよう、データ輻輳時の調整を図ったもので
ある。

【００５５】次に本発明の第５の実施態様を説明する。
図１９は本発明の第５の実施態様のもとでの各転送元サ
ブＣＰＵの動作を表す図であり、図２０は本発明の第５
の実施態様のもとでの周期のずらし方の第１例を示す図
（その１）、図２１は本発明の第５の実施態様のもとで
の周期のずらし方の第１例を示す図（その２）である。
また図２２は本発明の第５の実施態様のもとでの周期の
ずらし方の第２例を示す図である。

【００５６】既に述べた図１４〜図１６の説明では（第
３の実施態様）、１つの転送元サブＣＰＵ（例えばＷ
Ｓ）のもとで転送先サブＣＰＵ（例えばディスクＤＫ）
が２つに増設された場合について述べたが、この第５の
実施態様では、増設された２以上の転送元サブＣＰＵ
（ＣＰＵ−Ａ）と増設された２以上の転送先サブＣＰＵ
（ＣＰＵ−Ｂ）からなる拡大マルチＣＰＵシステムのも
とでも本発明を容易に適用できる手法について述べる。

【００５７】この第５の実施態様は上記の手法の実現の
ために、メインＣＰＵ−Ｃ（メインプロセッサ）内の主
メモリに形成された所定数のメモリエリア（バッファ）
を周期をずらしながらサイクリックに使用するようにす
る。このときその周期のずらしは、サブプロセッサの台
数に応じて定める。そして、その周期は、サブプロセッ
サＢ（転送先サブＣＰＵ−Ｂ）によるデータの取り込み
が完了したのを契機にサブプロセッサＡ（転送元サブＣ
ＰＵ−Ａ）によるデータの送り込みを行うという動作と
同期してずらされる。

【００５８】かくして、サブプロセッサＡは、サブプロ
セッサＢがデータの取り込みを完了した旨の通知をメイ
ンプロセッサを介して受け取ることを確認するだけで、
次のデータ転送（データの送り込み）動作に入ることが
できる。この結果、サブプロセッサＡが、この第５の実
施態様のもとで２以上に増設されたとしても、各サブプ
ロセッサＡは第１および第２の実施態様（単一のサブプ
ロセッサＡ）の場合と全く同様の処理を実行すればよ
い。図１９はこの処理の動作を図解的に表したものであ
り、“待ち”（図１５の“待ち”と同じ）→“完了受
信”（加工データの取り込みがサブプロセッサＢで完了
した旨をメインプロセッサからの通知として受信）→
“データ挿入”（データの送り込み）→“データ挿入完
了”→“待ち”…というシーケンスである。

【００５９】第５の実施態様のポイントである、複数の
メモリエリア（バッファ）を、複数のサブプロセッサＡ
およびＢにより、周期をずらして使用することを図解的
に表したのが図２０および図２１と図２２である。ここ
に図２０および図２１は、サブプロセッサが２ペアの場
合における周期をずらす説明図であり、図２２はサブプ
ロセッサが３ペアの場合における周期をずらす説明図で
ある。上記の２ペアとは、サブプロセッサＡがサブプロ
セッサＡ１およびＡ２であり、かつ、これらとそれぞれ
対をなしてサブプロセッサＢがサブプロセッサＢ１およ
びＢ２のように存在することを意味する。同様に、上記
の３ペアとは、サブプロセッサＡがサブプロセッサＡ
１，Ａ２およびＡ３であり、かつ、これらとそれぞれ対
をなしてサブプロセッサＢがサブプロセッサＢ１，Ｂ２
およびＢ３のように存在することを意味する。

【００６０】図２０および２１を参照すると、これらの
図において、“データ挿入”はサブプロセッサ（Ａ）に
よる既述したデータの送り込みのことであり、“加工”
は既述したメインプロセッサによるデータの加工のこと
であり、“バッファ１，２，３…”は、メインプロセッ
サ内の主メモリ（１４）に形成された既述のメモリエリ
ア（ＭＡ１，ＭＡ２…）のことであり、“データ取り込
み”は加工後のデータのサブプロセッサ（Ｂ）への取り
込みのことである。図２０の状態１のもとで、サブプロ
セッサＡ１は図示の周期でデータ挿入を行うと、状態２
では図中の右にシフトした周期で同様のデータ挿入を行
う。このときまた、図中の左側に示す周期でサブプロセ
ッサＡ２がデータ挿入を行うと、状態３では、右にシフ
トした周期でデータ挿入を行う。以下、同様な動作のサ
イクリックな繰り返しとなる。

【００６１】なお、例えば状態１でバッファ４に挿入さ
れたデータは、状態２でメインプロセッサによってデー
タ加工が施され、かつ、バッファ５に書き込まれ、状態
３で取り込まれるが、このことは既に述べたとおりであ
る。次に３ペアの場合について示す図２２を参照する。
３ペアになると、図２０および図２１のように単純に表
すことは難しく、円状に表すようにした。図２１の大枠
はメインプロセッサの領域であり、その中央部に転送元
のサブプロセッサＡ１，Ａ２およびＡ３を配置し、その
周囲の外側にサブプロセッサＢ１，Ｂ２およびＢ３を配
置する。一連のデータの送り込み（“データ１転送
中”、“データ２転送中”…等）と、データ加工（“加
工”）と、加工データのサブプロセッサ（Ｂ）への取り
込み（“排出”）と、その間におけるメインプロセッサ
による“監視”（図１０、図１１、図１２等に示す“監
視”参照）と、サブプロセッサ（Ｂ）による加工データ
の取り込みが完了した旨のメインプロセッサによるサブ
プロセッサ（Ａ）への通知（“データ１完了”、“デー
タ２完了”…等）は、本図において、時計回り方向に進
行する。

【００６２】全体としては同様の動作の繰り返しとなる
が、その一部を例にとって説明すると、 図中、右上の“データ１完了”をサブプロセッサＡ
１がメインプロセッサより受信する。 この受信により、サブプロセッサＡ１は、図中、右
下の“データ４転送中”に入る。このとき同時に同図
中、右上に示す“加工”、すなわちメインプロセッサに
よるデータ２へのデータ加工が行われる。

【００６３】 加工後のデータ２は、サブプロセッサ
Ｂ２へ排出（Ｂ２への加工データの取り込み）される。 上記の排出完了があると、その完了の旨が、メイ
ンプロセッサを介してサブプロセッサＡ２へ通知され
る。 上記の通知を受けたサブプロセッサＡ２は自動的
に、“データ５転送中”に入る。

【００６４】さらにデータ５はメインプロセッサによる
加工を受けつつ、サブプロセッサＢ２に排出される。か
くして本図中では、３つのサブプロセッサは、上記の時
計回りに沿って２度表記されることになる。図２０およ
び２１で示したバッファ１（メモリエリアＭＡ１）、バ
ッファ２（メモリエリアＭＡ２）…は、図２２では図示
しなかったが、図２２中の周囲に記載された“データ
１”、“データ２”…にそれぞれ対応して存在してい
る。そして、この実施態様の３ペアの場合は２つ飛びで
周期をずらしながらバッファが使用される。例えば、サ
ブプロセッサＡ１を例にとって見ると、“データ完了”
のプロセスは、“データ１完了”→“データ４完了”の
如く、２つのデータ２およびデータ３（２つのバッファ
２およびバッファ３に相当）を飛ばしている。一方、図
２０の２ペアの場合は、１つ飛びで周期をずらしながら
バッファが使用される。例えば、サブプロセッサＡ１に
よるバッファ４への“データ挿入”から、同じくサブプ
ロセッサＡ１による次のデータのバッファ６への“デー
タ挿入”までに１つのバッファ（バッファ５）を飛ばし
て、１つ飛びになっている。

【００６５】

【発明の効果】以上説明したように本発明によれば、 イ）サブＣＰＵ−ＡとメインＣＰＵ−Ｃとの間にも、サ
ブＣＰＵ−ＢとメインＣＰＵ−Ｃとの間にも、従来法に
よる共有メモリを実装する必要がないのでシステムのハ
ードコストが低減する。

【００６６】ロ）メインＣＰＵ−Ｃは、サブＣＰＵ−Ａ
からデータの供給を受けながら一方でサブＣＰＵ−Ｂに
加工データを送り込むので、システム全体の処理時間が
短縮される。 ハ）メインＣＰＵ−Ｃはいわば並列処理を実行している
が、一般にいうマルチタスク環境下での並列処理（各Ｃ
ＰＵ毎にそれぞれ独立して時間を区切って処理を実行す
る並列処理）とは異なる並列処理であり、１つのタスク
について総処理時間は短縮される。

【００６７】ニ）複数のＣＰＵ（１１，１２，１３）に
よる分散処理ではあるが、各ＣＰＵ間の連携動作は一定
の規則に従って単純化されており、ソフトウェア上のみ
ならずハードウェア上も簡素化される。 ホ）サブＣＰＵ−ＡおよびサブＣＰＵ−Ｂが複数台に増
設されたとしても、その増設分だけメモリエリア（Ｍ
Ａ）を増やしメインＣＰＵ−Ｃが各メモリエリアの割り
振りを規則的（サイクリック）に指定するだけで、一対
のサブＣＰＵ−ＡとサブＣＰＵ−Ｂのみが存在するとき
の処理動作を変更なくそのまま実施すればよい。

【図面の簡単な説明】

【図１】本発明に係る方法の基本ステップを図解的に表
す図である。

【図２】図１と対比させた従来の基本ステップを示す図
である。

【図３】本発明に基づくデータ処理の流れを表すシーケ
ンス図である。

【図４】図３と対比させた従来の手法によるシーケンス
図である。

【図５】サブＣＰＵが増設された様子を示す図である。

【図６】本発明を適用したマルチＣＰＵシステムの構成
例を示す図である。

【図７】図６の構成を図１のパターンに合わせて描き直
した図である。

【図８】図６の構成のより一層具体的な例を示す図であ
る。

【図９】図８の構成を図１のパターンに合わせて描き直
した図である。

【図１０】本発明の第１の実施態様を表すシーケンス図
（その１）である。

【図１１】本発明の第１の実施態様を表すシーケンス図
（その２）である。

【図１２】本発明の第２の実施態様を表すシーケンス図
（その１）である。

【図１３】本発明の第２の実施態様を表すシーケンス図
（その２）である。

【図１４】本発明の第３の実施態様を表すメモリ割当て
図である。

【図１５】図１４の各メモリエリアを使い廻して行われ
る処理の手順および各手順でのＣＰＵの状態を示す図で
ある。

【図１６】図１５の処理手順の一部を図解的に表す図で
ある。

【図１７】図１６の変形例を示す図である。

【図１８】本発明の第４の実施態様を表すシーケンス図
である。

【図１９】本発明の第５の実施態様のもとでの各転送元
サブＣＰＵの動作を表す図である。

【図２０】本発明の第５の実施態様のもとでの周期のず
らし方の第１例を示す図（その１）である。

【図２１】本発明の第５の実施態様のもとでの周期のず
らし方の第１例を示す図（その２）である。

【図２２】本発明の第５の実施態様のもとでの周期のず
らし方の第２例を示す図である。

【図２３】（Ａ）は本発明の前提となるシステム構成、
（Ｂ）は（Ａ）における従来のデータ処理方法を表す図
である。

【符号の説明】

１１…サブプロセッサＡ １２…サブプロセッサＢ １３…メインプロセッサ １４…主メモリ １５…システムバス １６…拡張チップバス １１１…ワークステーション １１２…イーサーコントローラ １２１…ディスク １２２…ディスクコントローラ １３１…ＳＰＡＲＣ−ＣＰＵ ＣＰＵ−Ｃ…メインＣＰＵ ＣＰＵ−Ａ，ＣＰＵ−Ｂ…サブＣＰＵ ＭＡ１…第１メモリエリア ＭＡ２…第２メモリエリア

フロントページの続き (72)発明者 奈良 智紀 北海道札幌市厚別区下野幌テクノパーク１ 丁目１番５号 富士通北海道通信システム 株式会社内 (72)発明者 佐藤 秀俊 北海道札幌市厚別区下野幌テクノパーク１ 丁目１番５号 富士通北海道通信システム 株式会社内 (72)発明者 井木 洋三 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メインＣＰＵと、該メインＣＰＵとシス
   テムバスを介して連携するデータの転送元サブＣＰＵお
   よびデータの転送先サブＣＰＵとを有してなり、該メイ
   ンＣＰＵが前記転送元サブＣＰＵからのデータに加工を
   施して前記転送先サブＣＰＵに加工後のデータを転送す
   るように構成されたマルチＣＰＵシステムにおけるデー
   タ処理方法において、 ｉ）前記メインＣＰＵ内のメモリを、前記転送元サブＣ
   ＰＵに専有される第１メモリエリアと前記転送先サブＣ
   ＰＵに専有される第２メモリエリアとに分けてこれらサ
   ブＣＰＵに開放し、 ii）前記転送元サブＣＰＵは、開放された前記第１メモ
   リエリアに、ＤＭＡ転送によりデータを送り込み、 iii）前記メインＣＰＵは、前記第１メモリエリアに送
   り込まれたデータに前記の加工を施してからその加工デ
   ータを前記第２メモリエリアに格納し、 iv）前記転送先サブＣＰＵは、前記メインＣＰＵによる
   前記の加工と重複しながら、前記加工データを前記第２
   メモリエリアより、ＤＭＡ転送により取り込むことを特
   徴とする、マルチＣＰＵシステムのデータ処理方法。
2. 【請求項２】 前記転送先サブＣＰＵにおいてエラーの
   発生を検出したときは、当該エラーの発生を前記メイン
   ＣＰＵに通知し、該メインＣＰＵは当該エラーを生じさ
   せた前記加工データをもってリトライを実行し、 また、前記メインＣＰＵにおいてエラーの発生を検出し
   たときあるいは前記メインＣＰＵにおいてエラーの復旧
   処理を実行したがその復旧に失敗したときは、当該エラ
   ーの発生を前記転送元サブＣＰＵに通知し、該転送元サ
   ブＣＰＵは当該エラーを生じさせたときに、該メインＣ
   ＰＵに転送中または転送済みのデータより先行するデー
   タをもってリトライを実行するステップを含む請求項１
   に記載のデータ処理方法。
3. 【請求項３】 前記転送先サブＣＰＵが複数存在する場
   合、前記メインＣＰＵ内の前記メモリを、前記第１メモ
   リエリアと、複数の前記第２メモリエリアとに区分し、
   これらのメモリエリアを前記転送元サブＣＰＵおよび複
   数の転送先サブＣＰＵにそれぞれ割り振ってサイクリッ
   クにデータの送り込み、加工データの格納および加工デ
   ータの取り込みを行う請求項１に記載のデータ処理方
   法。
4. 【請求項４】 前記転送先サブＣＰＵへの前記加工デー
   タの取り込みが完了しても依然前記転送元サブＣＰＵか
   ら前記第１メモリエリアへのデータの送り込みが完了し
   ていないとき、 前記メインＣＰＵは、前記転送元サブＣＰＵから前記第
   １メモリエリアへのデータの送り込みが完了するのを待
   つ待ち合わせ期間を設け、該メインＣＰＵは該待ち合わ
   せ期間の後にデータの加工を開始する請求項１に記載の
   データ処理方法。
5. 【請求項５】 前記転送元サブＣＰＵが複数存在すると
   共にこれらとそれぞれ対をなして複数の前記転送先サブ
   ＣＰＵが存在する場合、前記第１メモリエリアおよび前
   記第２メモリエリアをそれぞれ、前記転送元サブＣＰＵ
   および転送先サブＣＰＵの総数に応じて複数、前記メイ
   ンＣＰＵ内のメモリに形成し、 前記第１および第２メモリエリアを、前記転送元サブＣ
   ＰＵおよび転送先サブＣＰＵが周期をずらしながら使用
   して、サイクリックにデータの送り込み、加工データの
   格納および加工データの取り込みを行う請求項１に記載
   のデータ処理方法。