JPH0659064B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH0659064B2 JPH0659064B2 JP61189202A JP18920286A JPH0659064B2 JP H0659064 B2 JPH0659064 B2 JP H0659064B2 JP 61189202 A JP61189202 A JP 61189202A JP 18920286 A JP18920286 A JP 18920286A JP H0659064 B2 JPH0659064 B2 JP H0659064B2
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- communication
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/18—Automatic changing of the traffic direction
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信制御装置に関し、特に複数のホスト処理
装置と端末装置間の分岐を行う通信制御装置での、処理
時間短縮に好適な切換え回路方式に関するものである。
装置と端末装置間の分岐を行う通信制御装置での、処理
時間短縮に好適な切換え回路方式に関するものである。
従来、ホスト処理装置と端末装置間のデータの通信を行
う場合、ホスト処理装置側と端末装置側にそれぞれ変復
調装置（モデム）を接続して、その変復調装置でデータ
のディジタル／アナログ変換を行ってから回線にアナロ
グデータを送出することにより行っている。また、回線
からのデータを受信する場合は、変復調装置でそのデー
タのアナログ／ディジタル変換を行ってから端末装置あ
るいはホスト処理装置にディジタルデータとして取込ま
れる。複数台の端末装置を併設させる場合は、１つの入
力を複数個の出力に分岐する分岐回路を通信制御装置内
に設け、その分岐回路を介して接続する方法や、信号線
分岐による分岐回路を、使用する端末装置と同数だけ用
意し連結して接続することによって、遅延時間の許され
る範囲内で、多数の端末装置を１個の変復調装置（モデ
ム）と接続する方法（特開昭５８−２４２５５号公報参
照）が知られている。
う場合、ホスト処理装置側と端末装置側にそれぞれ変復
調装置（モデム）を接続して、その変復調装置でデータ
のディジタル／アナログ変換を行ってから回線にアナロ
グデータを送出することにより行っている。また、回線
からのデータを受信する場合は、変復調装置でそのデー
タのアナログ／ディジタル変換を行ってから端末装置あ
るいはホスト処理装置にディジタルデータとして取込ま
れる。複数台の端末装置を併設させる場合は、１つの入
力を複数個の出力に分岐する分岐回路を通信制御装置内
に設け、その分岐回路を介して接続する方法や、信号線
分岐による分岐回路を、使用する端末装置と同数だけ用
意し連結して接続することによって、遅延時間の許され
る範囲内で、多数の端末装置を１個の変復調装置（モデ
ム）と接続する方法（特開昭５８−２４２５５号公報参
照）が知られている。
これらの分岐回路を有する通信制御装置では、端末装置
と伝送制御手順が同じホスト処理装置間の通信について
は開示されている。しかし、上記の通信制御装置（分岐
装置）ではプログラムが介在しないので、伝送制御手順
の異なるホスト処理装置とは接続できないという問題が
あった。そこで、この問題を解決するため、本出願人に
より先に「通信制御装置」を提案している（特願昭６１
−５７７７９号明細書参照）。この通信制御装置では、
端末装置を変更せずに、複数のホスト処理装置との接続
を可能とすると共に、伝送制御手順の同じホスト処理装
置と通信を行う場合は効率的なデータ通信が行える。し
かし、本出願人による通信制御装置において、データ送
信，受信等のモード切替の高速化については配慮されて
いなかった。
と伝送制御手順が同じホスト処理装置間の通信について
は開示されている。しかし、上記の通信制御装置（分岐
装置）ではプログラムが介在しないので、伝送制御手順
の異なるホスト処理装置とは接続できないという問題が
あった。そこで、この問題を解決するため、本出願人に
より先に「通信制御装置」を提案している（特願昭６１
−５７７７９号明細書参照）。この通信制御装置では、
端末装置を変更せずに、複数のホスト処理装置との接続
を可能とすると共に、伝送制御手順の同じホスト処理装
置と通信を行う場合は効率的なデータ通信が行える。し
かし、本出願人による通信制御装置において、データ送
信，受信等のモード切替の高速化については配慮されて
いなかった。
従来の装置のモード切替においては、特公昭６０−３６
１４７号公報に記載のように、送信、受信等のモードを
切替えるために、所定数（８ビット）の“０”ビットま
たは“１”ビットの連続信号を検出し、キャラクタ長で
の正常／異常の判別を行い、モード切替えを行うものが
知られている。また，半二重通信方式の場合、伝送能力
を向上させるための応答時間の高速化が必要であり、し
たがって送信、受信のモード切替を高速化する必要があ
る。
１４７号公報に記載のように、送信、受信等のモードを
切替えるために、所定数（８ビット）の“０”ビットま
たは“１”ビットの連続信号を検出し、キャラクタ長で
の正常／異常の判別を行い、モード切替えを行うものが
知られている。また，半二重通信方式の場合、伝送能力
を向上させるための応答時間の高速化が必要であり、し
たがって送信、受信のモード切替を高速化する必要があ
る。
上記従来技術は、半二重通信方式での送信、受信のモー
ド切替の高速化の点について配慮がされておらず、ホス
ト処理装置と端末装置の間に位置する通信制御装置を介
したデータ通信でのレスポンス時間が大きくなるという
問題があった。
ド切替の高速化の点について配慮がされておらず、ホス
ト処理装置と端末装置の間に位置する通信制御装置を介
したデータ通信でのレスポンス時間が大きくなるという
問題があった。
本発明の目的は、このような従来の問題を解決し、デー
タ通信におけるレスポンス時間を短縮し、データ通信処
理能力の低下を防止できる通信制御装置を提供すること
にある。
タ通信におけるレスポンス時間を短縮し、データ通信処
理能力の低下を防止できる通信制御装置を提供すること
にある。
上記問題点を解決するため、本発明では、複数の端末装
置と、複数のホスト処理装置間に位置し、同一の伝送制
御手順のホスト処理装置と端末装置間の通信の場合に
は、上記ホスト処理装置と通信を行うモデム等からの信
号線を直接複数の端末装置に分岐する分岐回路と、伝送
制御手順の異なるホスト処理装置と端末装置間の通信の
場合には、上記ホスト処理装置と端末装置間の伝送制御
手順の変換を行う伝送制御手順変換論理手段と、該伝送
制御手順変換論理手段から端末装置への送受信データ出
力端子を上記分岐回路に接続するための切換えスイッチ
とを備え、半二重通信を制御する通信制御装置におい
て、上記信号線を切断，接続するスイッチ回路と、上記
信号線を監視し、１ビット長の“０”ビットを検出する
“０”ビット検出回路とを、ホスト処理装置側回線と、
端末装置側回線とに設け、ホスト処理装置側“０”ビッ
ト検出回路の出力により、端末装置側スイッチ回路を制
御する手段と、端末装置側“０”ビット検出回路の出力
により、ホスト処理装置側スイッチ回路を制御する手段
とを設けることに特徴がある。
置と、複数のホスト処理装置間に位置し、同一の伝送制
御手順のホスト処理装置と端末装置間の通信の場合に
は、上記ホスト処理装置と通信を行うモデム等からの信
号線を直接複数の端末装置に分岐する分岐回路と、伝送
制御手順の異なるホスト処理装置と端末装置間の通信の
場合には、上記ホスト処理装置と端末装置間の伝送制御
手順の変換を行う伝送制御手順変換論理手段と、該伝送
制御手順変換論理手段から端末装置への送受信データ出
力端子を上記分岐回路に接続するための切換えスイッチ
とを備え、半二重通信を制御する通信制御装置におい
て、上記信号線を切断，接続するスイッチ回路と、上記
信号線を監視し、１ビット長の“０”ビットを検出する
“０”ビット検出回路とを、ホスト処理装置側回線と、
端末装置側回線とに設け、ホスト処理装置側“０”ビッ
ト検出回路の出力により、端末装置側スイッチ回路を制
御する手段と、端末装置側“０”ビット検出回路の出力
により、ホスト処理装置側スイッチ回路を制御する手段
とを設けることに特徴がある。
上記“０”ビット検出回路により“０”ビットを検出し
た回路側から、上記スイッチ回路と“０”ビット検出回
路を用いて相手回線側への一方向の電気的なパスを形成
し、その間、通信制御装置内で同期化した“０”ビット
信号を送出することによってデータ通信におけるレスポ
ンス時間を短縮できる。
た回路側から、上記スイッチ回路と“０”ビット検出回
路を用いて相手回線側への一方向の電気的なパスを形成
し、その間、通信制御装置内で同期化した“０”ビット
信号を送出することによってデータ通信におけるレスポ
ンス時間を短縮できる。
以下、本発明の一実施例を、図面により詳細に説明す
る。
る。
まず、本発明の原理的な説明をする。
通信制御装置は、通信回線上の信号を受信するレシーバ
回路と、通信回線上に信号を送出するドライバ回路とに
より通信回線に接続されており、半二重通信方式におい
ては、ドライバ回路とレシーバ回路は排他的な動作を行
う。本発明の適用分野での通信制御装置は、上記ドライ
バ回路およびレシーバ回路は、ホスト処理装置側回線
と、端末装置側回線とに接続する２組用意され、一方の
レシーバ回路で受信した信号を他方側のドライバ回路よ
り送出する１方向の信号の流れを形成させるため、ホス
ト処理装置側ドライバ回路と、端末装置側ドライバ回路
とは排他的に動作させる必要がある。本発明では、一方
のレシーバ回路と他方のドライバ回路とを、スイッチ回
路および“０”ビット検出回路を介して接続するパス
を、ホスト処理装置から端末装置へのパスと、端末装置
からホスト処理装置へのパスの２組用意し、“０”ビッ
ト検出をしたパスより他方のパスに対し、スイッチ回路
オフの指示をすることにより、一方向の信号の流れを形
成させる。
回路と、通信回線上に信号を送出するドライバ回路とに
より通信回線に接続されており、半二重通信方式におい
ては、ドライバ回路とレシーバ回路は排他的な動作を行
う。本発明の適用分野での通信制御装置は、上記ドライ
バ回路およびレシーバ回路は、ホスト処理装置側回線
と、端末装置側回線とに接続する２組用意され、一方の
レシーバ回路で受信した信号を他方側のドライバ回路よ
り送出する１方向の信号の流れを形成させるため、ホス
ト処理装置側ドライバ回路と、端末装置側ドライバ回路
とは排他的に動作させる必要がある。本発明では、一方
のレシーバ回路と他方のドライバ回路とを、スイッチ回
路および“０”ビット検出回路を介して接続するパス
を、ホスト処理装置から端末装置へのパスと、端末装置
からホスト処理装置へのパスの２組用意し、“０”ビッ
ト検出をしたパスより他方のパスに対し、スイッチ回路
オフの指示をすることにより、一方向の信号の流れを形
成させる。
第２図は、本発明を適用したデータ通信システムの構成
図である。
図である。
第２図において、１および２はホスト処理装置、３は通
信制御装置、４は端末装置、５は分岐回路、６はプロト
コル変換論理部、２１〜２４は変復調装置（モデム）で
ある。ここで、ホスト処理装置１は端末装置４と伝送制
御手順および伝送速度が同一のホスト処理装置であり、
分岐回路５を介して端末装置４と接続される。２は端末
装置４と伝送制御手順および伝送速度が異なるホスト処
理装置であり、プロトコル変換論理部６および分岐回路
５を介して端末装置４に接続される。端末装置４は、ホ
スト処理装置１もしくは２のいずれか一方とデータ通信
を行っており、ホスト処理装置の障害等の場合、分岐回
路５により他方のホスト処理装置に切替えを行いデータ
通信を行う。
信制御装置、４は端末装置、５は分岐回路、６はプロト
コル変換論理部、２１〜２４は変復調装置（モデム）で
ある。ここで、ホスト処理装置１は端末装置４と伝送制
御手順および伝送速度が同一のホスト処理装置であり、
分岐回路５を介して端末装置４と接続される。２は端末
装置４と伝送制御手順および伝送速度が異なるホスト処
理装置であり、プロトコル変換論理部６および分岐回路
５を介して端末装置４に接続される。端末装置４は、ホ
スト処理装置１もしくは２のいずれか一方とデータ通信
を行っており、ホスト処理装置の障害等の場合、分岐回
路５により他方のホスト処理装置に切替えを行いデータ
通信を行う。
上記のようなデータ通信システムの場合、プロトコル変
換を行わないホスト処理装置１と端末装置４とのデータ
通信は、通信制御装置３を介さない直結システムと同等
の高速処理を要求される。
換を行わないホスト処理装置１と端末装置４とのデータ
通信は、通信制御装置３を介さない直結システムと同等
の高速処理を要求される。
第１図は、本発明の一実施例を示す分岐回路５の構成図
である。これは、第２図の分岐回路５の詳細を示すもの
である。
である。これは、第２図の分岐回路５の詳細を示すもの
である。
第１図において、７，１３はレシーバ回路、８はドライ
バ回路、９ホスト処理装置側のスイッチ回路、１０はホ
スト処理装置側に配置され１ビット長の“０”ビット信
号を検出する“０”ビット検出回路、１１は端末装置側
に配置され１ビット長の“０”ビット信号を検出する
“０”ビット検出回路、１２は端末装置側のスイッチ回
路、１５は２本用意されたパスである。
バ回路、９ホスト処理装置側のスイッチ回路、１０はホ
スト処理装置側に配置され１ビット長の“０”ビット信
号を検出する“０”ビット検出回路、１１は端末装置側
に配置され１ビット長の“０”ビット信号を検出する
“０”ビット検出回路、１２は端末装置側のスイッチ回
路、１５は２本用意されたパスである。
以下、第１図により、プロトコル変換を必要としない場
合の分岐回路動作を説明する。
合の分岐回路動作を説明する。
ホスト処理装置１および端末装置４からの信号はレシー
バ回路７，１３で受信され、スイッチ回路９，１２を介
して“０”ビット検出回路１０，１１に接続される。ス
イッチ回路９，１２は初期状態においては“オン”状態
であり、スイッチ回路９は、”０”ビット検出回路１１
が”０”ビットを検出したとき、“オフ”となり、スイ
ッチ回路１２は“０”ビット検出回路１０が“０”ビッ
トを検出したとき、“オフ”となるように動作する。ま
た、データ通信回線ではデータの送出されていない状態
では信号レベルは“１”状態である。
バ回路７，１３で受信され、スイッチ回路９，１２を介
して“０”ビット検出回路１０，１１に接続される。ス
イッチ回路９，１２は初期状態においては“オン”状態
であり、スイッチ回路９は、”０”ビット検出回路１１
が”０”ビットを検出したとき、“オフ”となり、スイ
ッチ回路１２は“０”ビット検出回路１０が“０”ビッ
トを検出したとき、“オフ”となるように動作する。ま
た、データ通信回線ではデータの送出されていない状態
では信号レベルは“１”状態である。
ホスト処理装置より端末装置にデータ／コマンドを伝送
する場合は、信号はレシーバ回路７で受信され、スイッ
チ回路９を介し“０”ビット検出回路に入力され、一連
のビット列のうち、“０”ビットの時間、“０”ビット
検出回路１０の制御により、スイッチ回路１２はオフ状
態となる。上記の結果、“０”ビット検出回路１１は、
“０”ビットを受信することはなく、スイッチ回路９は
“オン”のままであるため、ホスト処理装置より、端末
装置に向う一方向の電気的なパスが形成されることにな
る。プロトコル変換を必要とする場合はプロトコル変換
論理部６でプロトコル変換を行った後、分岐回路５を介
してデータ通信が行われることになる。プロトコル変換
論理部の詳細動作については前述した特願昭６１−５７
７７９号明細書を参照されたい。
する場合は、信号はレシーバ回路７で受信され、スイッ
チ回路９を介し“０”ビット検出回路に入力され、一連
のビット列のうち、“０”ビットの時間、“０”ビット
検出回路１０の制御により、スイッチ回路１２はオフ状
態となる。上記の結果、“０”ビット検出回路１１は、
“０”ビットを受信することはなく、スイッチ回路９は
“オン”のままであるため、ホスト処理装置より、端末
装置に向う一方向の電気的なパスが形成されることにな
る。プロトコル変換を必要とする場合はプロトコル変換
論理部６でプロトコル変換を行った後、分岐回路５を介
してデータ通信が行われることになる。プロトコル変換
論理部の詳細動作については前述した特願昭６１−５７
７７９号明細書を参照されたい。
第３図は、第２図における“０”ビット検出回路１０と
スイッチ回路１２の回路図の一実施例を示す。ここで、
信号ＲＤ−Ｎはホスト処理装置からの受信データ、信号
ＴＸＤ−Ｎはプロトコル変換論理部より送出される送信
データ、信号ＸＤ−Ｎは端末装置に送出する送信データ
である。
スイッチ回路１２の回路図の一実施例を示す。ここで、
信号ＲＤ−Ｎはホスト処理装置からの受信データ、信号
ＴＸＤ−Ｎはプロトコル変換論理部より送出される送信
データ、信号ＸＤ−Ｎは端末装置に送出する送信データ
である。
第３図において、３１はシフトレジスタ、３２はカウン
タ、３３はフリップフロップ、３４ａ〜ｄはＮＯＴゲー
ト、３５ａ〜ｃはＡＮＤゲート、３６はフリップフロッ
プ、３７ａ，ｂはＯＲゲート、３８はプロトコル変換論
理部６内のプロトコル変換回路である。
タ、３３はフリップフロップ、３４ａ〜ｄはＮＯＴゲー
ト、３５ａ〜ｃはＡＮＤゲート、３６はフリップフロッ
プ、３７ａ，ｂはＯＲゲート、３８はプロトコル変換論
理部６内のプロトコル変換回路である。
通信制御装置３がホスト処理装置から端末装置へデータ
を送信する場合について説明する。
を送信する場合について説明する。
通信制御装置３がホスト処理装置よりＲＤ−Ｎ信号（受
信データ）を、レシーバ７を介して受信すると、その受
信データは“０”ビット検出回路１０に入力される。
“０”ビット検出回路１０では、ＮＯＴゲート３４ａに
より極性反転を行い、シフトレジスタ３１とカウンタ３
２を用いてデータのサンプリングを行い、１ビット長の
中点を求める。受信データはＮＯＴゲート３４ａ，シフ
トレジスタ３１を経由してＡＮＤゲート３５ａに入力さ
れる。また、ＮＯＴゲート３４ａで極性反転された受信
データがシフトレジスタ３５を介さずＡＮＤゲート３５
ａへ入力される。ＡＮＤゲート３５ａではこれらの受信
データのＡＮＤを取り、受信データのノイズサプレスを
行っている。このノイズサプレスされた受信データをフ
リップフロップ３３で符号化を行い、ＲＸＤ−Ｎ信号
（ノイズサプレスされた信号）として“０”ビット検出
回路１０から出力する。カウンタ３２からサンプリング
信号（ＲＸＣ−Ｐ信号）を出力する。ＲＸＤ−Ｎ信号は
フリップフロップ３６へ入力され、そこでサンプリング
信号（ＲＸＣ−Ｐ信号）により同期化された受信データ
として、ＲＤＤＬ信号が出力されＡＮＤゲート３５ｂに
入力される。一方、ＲＸＤ−Ｎ信号もＡＮＤケムート３
５ｂに入力され、これらの信号のＡＮＤを取り、インヒ
ビット信号（抑止信号）をスイッチ回路内のＯＲゲート
３７ｂに対して出力し、ドライバ回路１４からの送信デ
ータをレシーバ回路１３を介して分岐装置内に入力しな
いようにしている。ＮＯＴゲート３４ｄで極性反転され
たＲＸＤ−Ｎ信号とＲＸＣ−Ｐ信号がＡＮＤゲート３５
ｃに入力され、ＯＲゲート３７ａに入力され、プロトコ
ル変換回路３８から送出される送信データ（ＴＸＤ−Ｎ
信号）とＯＲが取られ、送信データＸＤ−Ｎをドライバ
１４を介して端末装置４へ送信される。この場合、伝送
制御手順が同じ時は、直接送信データを送出することが
できるので、データ転送速度が低下することがない。ま
た、伝送制御手順が異なるデータについてもプロトコル
変換回路３８によりプロトコル変換を行うことにより、
データ伝送が可能となる。ここでは、ホスト処理装置か
ら端末装置に対してデータ送信を行う場合について説明
したが、その逆の場合も同様である。また、ＯＲゲート
３７ｂの出力は図示されていないもう１つのドライバ８
（ホスト処理装置側）に接続されている。
信データ）を、レシーバ７を介して受信すると、その受
信データは“０”ビット検出回路１０に入力される。
“０”ビット検出回路１０では、ＮＯＴゲート３４ａに
より極性反転を行い、シフトレジスタ３１とカウンタ３
２を用いてデータのサンプリングを行い、１ビット長の
中点を求める。受信データはＮＯＴゲート３４ａ，シフ
トレジスタ３１を経由してＡＮＤゲート３５ａに入力さ
れる。また、ＮＯＴゲート３４ａで極性反転された受信
データがシフトレジスタ３５を介さずＡＮＤゲート３５
ａへ入力される。ＡＮＤゲート３５ａではこれらの受信
データのＡＮＤを取り、受信データのノイズサプレスを
行っている。このノイズサプレスされた受信データをフ
リップフロップ３３で符号化を行い、ＲＸＤ−Ｎ信号
（ノイズサプレスされた信号）として“０”ビット検出
回路１０から出力する。カウンタ３２からサンプリング
信号（ＲＸＣ−Ｐ信号）を出力する。ＲＸＤ−Ｎ信号は
フリップフロップ３６へ入力され、そこでサンプリング
信号（ＲＸＣ−Ｐ信号）により同期化された受信データ
として、ＲＤＤＬ信号が出力されＡＮＤゲート３５ｂに
入力される。一方、ＲＸＤ−Ｎ信号もＡＮＤケムート３
５ｂに入力され、これらの信号のＡＮＤを取り、インヒ
ビット信号（抑止信号）をスイッチ回路内のＯＲゲート
３７ｂに対して出力し、ドライバ回路１４からの送信デ
ータをレシーバ回路１３を介して分岐装置内に入力しな
いようにしている。ＮＯＴゲート３４ｄで極性反転され
たＲＸＤ−Ｎ信号とＲＸＣ−Ｐ信号がＡＮＤゲート３５
ｃに入力され、ＯＲゲート３７ａに入力され、プロトコ
ル変換回路３８から送出される送信データ（ＴＸＤ−Ｎ
信号）とＯＲが取られ、送信データＸＤ−Ｎをドライバ
１４を介して端末装置４へ送信される。この場合、伝送
制御手順が同じ時は、直接送信データを送出することが
できるので、データ転送速度が低下することがない。ま
た、伝送制御手順が異なるデータについてもプロトコル
変換回路３８によりプロトコル変換を行うことにより、
データ伝送が可能となる。ここでは、ホスト処理装置か
ら端末装置に対してデータ送信を行う場合について説明
したが、その逆の場合も同様である。また、ＯＲゲート
３７ｂの出力は図示されていないもう１つのドライバ８
（ホスト処理装置側）に接続されている。
第４図は、第３図の動作タイムチャートである。
まず、通信制御装置３内の“０”ビット検出回路１０
は、ホスト処理装置からＲＤ−Ｎ信号を受信すると、デ
ータのサンプリング等を行い、ノイズサプレスされたＲ
ＸＤ−Ｎ信号を出力し、ＲＸＣ−Ｐのタイミングにより
フリップフロップ３６からＲＤＤＬ信号を出力し、この
間ＩＮＨビット信号を出力して、送出する信号を再び受
信データとして入力をしないように抑止する。このよう
にして、送信データ（ＸＤ−Ｎ）を出力して端末装置と
のデータ通信を行う。
は、ホスト処理装置からＲＤ−Ｎ信号を受信すると、デ
ータのサンプリング等を行い、ノイズサプレスされたＲ
ＸＤ−Ｎ信号を出力し、ＲＸＣ−Ｐのタイミングにより
フリップフロップ３６からＲＤＤＬ信号を出力し、この
間ＩＮＨビット信号を出力して、送出する信号を再び受
信データとして入力をしないように抑止する。このよう
にして、送信データ（ＸＤ−Ｎ）を出力して端末装置と
のデータ通信を行う。
以上説明したように、本発明によれば、ホスト処理装置
と、端末装置との間にそう入された通信制御装置での信
号遅延時間を１ビット長の時間以下に短縮することがで
きるので、データ通信におけるレスポンス時間の短縮が
行え、データ通信処理能力の低下を防止できる。
と、端末装置との間にそう入された通信制御装置での信
号遅延時間を１ビット長の時間以下に短縮することがで
きるので、データ通信におけるレスポンス時間の短縮が
行え、データ通信処理能力の低下を防止できる。
第１図は本発明の一実施例を示す分岐回路の構成図、第
２図は本発明を適用したデータ通信システムの構成図、
第３図は第１図の分岐回路の回路図の一実施例を示す
図、第４図は第３図の回路の動作タイムチャートであ
る。 １，２：ホスト処理装置、３：通信制御装置、４：端末
装置、５：分岐回路、６：プロトコル変換論理部、７，
１３：レシーバ回路、８，１４：ドライバ回路、１０，
１１：“０”ビット検出回路、９，１２：スイッチ回
路、１５：選択回路。
２図は本発明を適用したデータ通信システムの構成図、
第３図は第１図の分岐回路の回路図の一実施例を示す
図、第４図は第３図の回路の動作タイムチャートであ
る。 １，２：ホスト処理装置、３：通信制御装置、４：端末
装置、５：分岐回路、６：プロトコル変換論理部、７，
１３：レシーバ回路、８，１４：ドライバ回路、１０，
１１：“０”ビット検出回路、９，１２：スイッチ回
路、１５：選択回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−214750（ＪＰ，Ａ) 特開 昭62−186634（ＪＰ，Ａ) 特開 昭62−214750（ＪＰ，Ａ) 特公 昭60−36147（ＪＰ，Ｂ２) 特公 平２−9741（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】複数の端末装置と、複数のホスト処理装置
間に位置し、同一の伝送制御手順のホスト処理装置と端
末装置間の通信の場合には、上記ホスト処理装置と通信
を行うモデム等からの信号線を直接複数の端末装置に分
岐する分岐回路と、伝送制御手順の異なるホスト処理装
置と端末装置間の通信の場合には、上記ホスト処理装置
と端末装置間の伝送制御手順の変換を行う伝送制御手順
変換論理手段と、該伝送制御手順変換論理手段から端末
装置への送受信データ出力端子を上記分岐回路に接続す
るための切換えスイッチとを備え、半二重通信を制御す
る通信制御装置において、上記信号線を切断，接続する
スイッチ回路と、上記信号線を監視し、１ビット長の
“０”ビットを検出する“０”ビット検出回路とをホス
ト処理装置側回線と端末装置側回線とに設け、ホスト処
理装置側“０”ビット検出回路の出力により、端末装置
側スイッチ回路を制御する手段と端末装置側“０”ビッ
ト検出回路の出力により、ホスト処理装置側スイッチ回
路を制御する手段とを設けることを特徴とする通信制御
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189202A JPH0659064B2 (ja) | 1986-08-12 | 1986-08-12 | 通信制御装置 |
| US07/083,165 US4924479A (en) | 1986-08-12 | 1987-08-10 | Communication control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189202A JPH0659064B2 (ja) | 1986-08-12 | 1986-08-12 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345937A JPS6345937A (ja) | 1988-02-26 |
| JPH0659064B2 true JPH0659064B2 (ja) | 1994-08-03 |
Family
ID=16237234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189202A Expired - Fee Related JPH0659064B2 (ja) | 1986-08-12 | 1986-08-12 | 通信制御装置 |
Country Status (2)
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| US (1) | US4924479A (ja) |
| JP (1) | JPH0659064B2 (ja) |
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1987
- 1987-08-10 US US07/083,165 patent/US4924479A/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| US4924479A (en) | 1990-05-08 |
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