JPS6324741A - Ｓｃｉ，ｓｐｉ及びバツフア−ドｓｐｉ操作モ−ド用のシリアルデ−タバス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明で開示した直列（シリアル）データバスの目的は
電話共同線に類似する機構を用いる１対の共同１！線上
全、多数のマイクロプロセッサが相互に容易に通信でき
るようＫすることである。本発明は車両例えば自動車の
中に分布している処理用マルチプレックス装置の部材間
のデータ通信リンクに関する。開発されて本明細書中に
開示されているシリアルデータバス及びインターフェイ
ス集積回路は多くの種類の通信プロトコルを支援（サポ
ート）できる。

〈従来の技術〉 多くの利用分野ではマイクロプロセッサ又はマイクロコ
ンピュータの間でデータ通信全相互にとジかわす（交信
する）必要があるう か＼るマイクロプロセッサ又はマイクロコンピュータノ
ロ−カルエリヤ−ネットワークＣ１ｏｃａｌ　　ｕＬｒ
ｅａ　ｎｅｔ−ｗｏｒｋｓ）ＣＬＡＮ）リンクは、マイ
クロコンピュータの一つに、ＬＡＮ上の他のすべてのマ
イクロプロセッサに共同的に連結している直列データチ
ャンネルの制御を占有させて、データを他の装置に送信
させる。ＬＡＮで必要なプロトコル、制御装置及びソフ
トウェアは極めて複雑であって、特に太ぎな装置システ
ムではこれがはなはだしい。

自動車の環境条件はより小型の用途であって、従ってＬ
ＡＮで利用できる複雑な実用性能を必要としない。

ディジタルデータバスは小領域の上述のデータ通信リン
クを取扱うために設計されたものである。か＼る系は“
ア・スモール・エリア・ネットワーク・フォ・カーズ〔
ＡＳｍａｌｌ　Ａｒａａ　Ｎｅｔｗｏｒｋ　Ｆｏｒ　Ｃ
ｉｙｇ〕’　と題するロナルドーｘル・ミツチｘル〔Ｒ
ｏｎａｌｄ　Ｌ、　ＭｉｔｃｈａＬｌ］による５ＡＰｊ
　　ＰｃＬｐｅｒ　Ａ８４０３１７に記載されている。

この文書を本明細書中に参考として特に包含させておく
。

か＼るディジタルデータバスの説明は″コミュニケーシ
ョン・システム・ハビング・アン・インホーメーション
・バス・アンド・サーキット・ゼアフォー（Ｃｏｍｔｎ
ｗｎｉｃａｔ　ｉｏｎ！；ｙｓ　ｔ　ａｍ　Ｈａｖイｎ
ｇ　Ａｎ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｂｕｓ　ＡｎｄＣ
１ｒｃｕｔｔｓ　Ｔｈｅｒｅｆｏｒ〕”と題するカプリ
ンスキイー〔Ｋａｐｌｓｎｓｋｙ〕の米国特許第４，４
２９，３８４号にもある。

この分野の発展の説明は“イン・ビヒクル・ネットワー
キング−シリアル・データ・コミュニケーションズ・リ
クワイヤメンツ・アンド・デイレンクションズ［：Ｉｆ
ＬＶｇｈｉ−ｅｌｇ　Ｎｅｔｗｏｒｋイｎｇ−Ｂｕｒｉ
ｔＬＩ　Ｄａｔａ　Ｃｏｍｍｘｎｔ−ｅａｔｉｏｎｇ　
Ｒｅｑｕｉｒｅｍｅｎｔｓ　Ａｎｄ　Ｄｉｒｅｃｔｉｏ
ｎｓ：ｌ”と題するフレデリック・エッチ・フェイルと
デビット・ジエー・アネット（Ｆｒｇｄａｒｉｃｋ　Ｈ
，Ｐｈａｉｌ　　ａｎｄ　ＤａｖｉｄＪ、Ａｒｎｅｔｔ
〕によるＳＡＥ　　ＰｃＬｐｅｒＡ８６０３９０にもあ
る。

本発明は定常速度の使用、肯定応答ビット全使用しない
こと及び伝送（送信）用端末と受信用端末の間にかつち
りとした（タイトな）リンクを必要としないことで、上
述の先行技術と異なっている。本発明で重要なのはメツ
セージ送信機と受信機の間の通信リンクでもある。

一般的に以下の米国特許はデータ通信システムにおける
衝突検出ケ論じている。１バス・コリジヨン・アボイダ
ンス・システム・フォー・ディストリビューテッド・ネ
ットワーク・データ・プロセシング・コミュニケーショ
ンズ・システム（Ｂｕｓ　Ｃｏ１１ゼｓｉｎ？ｌＡマｏ
ｔｄａｎｃｅ　ＳｙｓｔｅｍＦｏｒＤイｘｔｒイｂｘｔ
ａｄ　Ｎｅｔｖｙｏｒｋ　　Ｄａｔａ　　Ｐｒｏｃｅｓ
ｓｉｎｇＣｏｍｍｕｎｉｃａｔｉｏ％ｓ　　Ｓｙｓｔｇ
ｍ〕−と題する１９８１年７月２８日付のデメサ■等［
ＤｇＭａｓｃＬＩＩＩ　ａｔ　ａｌ、〕’の米国特許第
４，２８１．３８０号；１マルチポイント・パケット・
データ・コミュニケーション・システム・ユージング・
ランダム・アクセス・アンド・コリジヨン・ディテクシ
ョン・テクニックス（ＭｕＬｔｉｐｏｉｎｔ　Ｐａｃｋ
ｅｔ　Ｄａｔａ　Ｃｏｍｒｎｗ　−５ｉＣａｔｉｏｎ　
Ｓｙｓｔｅｍ　Ｕｓｉｎｇ　Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　ＡｎｄＣｏｌｌｉｓｔｏｓ　Ｄｇｔａｃｔｔｏｎ　
Ｔｅｃｈｎｉｑｕｅｓ〕’　と題する１　９８３年１０
月１１日付のブイ・フ゛ルース・ハント〔Ｖ。

Ｂｒ１Ｌｃｓ　ＩＩｕｎｔ〕の米国特許第４，４０９，
５９２号；”メソッド・フォー・ディジタル・データ・
トランスミッション・クイズ・ピットーエコード・アー
ビットレーション〔Ａ／’ｇｔｈｏｄ　Ｆｏｒ　Ｄｉｇ
ｉｔａｌ　Ｄａｔａ　ＴｒａｎｓｍｉｓｓｉｏｎＷイｔ
ｈ　Ｂｉｔ−Ｅｃｈｏｅｄ　Ａｒｂｉｔｒａｔｉｏｎ〕
”と題する１９８４年２月２８日付のペイカー等（Ｂａ
ｋｅｒ　ａｔ　ａｌ、：１の米国特許第４，４３４，４
２１号；”システム・フォー・デイストリビューテド・
プライオリティ・アービットレーション・アマング・セ
ベラル・プロセシング・ユニツウ・コンペチテング・フ
ォー・アクセス・ツウ・ア・コモン・データ・チャンネ
ル（Ｓｙｓｔｅｍ　Ｆｏｒ　ＤｉｓｔｒｉｂｓｔｇｄＰ
ｒｉｏｒｉｔｙ　Ａｒｂｉｔｒａｔｉｏｎ　Ａｍｏｎｇ
　５ｅｖｅｒａｌ　Ｐｒｏ　−ａｅｓｓｉｎｇ　Ｕｎイ
ｔｓ　Ｃｏｍｐｅｔｉｎｇ　Ｆｏｒ　Ａｃｃｅｓｓ　Ｔ
ｏ　ＡＣｏｍｍｏｎ　Ｄａｔａ　Ｃｈａｎｘｅｌ〕’と
題する１９８４年９月４日付のシャロツティノ等［：Ｃ
ｈ　ｉａデｏｔｔ侃◇　ａｔ　　ａＬ、：］の米国特許
第４．４７０，１１０号；及び”マルチポイント・デー
ｐ・コミュニケーション・システム・クイズ・ローカル
・アビットレーション（Ｍｘｌｔｉｐｏｉｘｔ　Ｄａｔ
ａ　Ｃｏｍｍｕｎｉ　−ａａｔｉｏｎ　　Ｓｙｓｔｅｍ
　Ｗイｔん　Ｌｏｃａｌ　　ＡｒｂｉｔｒａｔイＱ九〕
“と題する１９８４年９月１８日付のアウルト等（Ａｕ
ｌｔ−ｔ　αｔ、〕の米国特許第４，４７２．７１２号
。

ペイカー等の米国特許第４．４３４．４２１号は衝突数
を減少させる方法に関するものである。これは通信で１
個の発信端末と１個の着信端末となる迄、バスアクセス
を企図している着信端末数全滅らすこと（てよって実行
される。これは放送方法を採用しており、それによって
数（ｌにのユーザーが同一メツセージ全受信できる点で
本発明と異なっている。

シャロツティノ等の米国特許第４，４７０，１１０号は
インターフェイスを含めたメツセソージ交漠用システア
−全開示している。更にこの特許は特定の論理レベルの
アドレス。

ピッ）Ｋ優先順位（優先権）全与えている。

ＩＥＥＥ刊行物“オートモテイープ・アピリケーション
ズ・オフ・マイクロプロセッサーズ（Ａｗｔ　ｏｍｏ　
ｔ　ｉν８Ａｐｐｌｉｃａｔｉｏｎｓ　　ｏｆ　Ｍｉｒ
：ｒｏｐｒｏｃａｓｏｒｇ）”、１９８４年のボイド・
ニコルス、ビャリ・ダーリア及びカナパーティ・ラオ（
Ｂｏｙｄ　Ｎ１ｃｈｏｌＬ、Ｖｉｊａｙ　Ｄｈａｒｉａ
　ａｎｄＫα１αｐａｒｔｙ　Ｒａｏ〕による１ア・デ
ィジタル・リンク・フォー・アグリカルチュラル・アン
ド・オフ・ハイウェイ・コミュニケーションズ（Ａ　Ｄ
ａｔａ　Ｌｉｔｓｋ　Ｆｏｒ　Ａｇｒｉｃｘｌ−ｔｘｒ
ａｌ　Ａｎｄ　Ｏｆｆ　Ｈ４ｇｈｗａｙ　Ｃｏｍｍｕｎ
ｉｃａｔｉｏｎｓ）“と題したＰａｐｅｒ　ＡＣＨ２０
７２−７／８４１００００−００８３の報又も興味ある
ものである。

本発明の卓越した重要性はシリアル・コミュニケーショ
ン・インターフェイス（直列通信インターフェイス）Ｃ
ａｅｒｉａｌ　　ｃｏｍｍｓｎｉｃａｔｉｏｎ　ｉｓｔ
ｇｒｆａｅｇ）　（以下＝ｓｃｒ”″と略称）ポート（
ｐａｒり、シリアル・パーリフアラル・インターフェイ
ス（直列周辺インターフェイス）（ｓｇｒｉａｌ　　ｐ
ｅｒｉｐｈｅｒａｌ　　１ｎｔｅｒｆａｃｅ）　（以下
−５ＰＩ”と略称）ボー）　Ｃｐｏｒｔ）及びバッフア
ート・シリアル・パーリフアラル・インターフェイス（
緩衝記憶直列周辺インターフェイス）Ｃｂｗｔｔｅｒｇ
ｄ　　ａｅｒｉａｌ　　ｐａｒｉｐｈｔｒｒａｌｉｎｔ
ａｒｆａｃｅ〕（＠ＢＳＰＩ’と略称）ボー）　Ｃｐｏ
ｒｔ）を用いて通信できる能力全包含したことである。

〈発明の構成〉 フライスラー・コリジヨン・ディテクション（Ｃ２Ｄ）
バス（Ｃｈｒｙｓｌｇｒ　Ｃｏ１１ｉｓｉｏｔｓ　Ｄｅ
ｔｅｃｔｉｏｎ　ＣＣ”Ｄ）ｂ％Ｓ〕として呼ばれるこ
ともある、不明対油に開示されたｉ列データ・バス・シ
ステムの目的は、電話共同線に類似する機構を用いる１
対の共同電線又はバス上、多数のマイクロプロセッサが
相互に容易に通信できることである。バスに接続された
すべてのマイクロプロセッサはバス上全送信されたすべ
てのメツセージ全受信することができる。バス上全送信
すべきメツセージを持ったマイクロプロセッサは、使用
しようとする前に、現在の利用者の使用が完了する迄待
っている。

バスが利用可能な場合には、その使用は先着順で許可さ
れる。即ち先のメツセージが完了して後、いずれのマイ
クロプロセッサがそのメツセージをバス上に送信し始め
ても、バスの使用権を得る。然し全く同一の時刻に複数
個のマイクロプロセッサがそのメツセージをバス上に送
信し始めようとした時は、最高優先順位を有するメツセ
ージがバスの使用権を得る。すべてのメツセージは独特
のメツセージ優先順位値を有しており、各メツセージは
唯１個のマイクロプロセッサによって送信される。

不明Ｍｉ丑に開示された発明は関連要素についての２件
の同時係属（米国）特許出願にさらに要旨が述べられて
いる。

両出願は米国特許庁に１９８６年２月２４日に出頭さ才
ζ本特許出願の出願人にいずれも属するものである。そ
れらは“シリアル・データ・バス・フォー・インターモ
ジュール・データ・コミュニケーションズ（Ｓｇｒｓα
１ＤａｔαＢｕｓ　　Ｆｏｒ　　Ｉｎｔａｒｒｎｏｄｓ
ｌｇ　　Ｄａｔａ　　ＣｏｍｍｕｎｉｃａｔｉｏｎＳ〕
−。

Ｕ、Ｓ、　５ｅｒｉａｌ　　４０６　／　８３２，９０
８、（特願昭６２−４１２３７号に相当）；及び１メソ
ツド・オフ・データ・アービトレーション・アンド・コ
リジヨン・ディテクション・オン・ア・データ・バス（
Ｍｅｔｈｏｄ　Ｏｆ　ＤａｔａＡｒｂ　ｉ　ｔｒａｔイ
ｏｎ　ａｎｄ　Ｃｏ１１ｉｓゼｏｓ　Ｄｅｔｅｃｔｉｏ
ｎ　ＯｎＡ　Ｄａｔａ　Ｂ％ｓ〕−１Ｕ、Ｓ、　５ｅｒ
ｉａｌ　４０６／８３２．９０９（特願昭６２−４１２
３６号に相当）である。両出願をここに参考として特に
包含させる。

また１９８６年５月２３日にフレデリック・オー・アー
ル°マイスターフェルト［Ｆｒｇｄｒｉｃｋ　Ｏ，Ｒ，
Ｍｉｎｓｔｅｒ−ｆｇｌｄ〕ＶＣよってニスニーイー・
マルチフレキシング・コミティー〔ＳＡＥ　Ｍａｌ　ｔ
　ｉｐｌｓｘｉｓｇ　Ｃｏｔｎｍｉ　ｔ　ｔ　ｇｇ〕で
発表される予定の１ジエ１５６７．コリジヨン・ディテ
クション・シリアル・データ・コミュニケーション・マ
ルヶフレックス・バス［Ａ１５６７　Ｃｏ１１ｉｓｉｏ
ｎ　Ｄｅｔｅｃｔｉｏ％５ｅｒｉａｌＤａｔａ　　Ｃｏ
ｍｍ％５ｉｅａｔｔｏｎｓ　Ｍｕｌｔイｐｌｅｚ　　Ｅ
ｓｓ〕−と題するニスニーイー・・ｆンフオーメーショ
ン・レポート（ＳＡｌｉ；　　Ｉｎｆｏｒｍａｔｉｏｎ
　Ｒｅｐｏｒｔ）’６特に参考としてここに包含させる
。

本特許出願に記載されている発明の基本構成の若干は上
述の特許出願中に開示されている点があることを留意さ
れたい。

本明細書に記載したシリアル・データ・バスインターフ
ェイス集積回路の一部としてＳＣＩポート、ＳＰＩポー
ト及びバッフアート・ＳＰ！ポートを提供することが本
発明の目的である。これらは、すべて同一のバス上にあ
る、これら３ａｉのポートのいずれかの一つを配置しで
ある如何なる装置との通信全可能にする。これらのポー
トの包含は先に出願した特許出願に記載されているシリ
アルデータ通信の簡略化全増大させる。

く好ましい態様の詳細な記載〉 本発明は同一発明者によって完成され、同一日に米国特
許庁に出願されたＵ、Ｓ、　５ｅｒｉａｌ　ＡＵ　６　
／　８６６．６２８１メソツド・フォー・バッフアート
・シリアル・パーリフアラル・インターフェイス・イン
・ア・シリアル・データ・バス（Ｍｅｔｈｏｄ　Ｆｏｒ
　Ａ　Ｂｕｆｆｅｔｅｄ　５ｏｃｉａｌ　Ｐｍｒｉ　−
ｐルーｒａｌ　　Ｉｎｔｅｒｆａｃｅ　　１％　Ａ　’
５ｅｒｉａｌ　　Ｄａｔａ　　Ｂｕｓ〕”、Ｕ、Ｓ、　
５ｅｒｉａｌ　４０６　／　８６６，６２９″′シリア
ル・データ・バス・フォー・ｆ；Ｃ１，ＳＰＩ・アンド
・バソファードｓｐｒモーズ・オフ・オペレーション［
”５ａｒｉａｌ　ＤａｔａＢｕｓ　Ｆｏｒ　ＳＣＩ　、
　ＳＰＩ　Ａｓｄ　Ｅｗｆｆｇｒａｄ　ＳＰＩ　Ｍｏｄ
ｅｓＯｆ　０ｐａｒａｔｉｏｓ〕”及びＵ、Ｓ、　Ｓｅ
ｅゼａｌｌ／ｘ０６／８６６．６３０　’メソッド・フ
ォー・シリアル・パーリフアラル・インターフェイス・
イン・ア・シリアル・データ・バスＩ：Ｍｇｔｈｏｄ　
Ｆｏｒ　５ｏｃｉａｌ　ＰＩＩｒイｐｈｇｒａｔ　　Ｉ
ｎｔｅｒ　−ｆａｃａ　１％　Ａ　５ｅｒｉａｌ　Ｄａ
ｔａ　Ｅｓｓ〕”と題する３件の特許出願の一つであり
、他の２件の特許出願もここに参考として特に包含させ
る。

さらに参考として１コミユニケーシヨン・システム・ノ
１ピング・アン・インホーメーション・バス・アンド・
サーキツツ・ゼヤフオ−［Ｃｏｔｎｔｎ１Ｌ％１ｃａｔ
　ｉｎｎ　５ｙａｔ　ａｍ　Ｈａｖ−イｎｇ　Ａｎ　Ｉ
ｎｆｏｒｍａｔｉｏｎ　Ｉｈｔｓ　Ａｎｄ　Ｃ１ｒｃｕ
ｉｔｓＴｈａｒａｆｏｒ）−と題する米国特許第４，４
２９，３８４号（Ｋαｐｌｉｎｓｋν）；　　１９８３
年２月２８日付のアントニイー・ジエー・ボジニイ及び
アレツクス・ゴールドベルク（Ａｎｔｈｏｎｙ　Ｊ、Ｅ
ｏｚｚｉｎイ　ａｎｄ　Ａｌａｚ　Ｇｏｌｄｂｅｒｇａ
ｒ）による１シリアル・バス・ストラクチャーズ・フォ
ー・オートモテイープ・アピリケーションズＩ：Ｓｇｒ
ｉａｌ　Ｅ％ＳＳｔｒｓｃｔｓｒｇｓ　Ｆｏｒ　ＡｌＬ
ｔｏｍｏｔｉｖａ　Ａｐｐｌｉｃａｔｉｏｎｓ）”と題
するＳＡＥ　　Ｔａｃｈｔｔｃａｌ　Ｐａｐｅｒ　Ａ８
３０５３６　；１ア・スモール・エリア・ネットワーク
・フォー・カース（Ａ　Ｓｍａｌｌ　　Ａｒｅａ　Ｎｅ
ｔｗｏｒｋ　Ｆｏｒ　Ｃａｒａ’Ｊ”　と題するロナル
ド・エル・ミツテニルＩ：ＲｏｎａＬｄ　Ｌ、　Ｍｉｔ
ｅｈｓｌｌ〕のＳＡＥ　　Ｐａｐｅｒ　　Ａ３４０３１
７　；フレデリック・エッチ・フェイルとデビット・ジ
エー・アネット（ＦｒｇｄｙｉｃｋＨ，Ｐｈａｉｌ　ａ
％ｄ　Ｄａｖイｄ　Ｊ、　Ａｒｎａｔｔ〕による“イン
・ビヒクル・ネットワー午ングーシリアル・データ・コ
ミュニケーション・リクワイヤメンツ・アンド・デイレ
クションズ〔Ｉｎ−Ｖａｈｉｅ：１ｍ　Ｎｅｔｗｏｒｋ
ｉｎｇ−８ｅｒｉａｌ　ＤａｔａＣｏｍｍＳｎｉｃａｔ
ｉｏｎ　Ｒｇｑｕゼｒｇｍｓｎｔｓ　Ａｎｄ　Ｄイτｇ
６−１ｉｏｎｓ〕’と題するＳＡＥ　Ｐａｐｅｒ　　Ａ
３６０３９０：及びフレデリック・オー・アール・ミス
タ−フェルト（Ｆｒａｄｅｒｉｃｋ　Ｏ，Ｒ，Ｍｉｇｓ
ｔａｒｆｅｌｄ〕による１クライスラー・コリジヨン・
ティチクジョンＣＣ”Ｄ）　・ア・レポリューショナリ
ー・ビヒクル・ネットワーク〔Ｃｈデｙｓ１ｇｒＣｏｌ
ｌｉｓｉｏｎ　Ｄｅｔｅｃｔｉｏｎ　ＣＣ”Ｄ）　Ａ　
ＲｓｖｏｌｕｔイＯＭｆ３（Ｖｇｈｉｃｌｅ　Ｎｅｔｗ
ｏｒｋ〕”と題するＳＡＥ　　Ｐｒｔｐｅｒ　　Ａ３６
０３８９の文書をここに特に包含させる。

図１．２．３及び４に開示したハードウェアのあるもの
についての部分的説明が１９８６年２月２４日出願の先
述のアメリカ特許出願にあることを留意されたい。

調停検知器４２、衝突検知器４４、ワードカウンタ２ｏ
２゜ワードフリップ−フロップ２０３、スタートビット
検知器２００、フレーミングエラー検知器２０４、アイ
ドルカウンタ２０６、アイドルフリップ−フロップ２０
７、クロックデバイダ２０１、ディジタルフィルタ２１
０、ＯＲゲート６２及びＨＡＮＤゲート６３から成るバ
スドライバの間の相互作用が電流源３４及び電流シンク
３６と接続されたバスレシーバ（受信機）３０と共にバ
ス２６に連結されている。

上に列挙したブロックを理解することが本発明の出願で
述べられている改良点を理解するために必要である。従
って米国特許用＠Ｕ、Ｓ、　５ａｒｉａｌ　Ｎｘｔｎｂ
ａｒｓ　　Ｏ６／８４３．９０８及びＵ、Ｓ、５ｅｒｉ
ａｌ　４０６／８４３．９０９に包含されている説明及
び図面全参照するのが望はしく、その全内容を参考のた
めにこ＼に包含させる。

ＳＣＩ操作モード ＳＣＩ操作を得るのに利用される図１．２．３及び４に
示した回路は他の操作モードでも使用され、そして全イ
ンターフェイスＩＣの基本である。

スタートビット検知器２００が正当なスタートビットを
検知すると、ワードカウンタ２０２をして受信したデー
タワード（語）のタイミングに同期化させる。ワードカ
ウンタ２０２は、衝突検知器４４用のとワードフリップ
−フロップ２０３用との（２個の）パルス発生に使用さ
れる。オビット時間で、ワードフリップ−フロップ２０
３は調停検知器４２をクロックする。ワードカウンタ２
０２はストップビット時間でフレーミングエラー検知器
２０４を起動する。ストップビットが検知されない時は
、ストリング中で１０アイドルピリオド（あき時間）が
受信される迄、アイドルカウンタ２０６がフレーミング
エラー検知器２０４によって延長される。

衝突検知器４４は伝送された入力と受信した出力をサン
プリングする。パス２６操作を妨害する（可能性のある
）伝送全ブロックするのが衝突検知器４４０機能でちる
。２台又はそれ以上のユーザ・マイクロプロセッサ２２
がはソ同−時刻に送信しようとする時り調停検知器４２
が先着順に送信を許す。ユーザマイクロプロセッサ２２
が両方とも同時に、即ち時間の調停窓（α外αｒｂｉｔ
ｒａｔｔｉｏｎｗｉｎｄｏｗ　ｏｆ　百？ｙ！ａ）の内
で、伝送しようとする時は、衝突検知器４４は最高の優
先順位２有する一つに限って伝送全継続させる。

ユーザマイクロプロセッサ２２がバス２６に接続されて
おり、伝送の準備が完了した時は次の手顆を使用する必
要がある。先ずユーザマイクロプロセッサはＩＤＤＥ　
ライン？見て論理上のゼロになる迄待つ、これはバス２
６がおいていることを示す。次にユーザマイクロプロセ
ッサ２２は伝送すべきデータに付属する８ビツトＩＤワ
ードの伝送ｔ試みる。このユーザマイクロプロセッサ２
２が最初に伝送し始めたか又は最高優先権ＩＤｆ有して
いる時は、衝突検知器４４と調停検知器４２が伝送を許
可する。ユーザマイクロプロセッサ２２は受信したＩＤ
ワードを解読し、伝送しようとしているＩＤと比較する
ことによって伝送を確認する。同一のＩＤが伝送された
という確認があった時は次にデータを伝送できる。さも
ない時は、次にユーザマイクロプロセッサは受信したＩ
Ｄとデータが自分自身の用途に必要であるかどうかチェ
ックして確認する必要がある。

データ衝突は外部混信又は長いデータス）　ＩＪソング
伝送する時に調停が要求されｆｃために起り得ること全
充分離解することが大切である。データ送信中のユーザ
マイクロプロセッサ２２は伝送したデータを受信したデ
ータとこの種類の衝突について比較できる。次に適切な
作用をユーザマイクロプロセッサ２２がとる必要がある
。

アイドルカウンタ２０６とアイドルフリップ−７０ツブ
２０７０機能はバス２６が遊休（アイドル）灸件の時を
検知することである。これは受信したストップビラトラ
感知することで達成される。次に１０ビット時間の短か
い遊休期間Ｃｉｄ１ｇ　ｐｅｒｉｏｄ）　を課する遅延
がある。ＩＤＬＥ出力は次に論理上のゼロにセットされ
る。ＩＤＬＥ　ラインはスタートビットｉ受信すると論
理上の１にセットされる。

この信号は送信を終了させて受信した信号メツセージ中
は伝送全許可しないためにも使用される。アイドルカウ
ンタ２０６及びアイドルフリップ−フロップ２０７はア
イドル期間の始めに衝突検知器４４にリセット信号も供
給する。

調停の要請は長いデータストリングの伝送を中断させる
必要のあるモジュールによって発生できる。これを達成
できるその方法はＩＤＬＥ入力を論理上のゼロに無理や
りしてし１９ことでアク；これは５番目のバイトのスタ
ートビットの伝送後データ衝突奮起させ、そして伝送中
のユーザマイクロプロセッサ２２にこれを検知させて伝
送を停止させる必要がある。然しバス２６について再び
調停が可能となった時は、中断全行なったモジュールは
、調停権を失なった時は、第２のデータ衝突を起させな
い。

ＳＣＩモードでは、バスインターフェイス２４はユーザ
マイクロプロセッサ２２への及びからのデータバイトの
転送用の典型的な全二重非同期シリアル通信インターフ
ェイスをサポートする。

非同期データインターフェイス以外に、ユーザマイクロ
プロセッサはＩＤＬＥライン用及び制御目的用のバスイ
ンターフェイスＩＣ２４へのインターフェイスも持って
いる必要がある。

ＳＣＩモードで、ユーザマイクロプロセッサ２２がバス
２６上にメツセージを送ろうとする時は、−時に一つ宛
各バイトヲ送って受取ジそして、その進行をモニターす
る。

１−ザマイクロプロセッサ２２のＳＣＩポートの送信線
からバイトのビットが送られるにつれて、ノくスインタ
ーフェイスＩＣ２４に通ってバス上に送られる。

同時にバス２６上のビットがバスインターフェイスＩＣ
２４で検知されてユーザマイクロプロセッサ２２ＳＣＩ
ポートの受信線に渡される。ユーザマイクロプロセッサ
２２は受信／反射されたパイ）ｆ最後に伝送したバイト
と比較し、等しい場合には、ユーザマイクロプロセッサ
２２は最後のバイトが成功裡に伝送されたこと及び残り
のバイトラ進行させることがでさること”ｆ−５Ａる。

仙のユーザマイクロプロセッサ２２によってバス２６上
にメツセージが伝送された場合には、バスインターフェ
イスＩＣ２４は次に一時に１バイトそのＳＣＩポートの
受Ｃａ線に介して受信する。

ユーザマイクロプロセッサ２２はメツセージの一／ｉｔ
（＆ノバイトが受信された時、次に受信したバイトが第
１メツセージである時及び調停時間である時をきめるた
めＫＩＤＬＥラインをモニターする必要がある。

ＳＰＩ操作モード このモードでは、ワードカウンタ２０２が、ＳＣＫセレ
クタ３０２及びスタートビット検知器２００と共同して
ＳＣＫカウンタ３０３を駆動させるタイミング信号？発
生する。ユーザマイクロプロセッサ２２はバスインター
フェイスＩＣ２４への従屈装置（スレーブ）となる。ユ
ーザマイクロプロセッサ２２が語（ワード）を伝送する
必要がある時は、語をそのバンファＶジスタ中において
、バス２６が遊休していることを示す論理上のゼロにバ
スインターフェイス２４０ＩＤＬＥ　ピンがなるのをウ
ォッチする。

−ラ及びコントローラ３０９内のＸＭＩＴ　　ＥＮＡＢ
ＬＥ　　レジスタを送信にセットする。バスインターフ
ェイスＩＣ２４は次にスタートパルスを発生し、スター
トパルスと同調した８３ＣＫシフトパルスをユーザマイ
クロプロセッサ２２に供給する。ユーザマイクロプロセ
ッサ２２によってメツセージＩＤバイト上で衝突が検知
された時は、ユーザマイクロプロセッサ２２は即刻送信
を中止して受信を始める。衝突が検知されない時は、ユ
ーザマイクロプロセッサが調停に勝ったことを意味し、
従ってデータ伝送を完了できる。

シンクロナイザロジックはＳＰ！クロックジェネレータ
３０８と協働してデータの受信及び送信の両方について
同期化シフトクロックパルスをつ〈ジ出す。然し、スタ
ート及びストップビットについてはシフトパルスを出力
しない。

不動のデータ送信／受信速度を同期化するためにここで
は極めて正確なりロックが必要とされる。

ＳＰＩモードでは、バスインターフェイスＩＣ２４１）
ζＳＰ１タイプのインターフェイス機能がかなりのモデ
ルマイクロプロセッサで利用できる様にサポートする。

一般的に利用できるＳＰＩサポートを有する２株のマイ
クロプロセッサ・ファメリー装置は、一方が発信端末で
あり他方が受信端末（マスタースレーブ関係）である高
速度で２バイトのデータを一時に１バイト交換するマス
ター装置から供給されるクロック信号で制御されたデー
タ同期化を備えたものである。

伝送モード中のバスインターフェイスＩＣ２４に用いて
、データの１バイトは一時に１ビツト、バスインターフ
ェイスＩＣ２４に同時的に伝送されて、バス２６上に送
信され、一方受信した反射されたビットはバス２６から
受信されてユーザマイクロプロセッサ２２に送り帰され
る。１バイト伝送サイクルの終りで、ユーザマイクロプ
ロセッサ２２は、そのＳＰＩデータレジスタ中に、ユー
ザマイクロプロセッサ２２が伝送サイクルの始めるに必
要なＣ０ＮＴＲ０Ｌラインを引下げた時そのＳＰＩデー
タレジスタ中にあった、バイトの伝送から反射されたバ
イトラ有する。

ユーザマイクロプロセッサ２２がＣＯＮＴ　ＲＯＬライ
ンを引下）−Ｊ”る前にバス２６からのデータのバイト
ラバスインターフェイスＩＣ２４が受信し始めた時は、
バスインターフェイスＩＣ２４がＣ０ＮＴＲ０Ｌライン
を引下げてＳＣＫクロック信号を発生し始める。各デー
タビットが受信されろ毎に、バスインターフェイスＩＣ
２４からユーザマイクロプロセッサ２２中にクロックア
ウトされる。ＳＣＫ信号がスタートする前のユーザマイ
クロプロセッサのＳＰＩデータレジスタ中のデータは、
受信したデータがＳＰＩデータレジスタに伝送されるに
つれて、データレジスタの外のどこにも移されない。

ある場合には、５Ｓｆｆ低に設定する他の方法の代りに
、バスインターフェイスＩＣ２４のＣ０ＮＴＲ０Ｌライ
ンをユーザマイクロプロセッサＳＰＩポートのＳＳライ
ンに接続するのが有効であろう。

ユーザマイクロプロセッサ２２がらＳＣＫサイクルの上
昇端にあるバスインターフェイスＩＣ２４へのビットノ
移行と、バスインターフェイスＩＣから同−ＳＣＫサイ
クルの下降端にあるユーザマイクロプロセッサへのビッ
トの移行との間には僅かの時間遅れがある。

ユーザマイクロプロセッサ２２とバスインターフェイス
ＩＣ２４との間のデータ移行は、バス移行速度、７，８
１２．５ビット／秒でおζる。

ＳＰＩモードはＳＣＩモードと、主としてＳＰＩタイプ
のインターフェイスとＳＣＩタイプのインターフェイス
の間の差のために異なっている。ＳＰＩモードでは、ユ
ーザマイクロプロセッサ２２はバス２６にスタート及び
ストップビット’４送信するためのアクセス（接近）が
できない。

ＳＰＩモードでは、ユーザマイクロプロセッサは送信及
び受信したバイトのビット順序を逆にする必要がある。

ユーザマイクロプロセッサ２２がバスインターフェイス
ＩＣ２４との間で一時に１バイト、データを送受信する
ことはＳＰＩモードはＳＣＩモードに似ている。メツセ
ージを送信した時、送信したバイトの各ビットは同時に
バス上に送られ、一方反射されたビットがバス２６から
受信される。

ＳＰ１期間では、ユーザマイクロプロセッサ−２２はス
レーブモードで操作さね、バスインターフェイスＩＣ２
４がマスターとして操作される。

機能的関係では、バスインターフェイスＩＣ２４中のユ
ーザマイクロプロセッサ２２は、両者がデータ送信がで
きる時のユーザマイクロプロセッサ２２よりもよジ等し
いバスインターフェイスＩＣ２４とかなり等しい関係に
ある。

ユーザマイクロプロセッサ２２はＣ０ＮＴＲ０Ｌライン
を引下ケることによってバスインターフェイスＩＣ２４
ＶＣよるバイトの伝送を９Ｘできる力ζバスインターフ
ェイスＩＣ２４がバスからデータを受信し始める前にこ
れを行なう必要がある。

バスインターフェイス２４の従属装置として、ユーザマ
イクロプロセッサ２２はバスインターフェイスＩＣ２４
によって常時ＳＰＩポートの使用権を扱えることができ
る様にする必要がある。

スタートビット、８データビツト及びストップビットを
備えた非同期法でデータはバス２６に伝送される。デー
タビットの順序は最小桁のビット（ＬＳＢ）、ビット１
．２．３．４．５．６及びＭＳＥである。ＳＰＩ移行で
は、ユーザマイクロプロセッサ２２は通常ＭＳＢ’ｃ最
初にそしてＬＳＢｆ最後に、バス伝送の丁度反対に、移
動させる。

ＳＰＩモードを使用するためには、ユーザマイクロプロ
セッサ２２は送信及び受信したバイトのすべてのビット
順序を逆にする必要がある。（この問題は下に説明する
バッフアートＳＰ！モードでは起らない。）バッフアー
トＳＰ！モードはＳＣＩ及びＳＰＩモードで使用するも
のに追加的回路を必要とする。１６−ピッドバッファ及
びビットリパーサ３０４がデータの受送信両用に備えら
れている。バッファ３０４がユーザマイクロプロセッサ
２２Ｋ又はバス伝送サーキットリーのいずれに結合され
るかをきめろために制御フリップ−７０ツブが使用され
る。

パワーアップした時、制御フリップ−７０ツブはユーザ
マイクロプロセッサに接続宴れる。ユーザマイクロブロ
セツ？２２がマスター（発信側）であムバスインターン
エイスＩＣ２４がスレーブ（受信側）周辺装置である。

ユーザマイクロプロセッサ２２は他の周辺ＩＣに接続出
来、バスインターフェイスＩＣはＣＳピン（チップセレ
クトノットピン［ｃｈｉｐ　　５ｅｌｅｃｔ　　ｓｏｔ
　　ｐｉｎ〕）　　によって選ばれよう。ユーザマイク
ロプロセッサ２２が送信しようとする時は、ＣＳピンに
１ゼロ″を出力することによってバスインターフェイス
ＩＣ２４を選び出し、Ｃ０ＮＴＲ０Ｌピンをウォッチす
る。Ｃ０ＮＴＲ０Ｌピンが論理上の１となって、バッフ
ァレジスタ３０４が受信したデータで満たされておりそ
してユーザマイクロプロセッサ２２の準備が完了してい
ることを示すと、ユーザマイクロプロセッサ２２は１６
シフトパルス全供給してデータを読取り、同時にブロッ
ク３０４のＳＰＩノくツファに送信しようとするＩＤと
データのせる。

ユーザマイクロプロセッサ２２は次ＶＣＣＯＮＴＲＯＬ
ビンヲハルスし、データは適切な時刻に送信される。ユ
ーザマイクロプロセッサが丁度読取ろうとした時は、シ
フトクロックを供給してＣ０ＮＴＲ０Ｌピンをパルスし
ないで正当に読取る。バスインターフェイスＩＣ２４は
受信したデータをバッファしレジスタ内に保持しそして
そのデータが読取られる迄は新らしいデータを無視する
サーキットリーを有している。これが伝送（送信）した
データをテストできてそれが調停に勝ったことを確認で
きる様にしている；さもない場合は再送信の必要があろ
う。

バッフアートＳＰＩモードでは、バスインターフェイス
ＩＣ２４は１６ビツトバツフア及びピットリパーサ３０
４と呼ばれる内部１６ビツトシフトレジスタを用いて、
ユーザマイクロプロセッサ２２とバス２６の間に２バイ
トのデータをバッファーし、同時にユーザマイクロプロ
セッサ２２とバスインターフェイスＩＣ２４との間のデ
ータのトランスファーについて典型的なＳＰＩタイプの
インターフェイスの使用をサポートしている。

２バイトバツフアがユーザマイクロプロセッサ２２をバ
ス２６の操作から引離している。これがユーザマイクロ
プロセッサ２２によジ高い優先順位の別のタスクに集中
しそしてそのＳＰＩバス上に複数個の装置を有すること
を可能にしている。

ユーザマイクロプロセッサ２２はＳＰＩインターフェイ
スを用い高い速度で２バイトバツフアをバスインターフ
ェイスＩＣ２４にのせ、そしてバスインターフェイスＩ
Ｃ２４にバッファ中のデータを送るように信号する。

バスインターフェイスＩＣ２４はバス速度で、バッファ
ーされたデータをバス２６に伝送しようとする。この伝
送企図中に、バスインターフェイスＩＣ２４はバス２６
がら反射された２バイトのデータを受取シ、それをバッ
ファ中に記憶してバッファを、受信したデータがユーザ
マイクロプロセッサによって取去られる迄は、さらなる
データの受取りに対してロックする。

後刻、ユーザマイクロプロセッサ２２は再び高速度ＳＰ
Ｉトランスファー法を用（・て受筒したバイトｋＩｆＰ
、云して同時に送信子べぎ仄のバイトをのせる。

２バイトのデータをバスに送りそして受取っている間は
、バスインターフェイスＩＣ２４はデータをマイクロブ
ロセツｖ２２へも、２２からも送らない、事笑この間は
ユーザマイクロプロセッサ２２によってチップセレクト
する必豊か無い。

ユーザマイクロプロセッサはバスインターフェイスＩＣ
２４の状態を感知しその操作を制御するのにＩＤＬＥ及
びＣ０ＮＴＲ０Ｌラインを用いる。

バッフアートＳＰＩとアンバッフアートＳＰＩモードの
主たる差は２バイト内部バッファの使用であり、即ちユ
ーザマイクロプロセッサ２２がスレーブモードの代りに
マスターモトで操作して、バスインターフェイス２４バ
ツフアとユーザマイクロプロセッサ２２の間の合併した
データ移送ステップから離れて、バス２６へ／からデー
タを送信／受信することである。

さて図２及び３を参照しつつバスインターフェイスＩＣ
のハードウェアを説明する。

モードセレクトブロック３０１は主としてＩＣ設討者に
周知のデータマルチプレクサとゲートから敗る。モード
セレクトブロック３０１の機械はデータ及びシフトクロ
ック（ＳＣＫ）信号のバスインターフェイスＩＣ２４へ
の流入及び流出を制御することである。ＭＯＤＥ及びＣ
８（アクティブロー）人力がバスインターフェイスＩＣ
が３悸のモードの（・ずれにあるかをきめる。

ＭＯＤＥ及びＣ８人力が柵埋上の１の匝の時は、バスイ
ンターフェイス２４はＳＣＩモードである。ここではデ
ータはＸＭＩＴ（伝送）ビンから流入しそ一ドセレクト
ブロック３０１０人力に直接的にゲートされ更に調停検
知器４２へと流れる。更に受信データ（ＲＥＣ）ビンに
送るべきデータはディジタルフィルタ２１０からブロッ
ク３０１に入来する。

ＭＯＤＥ人力が論理上の１の状態でσ百人力が論理上の
ゼロの場合には、バスインターフェイスＩＣ２４ｆ−１
ｓＰＩモードである。ＳＰＩモードでは、バスインター
フェイスＩＣ２４がマスターである同期状態でデータが
バスインターフェイス２４に入来てる。ユーザマイクロ
プロセッサ２２が伝送中の時は、ＳＣＫ出力か上昇及び
下降端をつくり出して、こｒがユーザマイクロプロセッ
サ２２に上昇端上にデータを出力きせデータを下降端中
にラッチきせる。

ＳＣＫビン用のＳＣＫパルスはブロック３０１ＶＣ３Ｐ
Ｉクロツクジエネンータ３０８から入来する。ＸＭＩＴ
ビンから入来したデータはスタート／ストップピットジ
ェネレータ及びＳＰＩデータバス３０７にスタート及び
ストップピット発生のために送り比される。スタート／
ストップビットジエネＶ−夕３０７かうのデータはモー
ドセレクトブロック３０１に帰米して、矢に調停検知器
４２の出力ライ／に送り出される。ＳＰＩモード甲の、
モードセレクトブロック３０１からのＲＥＣビン用のデ
ータはディジタルフィルタ２１０から来る。

ＭＯＤＥビンが論理上のゼロ状態の時は、バスインター
フェイスＩＣ２４ｕバッフアートＳＰＩモードである。

このモードでは、ξに人力が真のチップセレクトとして
作用する。

Ｒが論理上のゼロの時、ＲＥＣビンは活性又はドライビ
ング状態であろう。σ否人力が論理上の１０）時は、Ｒ
ＦＣビンは高インピーダンス状態で、バスインターフェ
イスＩＣ２４に人って米るＳＣＫパルスはブロックされ
る。

バッフアートＳＰＩの間は、ユーザマイクロプロセッサ
２２がマスターであり、これはユーザマイクロプロセッ
サ２２がＳＣＫパルスを供給する心安があることを意１
床する。

ユーザマイクロプロセッサ２２はσ）人力を、経てテッ
プ又はバスインターフェイスＩＣ２４を選んで１６８Ｃ
Ｋパルス乞つくシ出し、このパルスが付鴎したデータが
モードセレクト３０１経由で１６ビントバソフア及びピ
ットリパーサ３０４に投入される。１６ビツトバツフア
及びピットリパーサ３０４はＳＣＫセレクタ３０２かも
クロックされる。

ＸＭＩＴビンからのデータはそのピンからモードセレク
トブロック３０１の外に出て１６ビツトバツフア及びビ
ットリパーサ３０４に流入する。バッファがクロックさ
れている間はレシーブピンＲＥＣのためのデータは２又
は１バイトレシーブブロツク３０５経由でバッファから
送られる。

モードセレクトブロック３０１はテストモード機能もサ
ポートする。これはブロック３０１へのリセット回路４
０２と組合されたテストモード検知器４０１からの信号
である。

この洒号はデータをオーバーレンジラッチ６１からＲＥ
Ｃビンに渡す。モードセレクトブロック３０１上のＲＥ
Ｃピン。テストモード検知器４０１は不質的に２個のＤ
フリップ−フロップ及び２個のＮＯＲゲートから成る。

テストモード検知器４０１はモードセレクトブロック３
０１に１ご号してデータをオーバーレンジラッチ６１か
らモードセレクトブロック３０１の外にあるＲＥＣビア
に＆させる目的を有している。テストモード検知器３０
１はユーザマイクロプロセッサ２２にリセットを実施さ
せることもできる。

テストモード条件には、テストモード検知器４０】への
４人力に２パルスが与えられた時に入る。２パルスが与
えられた点で、テストモードが実行されて、オーバーレ
ンジラッチ６１からのデータはディジタルフィルタ２１
０をバイパスしてＲＥＣピンに直接送られる。

テストモードＦｉＡビンをさらに２回パルスすることに
よって励起される。テストモード検知器４０１はパワー
アップでもリセットされる。

テストモード中で、Ｂビンが論理上の１とされた時、バ
スインターフェイスＩＣ２４Ｖｉリセツト状態に入る。

Ｂ人カピンが論理上のゼロレベルの時は、バスインター
フェイスＩＣ２４ｔ’ｉリセツトでＦｉ無い。このリセ
ット回路４０２はパワーアップ条件でもリセットをつく
シ出丁。４０２リセット回路は本質上内部的リセット能
力のある２個のＮＯＲゲートから成る。

クロックデバイダ２０１Ｆｉユーザマイクロプロ七ツサ
２２に１０．８．４又はｌで分割した可能出力を与える
。

クロックデバイダに含でれるカウンタの４状態はピンＡ
及びビンＢ上の入力によってきする。クロックデバイダ
２０１もリセット回路４０２によってリセットされる。

クロックデバイダ２０１は５個のＤフリップ−フロップ
、６個のゲート及び３個のデータマルチプレクサから放
る。

調停検知器４２は本質的にホロイングゲート（ｆｏｌｌ
ｏｗ−ｉｎｇ　　ｇａｔｅｓ）：　１個のフリップ−７
０ツブ及び２個のＮＡＮＤゲートから戚る。調停検知器
は矢のように動く、ユーザマイクロプロセッサ２２がバ
ス２６にアクセスした時、バスインターフェイスＩＣ２
４のＩＤＬＥラインハ高くな少、そしてユーザマイクロ
プロセッサ２２はこの条件を見て、バス２６へのアクセ
スが未だ可能であるかをきめる。ユーザマイクロプロセ
ッサがＸビット時間内にバスにアクセスした時は、調停
窓（ａｒｂｉｔｒａｔｔｏｓ　ｗイ％ｄ６ｖｙ）がセッ
トされず、アクセスしようとしたユーザマイクロプロセ
ッサは衝突検知器相に移行する可能性がある。ユーザマ
イクロプロセッサがＸビット時間内にバス２６上にスタ
ートビットをのせない場合には、バス２６にアクセスし
ようとしたユーザマイクロプロセッサ２２は、バスのア
イドル（遊休）条件が起こる迄はバス２６から閉出され
る。この決定はＸビット時間で行なわれてバスア・ｆド
ルラインでリセットきれる。

衝突検知器４４に話を変えると、このブロックは本質上
次の要素＝１個のＤフリップ−フロップ及びＨＡＮＤゲ
ートから成る。

衝突検知器４はミツドビット時間（ｒｎｉｄ　ｂｉｔ　
　ｔｉｍｅ）にクロックされる。衝突検知器４４がクロ
ックされた時、それはユーザマイクロプロセッサ２２が
一時、論理上のゼロ状態にあるバス２６に伝送していた
かどうかをきめて；若しそうであればラッチが衝突検知
器４４内にセットされてバスインターフェイスＩＣ２４
はバス２６上の伝送からブロックされる。バス２６にお
けろ又は衝突検知器４４０人力上の論理上の１はラッチ
に影響を与えず、ユーザマイクロプロセッサ２２はバス
２６へのアクセスを続ケている。

衝突検知器４４はバスアイドル信性でリセットされる。

ディジタルフィルタ２１０はノイズをフィルターする３
個のフリップ−フロップ及び２個のフィルターから成る
。

それはシフトレジスタ様に接続され、システムクロック
でクロックされた２個のＤ−型フリップ−フロップを有
し、フリップ−フロップのＱ出力Ｖ′１ＡＮＤゲートに
入る。又Ｑ出力はＨＡＮＤゲートにも入る。第４０ＨＡ
ＮＤゲートはＲ８７リツプーフロツブのセットに入り、
そして第２のフリップ−フロップはＲＥフリップ−７０
ツブのリセットに入る。この結果は３個の決定（ｔｏ　
ｔ　＃）検知器の２個の出力（０％ｔ）を与える。ディ
ジタルフィルタ２１０はその入力をオーバーレンジラッ
チ６１からとって、そのデータを出力する。ディジタル
フィルタ２１０をリセット条件時はリセットに保たれる
。

ワードカウンタ２０２は基本的に１２個のＤ型フリップ
−フロップから成Ｊ、リプルカウンタを形成して（・る
。ワードカウンタ２０２０目的は、スタートビット検知
器２００からスタートビットが入った時にカウンティン
グを始めることである。ワードカウンタ２０２は矢に衝
突検知器４４、調停検知器４，２、フレーミングエラー
検知器２０４及びその他のＳＰＩタイミング機能用のタ
イミングを提供する。

ワードカウンタ２０２はワードカウンタ２０２用のイヒ
ットタイムクロツクを備えてお）、その出力はカウンタ
チェイン甲の６番目のフリップ−フロップからとられて
いる。

衝突検知器４４はそのイビットタイム慣号をカウンタチ
ェインの７番目の７リツプーフロツプから得る。又１０
番目のビット（ストップビット）の中央で信号を与える
ためにカウンタチェインから信号がデコードされる。ワ
ードカウンタ２０２かもの、この信号はフレーミンク検
知器回路２０４をクロックするのに用いられる。ワード
カウンタ２０２からのクロックサイクル遅延信号はワー
ドフリツプ−クロック、ブロック２０３のセツティング
に用いられる。

ブロック２０２のワードカウンタからのＳＰＩ制御出力
は図２及び図３の残りの部分のバスインターフェイスＩ
Ｃ２４のそれぞれの部分中に完全にカバーされよう。

ブロック２０３のワードフリップ−フロップの機能は、
１０番目のビットの中央以後又はリセット条件以後、ス
タートビットがイビット時間存在していた場合は、スタ
ートビット検知器２００からのスタートビットにロック
オンツウすることである。

１０番目のビットの中央以後又はリセット以後のスター
トビットがイビット時間より少であれば、ワードフリッ
プ−フロップ２０３けスタートビットにロックオンツウ
されず、ワードカウンタ２０２はスタートビット検知器
紅白でリセットできる、しかしスタートビットがイビッ
ト時間以上存在している時は、ワードフリップ−７０ツ
ブ２０３がラッチされ、１０番目のビット（ストップビ
ット）の中央道ハリセットされない。ブロック２０３中
のワードフリップ−フロップのリセットはワードカウン
タ２０２かもの出力偏号経由で行なわれる。

ブロック２００のスタートビット検知器２００は基本的
に１イ固りＮＯＲゲートであシ、ワードフリップ−フロ
ップ２０３と結合して作用する。１０番目のビットの中
央通過後又はリセット直後はこれらの２ブロツクは協同
作用する。

ブロックはフレーミングエラー検知器２０４からのスタ
ートビットをさがして、このスタートビットが現われる
と、スタートビット検知器２００を経てワードカウンタ
２０２がターンオンされる。

スタートビットが残って（・る時は、ワードカウンタ２
０２が続行され、そしてスタートビットがそこにＸビッ
ト時間あると、矢にワードフリップ−フロップ２０３が
ラッチされて、次にワードカウンタ２０２もスタートビ
ット検知器２００を経由してラッチされる。

スタートビット検知器２００はフレーミングエラー検知
器２０４とワードフリップ−フロップ２０３かものその
人力を有しているＮＯＲゲートである。スタートビット
検知器２００の出力はワードカウンタ２０２のリセット
に行き、従ってこれらの２回路のいずれもワードカウン
タ２０２をターンオン出来る。スタートビットがＸビッ
ト時間よ）少の場合には、スタートビット検知器２００
が７−ドカウンタ２０２をターンオフする。スタートビ
ット検知器２００がスタートビットを見た時に、アイド
ルフリップ−７０ツブ２０７の出力が励起きれ、従って
ＩＤＬＥをハイ（旨）Ｖべ〃に押上げる。フレーミング
エラー検知器２０４はディジタルフィルタ２１０からデ
ータを受入れて、そのデータをスタートビット検知器２
００に沿って渡丁。フレーミングエラー検知器２０４は
１０番目のビット、又はストップビットの中央でクロッ
クされる。ストップビットが交埋上の１の値の時＃ｉ、
ストップビットは有効であり、データを回路を通して自
由に渡し続けられる。然し１０番目のビットがｍｉ！！
上のゼロの時は、次にこ′ｒＬをよフレーミングエラー
条件であり、そしてフレーミングエラー検知器２０４は
スタートビット検知器２００から入って来るそれ以上の
スタートビットを閉出す。この作用はワードカウンタ２
０２をオフ又はリセット条件に保ち、少なくとも１０ビ
ット時間バス２６がアイドルである迄アイドルカウンタ
２０６を走行させたママにしておく。フレーミングエラ
ー検知器２０４はバスアイドル時間にリセットきれる。

アイドルカウンタ２０６はブロック２０２のワードカウ
ンタと構造が類似しており、１１ビツトリプルカウンタ
である。アイドルカウンタ２０６Ｖ′ｉブロツク２０３
のワードフリップ−フロップがセット条件の時は常にタ
ーンオンされる。これはリセット後又Ｖｉ、１０４ｉ目
のデータビットの中央につづいて起こる。

アイドルカウンタ２０６の目的はワードが完了して後の
ビット時間をカウントすることである。このカウンタは
１０ビット時間迄をカウントアツプしてから、アイドル
フリップ−フロップ２０７及びフレーミングエラー検知
器２０４をリセットする。アイドル時間をカウントして
いる間に、Ｘビット時間よシ小さく・バス２６上にゼロ
が出ると、アイドルカウンタ２０６の上側の４ビツトが
リセットされ、そして１０ビット時間が延長される。デ
ィジタルフィルタ２１０からのバスデータＦｉイビット
時間の所要時間でサンプリングされてアイドルカウンタ
２０６の上側４ビツトに若干のノイズ免疫を与える。従
ってＸビット時間より小さいバス２６上のゼロ［Ｆ′ｉ
、Ｘビット時間の開窓に現われてアイドルカウンタ２０
６の上側４ビツトをリセットし、アイドル時間を従って
延長する。

アイドルフリップ−７０ツ７’２０７は、フリンプーフ
ロップ、ＡＮＤ／ＮＡＮＤゲート及び活性プルアップを
持ったトランジスタから成る。その目的はバス２６上に
７クテイビテイ（作業油ａ）が存在しているとぎは常に
バス２６が使用中（ｂｕｓｙ）であると信号することで
ある。アイドルフリップ−フロップ２０７は電源がリセ
ットされて後、セット条件になる。これが次にＡＮＤゲ
ートを通して渡される。ＡＮＤゲートの出力がトランジ
スタを駆動し、従ってＡＮＤゲートがハイ（高）の時は
、ＩＤＤＥピンはロウ（低）であり、その逆もａｂ立つ
。ＡＮＤゲートの他の人力はスタートビット検知器２０
０かも来る。

バスインターフェイスＩＣ２４０条件が電源がリセット
された直後か１０ビット時間より長い、長いアイドル期
間だと仮定すると、ＩＤＬＥビンはロウ（低）であろう
。バス上に論理上のゼロが検知されるやいなや、スター
トビット検知器２００の出力はロウ（低）となｐＡＮＤ
ゲートにＩＤＤＥピン馨ハイ（高）にするよシ倍号する
。次にスタートビットが、ノイズで変形されるかノイズ
によって発生させられてイビット時間より小の時は、ス
タートビット検知器２００の出力がハイとなり、ＩＤＬ
Ｅ出力はロウにもどる。然しスタートビットがイビット
時間以上の持続時間の時は、多分荷動なスタートビット
であり、ワードフリップ−フロップ２０３がラッチされ
る。これがアイドルフリップ−フロップ２０７をリセッ
トし、そしてアイドルフリップ−フロップ２０７の出力
がＡＮＤゲートに印加てれた時は、これがＡＮＤゲート
の出力が論理上のゼロになる様保証してＩＤＬＥピンを
ハイにする。バス２６は、アイドルカウンタ２０６かも
の信号がアイドルフリップ−７０ツブをセットし、従っ
てＩＤＤＥビンをロウ（低）条件にもどしてバスアイド
ル条件を信号させる迄は、使用中（ｂｕｓｙ）である信
号する。ブリークジエネレータ４０３はユーザマイクロ
プロセッサ２２がバス２６をゼロ状態に強制できるだめ
のものである。このバス２６上のゼロ状態はユーザマイ
クロプロセッサが少なくとも４バイト伝送した後にだけ
バス２６に強制できる。５番目バイトの第１データビツ
トでブリーフが可能となる。従ってユーザマイクロプロ
セッサ２２が次にアイドルライン上に引下げた時、ゼロ
状態がバス２６上に出される。次にアイドルが解放され
ると、ブリークジエネレータ４０３はもはやバス２６に
影響しない。

ブリークジエネレータ４０３は本質上、３個のＤフリッ
プ−フロップと４個のゲートから成る。

ブロック３０９のＳＰＩ伝送スケジューラ及びコントロ
ーラは大略３個のＤフリップ−フロップ、９個のゲート
、データマルチフＶクサ及び活性なプルアップを持つト
ランジスタから成る。ブロック３０９の伝送スケジュー
ラ及びコントローラはＳＰＩ及びバッフアートＳＰＩモ
ードで使用される。その主機能はデータがユーザマイク
ロプロセッサ２２からバス２６にのせられた時に制御す
ることである。

ユーザマイクロプロセッサ２２がデータの送信を求めた
時は、ＣＱＮＴＲＯＬライン上に下される。バッファー
でれていない（ｓｎｂ幻’ｆａｒｅｄ　）　Ｓ　Ｐ　！
モードでは、Ｃ０ＮＴＲ０Ｌライン上に下されて後、ブ
ロック３０９のＳＰＩ伝送ス）ｒ’）ユーラ及Ｕコント
ローラがバスインターフェイスＩＣ２４によってロウに
ラッチされる。ＩＤＬＥラインがロウになった直後、ブ
ロック３０９に持続されて−・るＣ０ＮＴＲ，ＯＬライ
ンがロウに引下げられると、スタートビットがバス２６
に出てゆける前に２ビット時間の遅延が挿入に違すると
、アイドルカウンタ２０６からの１３号がスケジューラ
及びコントローラ３０９甲のフリップ−フロップをセッ
トする。このフリップ−フロップがブロック２０７のア
イドルフリップ−フロップからの７号でアイドル時間に
リセットされる。

従って、−度信号がセット−ｇれて、コントロール（Ｃ
ＯＮＴＲＱＬ）ビンがロウであると、この作用がスケジ
ューラ及びコントローラ３０９中の別の７リツプーフロ
ツプを×ビット時間遅くセットできるようにする。この
フリップ−フロップはアイドルカウンタ２０６からの別
の信号でクロックされる。このフリップ−フロップがブ
ロック３０９中で一度セットされると、その出力信号は
３０７中のスタート／ストップジェネレータ及びＳＰＩ
データバスブロックに送られて、ここでスタートビット
が発生される。フリップ−７０ツブの出力はスタートビ
ット時間の終りにワードカウンタ２０２かもの信号を経
てリセットされる。

スタートビットがバス２６にやって米で、ユーザマイク
ロプロセッサ２２がＣ０ＮＴＲ０Ｌラインをロウ状態に
引下げない時は、ワードカウンタ２０２かもの別の洒号
がブロック３０９のコントロールラッチをクロックしそ
してＣＯＮＴ　ＲＯＬラインをロウ条件にする。これは
スタートビットの終りで起こる。

調停検知器４２及び衝突検知器４４からの２人力が、ブ
ロック３０９のスケジューラ及びコントローラに、衝突
の有ること又は調停が失敗して−・るかン示し、そして
従ってバスアイドル条件が再出現する迄、バスインター
フェイスＩＣ２４によってこれ以上のスタートビットが
つくれないことを示す。

バッフアートＳＰＩモードのブロック３０９のスケジュ
ーラ及びコントローラは上述のアンバッフアートＳＰＩ
モードと本質上同一の作用をするが、若干の例外がある
。バッフアート５ＰＩＱ時、ユーザマイクロプロセッサ
が送信を求める時は、ブロック３０４甲のその１６ビツ
トバツフアにデータを先ずのせねばならぬ。矢にコント
ロールライン上に引下げられてＣ０ＮＴＲ０Ｌラインは
バスインターフェイスＩＣ２４によってロウにラッチさ
れる。

ＳＣＫカウンタ３０３からのスケジューラ及びコントロ
ーラ３０９への人力は、１６ビツトが読取られてバイト
がデータバス２６から入来すると、ワードカウンタ２０
２からの人力信号がコントロールラッチをクロックした
時Ｋ、Ｃ０ＮＴＲ０Ｌラインが引下げられるとスケジュ
ーラ及びコントローラ３０９に信号する。これはスター
トビット時間の終りで起こる。１６ビツトが読取られた
か否かの決定はスケジューラ及びコントローラ３０９に
与えられた時のＳＣＫカウンタ３０３の別の信号で決定
される。１６ビツトが読取ら７″Ｌない時はコントロー
ルラインはロウ条件に引下げられない。

１６ビツトが読取られてユーザマイクロプロセッサがコ
ントロールライン上に引下げられたとすると、次にバス
インターフェイスＩＣ２４Ｆ’ｉアンバツフアートＳＰ
！モードと全く同様に応答し、スタートビットを発生し
、バスは８データビツトをクロックし次にストップビッ
トスタートビットをつけ、更に８個の更なるデータビッ
トを加え、これにストップビットをつける。バッフアー
トＳＰＩモードでは、コントロールラインは第２バイト
の第９番目ビットの終シでハイにもどる。これはＳＰＩ
クロックジェネレータ３０８からの信号がスケジューラ
及びコントローラ３０９に与えられた時に達成され、こ
れがスケジューラ及びコントローラ３０９のコントロー
ルラッチをクロックする。

バッフアートＳＰＩモードでは、コントロールラインが
９番目のビット時間の終りにノ・イ条件にもどされる。

これはスケジューラ及びコントローラブロック３０９に
与えられた時のＳＰＩデータバスブロック３０７中のス
タート／ストップビットジェネレータからの信号を経て
コントロールラッチをクロックすることによって達成さ
れる。

ブロック３０８で見られるＳＰＩクロックジェネレータ
はゲート及びＲＳフリップ−フロップから取り、そして
ユーザマイクロプロセッサ２２及びブロック３０４の１
６−ピントバッファピットリパーサへの５ＣＫＡルスの
発生に用いられる。

これらのパルスは上昇端が第１のデータビットである第
２ビツトの始めに、そして下降端が第２ビツトの中央に
与えられる様になっている。これは８ビット時間続き９
番目ビットの中央とｒ、Ｈる。

ＳＣＫ信号用の工時間基準（タイムベース）は、ＳＰＩ
クロックジェネレータ３０８に与えられた時にワードカ
ウンタ２０２かうである。これＦｉＫビット時間クロッ
クである。

このブロックからのＳＣＫ出力はイビット時間クロック
信号から誘導されるが、ＳＰＩクロックジェネレータ３
０８はスタートビット終点以前は一切のクロックパルス
をブロックする必要がある。ＳＰＩクロックジェネレー
タ３０８からのＳＣＫ出力は３０１のモードセレクトブ
ロック及びブロック３０２のＳＣＫセレクタの両方に与
えられる。

ワードカウンタ２０２からの信号でＳＰＩクロックジェ
ネレータ３０８に与えられるものはスタートビットの終
りに励起される。この信号は、順欠に、ＳＰ！クロック
ジェネレータ３０８中の内部７リツプーフロツブをクリ
ヤーし、その出力がコントロールラッチ用のリセットで
ある。この信号が払われた時に、ＳＰＩクロックジェネ
レータ３０８かものＳＣＫジエネＶ−夕出力が前述した
方法でクロックし始める。この信号＃″ｉ、次に９番目
のビットの中央でブロックされる。これはＳＣＫをブロ
ックするワードカウンタ２０２からの別の信号で実行さ
れる。この信号ｕｓＰＩクロックジェネレータ３０８の
内部フリップ−フロップをセットする。前と同様に、こ
の出力はスケジューラ及びコントローラ３０９に与えら
れた時はリセットコントロールラッチ信号であり、セし
て又リセット時の電源でセットされる。

３０７０ＳＰＩスタート／ストツプピツトジエネレータ
及びデータバスブロックに話を変えると、これはバッフ
アート及びアンバッフアートＳＰＩモード用のデータバ
スとして使用されるブロックである。それは本質上、１
個のＲＳフリップ−フロップと２個のゲートから成る。

通常データは、人力からブロック３０７に、モードセレ
クトブロック３０１からブロック３０７の出力にモード
セレクトブロック３０１中にもどって自由に流れる。然
しスタートビット又はストップビットが発生されると、
データは妨げられる。バスインターフェイスＩＣ２４が
電源からリセットにもどると、調停検知器４２かもの信
号がバス２６からのデータをブロックする。即ちそれは
そのレベルをバス２６上にストップさせる。ユーザマイ
クロプロセッサ２２がＳＰＩモードであシ、伝送準備が
完了していると、スケジューラ及びコントローラ３０９
から３０７中のデータバスブロックへのイ言号がスター
トビットをバス２６に誘起させる。スタートビットの終
りで、ワードカウンタ２０２からデータバスブロック３
０７への信号がブロック３０７中の内部フリップ−フロ
ップをリセットし、その出力がＳＰＩクロックジェネレ
ータ３０８にとプリークジエネレータ４０３に送られて
、有効ｒｇｓＰＩデータがバス２６に入るＣとができる
。データは自由に、ワードカウンタ２０２からの信号が
ＳＰＩクロックジェネレータ３０８及びスケジューラ及
びコントローラ３０９に与えられた時にブロック３０７
の出力信号をセットする迄、通過する。これは次にバス
２６上にストップビットを誘起し、−切のＳＰＩデータ
をブロックする。この信号はワードカウンタ２０２かも
与えられた時に１セツト　ア　ストップ　ビット　タイ
ム（ｓａｔ　ａ　５ｔｏｐ　ｂｉｔ　　ｔｉｍｅ〕”と
も呼ばれる。

ブロック３０２のＳＣＫセレクタはバソファードＳＰＩ
モード中にだけ使用される。それはフリップ−プロップ
、データマルチプレクサ及びゲートから成る。ＳＣＫセ
レクタ３０２は１６ビツトバツフア及びピットリパーサ
３０４をどの源がクロックすべきかを述べる機能を有す
る。このクロッキングはＳＣＫセレクタ３０２からの出
力を経て１６ビツトバツフア及びピットリパーサ３０４
甲へと実行される。このクロッキングは２種の源から来
ることができ、ＳＰ！クロックジェネレータ３０８から
の内部発生ＳＣＫ信号かユーザマイクロプロセッサ２２
からのもので、これはモードセレクトブロック３０１か
らＳＣＫセレクタ３０２に入る。

リセット回路４０２からの信号を受けた時、又は２バイ
トカウンタ３０６によって信号された時２バイト受信信
号後、又はアイドルフリップ−フロップ２０７によって
信号された時バスアイドル後に、バスインターフェイス
ＩＣ２４が電源リセットで終ると、１６ビツトバツフア
及びピットリサーバ３０４はユーザマイクロプロセッサ
２２によってクロックできる。ユーザマイクロプロセッ
サが１６ビツトバツフア及びピットリパーサ３０４をク
ロックする時は、１６回ＳＣＫピン経由で、これがユー
ザマイクロプロセッサにバス２６から又は２６へ新らし
いデータを受、送信させることができる。１６ビツトが
人力された時に、これがＳＣＸカウンタ３０３からの出
力を可能にし、これは第１のスタートビットでハイとな
る、これは第１ビット時間でリセットのワードカウンタ
２０２からの１ご号のためである。

ＳＣＸカウンタ３０３からの出力がＳＣＫセＶクタ３０
２に与えられると、これは伺が信号ＭＵＸＣＮＴＲＬ経
由で１６ビツトバツフア及びピットリパーサ３０４をク
ロックするかをきめる。３０２からのＭＵＸＣＮＴＲＬ
信号がリセットされると、１６ビツトバツフア及びピッ
トリパーサ３０４はバスインターフェイスＩＣ２４によ
ってクロックされる。それがセットサれた時は、ユーザ
マイクロプロセッサ２２がブロック３０４をクロックす
る。このブロック３０４へのＭＯＤＥ人力はＳＣＸカウ
ンタ３０３の出力の一つと１６ビツトバツフア及びピッ
トリパーサ３０４の人力の一つとの間に分けられた常に
論理上ゼロの条件となる信号なつくり、従って１６ビツ
トバツフア及びピットリパーサ３０４は常にユーザマイ
クロプロセッサ２２によってクロックされる。

ブロック３０４０１６ビツトバツフア及びピットリパー
サは１６個のフリップ−７０ツブと１６個のデータマル
チプレクサを用いたシフトレジスタから成る。′そｆ′
ＬＦｉシフトレジスタとして接続される。２乃至１個の
マルチフレフサゲートはフィードバックバスの変更に用
（・られる。ＳＣＫセレクタ３０２のマルチプレクサ制
御（ＭＵＸＣＮＴＲＬ）ライ／からの信号が論理上のゼ
ロの時は、１６ビツトバツフア及びピットリバーナ３０
４中のデータは右から左にシフトされる。ユーザマイク
ロプロセッサ２２かものデータは−ＢＳＰＩデータ（ｄ
ａｔａ　ｆｏｒ　ＢＳＰＩ　）”と称する信号ライン中
のチェイン中の第１フリップ−フロップに入力される。

ＲＥＣピン用と考えられる最後のフリップ−フロップか
らデータは次に流出する。

ブロック３０２からのＭＵＸＣＮＴＲＬｇｉ号が論理上
の１の時は、データがディジタルフィルタ２１０から８
番目のフリップ−フロップに入る。データは次に第８ビ
ツトから第１ビツトに向ってシフトする。第１ビツトは
矢にデータを第１６ビツトに渡し、第１６ビツトからの
データは第９ビツトに向ってシフトダウンする。データ
はデータバス２６へと第９フリップ−フロップから送り
出される。

ＳＣＫカウ／りはリプルカウンタとしてつながれた５個
のＤフリップ−フロップとフリップ−フロラフ及びカウ
ンタを制御するゲートから成る。ＳＣＫカウンタの目的
はユーザマイクロプロセッサ２２かも入来するＳＣＫパ
ルスをカウントすることである。これはモードセレクト
ブロック３０１から送入された信号からパルスをカウン
トする。

パワーアップ時、ＳＣＫカウンタ３０３はリセットされ
る。ユーザマイクロプロセッサ２２がカウントする時、
５段階リプルカウンタが入来するＳＣＫパルスの数をカ
ウントする。数が１６となった弘段階の最後のカウンタ
がラッチされて、その出力が論理上の１となり、ブロッ
ク３０９のスケジューラ及びコントローラに与えられる
。

ユーザマイクロプロセッサ２２が伝送を始めて、人力信
号ＮＱＳＦＦ８が論理上のゼロから１にたった時、これ
はこれもＳＣＫカウンタをリセットする。ＳＣＫカウン
タ３０３からの出力は信号ＮＱＳＦＦ８をリセットし；
これもスタートビットがバス２６から来る時は、ユーザ
マイクロブ巳セッサがバス２６から１６ビツト［取った
時は、バッフアートＳＰＩモード中はコントロールビン
をロウ（低）状態に下げる。

３０５甲の２又Ｆｉ１バイトレシーブブロツクは基本的
にはＢＳフリップフロップとデータマルチフレフサであ
る。

その機能は、２バイトレシ一ブ信号と１バイ）Ｌ／シー
ブ信号を識別することである。これは典型的には殆んど
のメツセージは少なくとも２バイトであるために行なわ
れる。ぞうならば、ユーザマイクロプロセッサ２２が出
て来て２バイトを受信し、そしてバスインターフェイス
ＩＣ２４は満されたその１６ビツトバツフア及びピット
リパーサ２４を持っており、第１バイトを先ずクロック
アウトして第２バイトを次にする。然しバスインターフ
ェイスＩＣ２４が１バイトだけのメツセージをレシーブ
した時は、次にブロック３０４中には僅か１個の良好な
バイト席しかない。クロックアウトすべき１６ビツトバ
ツフア及びピットリパーサ３０４の第１バイトが悪い（
ｂαｄ）バイトであって、次のバイトが受信したバイト
の場合には何が起こるであろうか。

これを補正するために、１バイト又は２バイトレシーブ
をを検知する回路が付加された。伝送（送信）が始する
と、ブロック３０５がＳＣＫカウンタ３０３かもの出力
信号によってリセットされ、これが欠けた１バイトＶシ
ーブをつくり吊す。伝送後２バイトがレシーブされた時
は、ブロックがブロック３０６の２バイトカウンタでセ
ットされる。

１バイトレシーブがあった場合は、次にデータがレシー
ブビンへと、１６ビツトバツフア及びピットリパーサ３
０４の中央から送られる。２バイト受信があった時は、
データはレシーブビンに、ブロック３０４のバラ２アの
終りがら送られる。

２バイトカウンタ３０６は本質上、２個のフリップ−フ
ロップとバイトをカウントするＮＯＲゲートから成る。

このブロックの機能は２レシーブバイト迄をカウントア
ツプすることである。２バイトカウンタは調停検知器４
２がもの出力経由でクロックされる。このクロッキング
は第９ビツトの中央で起こり、それは第８データビツト
である。

このカウンタは二つの目的を果て、２迄カウントアツプ
したＪ　ＳＣＫセレクタ３０２をバスインターフェイス
ＩＣ２４でクロックされている状態から、ユーザマイク
ロプロセッサ２２でクロックされている状態にスイッチ
させる。これ１，１３０５の２又は１パイトンシープブ
ロツクと２バイトカウンタ３０６を直接的に結合してい
る出力経由で行なわれる。この同一信号は１バイト受信
後、ブロック３０５への内部フリップ−フロップもセッ
トする。ブロック６０に見られるオーバーレンジ検知器
はバス２６が３．１３ボルト以上又ハ１．８ボルト以下
になった時を検知するのに用いられる。これはオーバー
レンジ条件として知られており、このブロックからの出
力信号がノ・イ（高）となる。ブロックへの人力が両方
とも３．１３ボルトよシ低く、１．８ボルトより高けれ
ば、オーバーレンジ条件は無くこのブロックの出力にロ
ウである。Ｏのブロックは本質上化セルを内蔵する検知
器である。

ブロック６１で見られるオーバーレンジラッチ（ＯＲＬ
）は本質上Ｄラッチである。ブロック６０でオーバーレ
ンジラッチ条件が検知された時、オーバーレンジ検知器
６０はブロック６１０オーバーレンジラツチに１号を送
り、これがオーバーレンジ条件前の最後の有効データ片
でラッチする。オーバーレンジ優性の無い時は、データ
は自由にブロック６０からブロック６１を通ってディジ
タルフィルタ２１０の外に出る。

ブロック６２で示−ｆ３Ｍの人力ＯＲゲートは衝突検知
器４４及び調停検知器４２及びデータを伝送するモード
セレクトブロック３０１からのマルチフレックス出力と
結合して使用される。いずれかの検知器がセットされる
と、ゲートの出力は一定の１の唾である。従ってブロッ
ク６３を通って出る時にこれはゼロにされる。これはブ
ロック３０４及び３６中の電源をターンオンせず、その
ためバスインターフェイスＩＣ２４はバス２６に伝送し
ない、検知器４４及び４２がセットされない時は、モー
ドセレクト３０１のマルチフレクス出力からのデータは
ブロック６３中のＨＡＮＤゲート中に自由に人ってバス
２６に伝送される。

ブロック６３に示す２個の人力ＮＡＲＤゲートはブロッ
ク６２又はブロック４０３中のブリークジエネレータか
らのデータを伝送する。（・ずれかの人力が論理上のゼ
ロの時、ＨＡＮＤの出力は論理上の１であシ、従ってブ
ロック３４及び３６の電源をターンオンする。

ブロック３４に示すバス＋電源はブロックへの人力が論
理上Ｏの時はターンオフされ従ってバス＋ライン上に何
の影響もない。ブロックへの人力が論理上の１の時は、
電源３４がターンオンされる。電源がターンオンされる
と電源Ｖ　からバス−ラインに入る。

Ｃ ブロック３６のバス−電源はブロックへの人力が論理上
０の時はターンオフされてバス−ラインに何の影響もな
（・。

ブロックへの人力が論理上の１の時は電源がターンオン
されで電流がバス−ラインからアースへ流れる。

図５Ｆ’１ＣＯＮＴＲＯＬ（ぎ号を含めたバスインター
フェイスＩＣ上の衝突検知の例を示す。

図６乃至図２８はブロックダイヤグラムで示したブロッ
クのゲートダイヤグラムである。

本発明をその好ましく・態様と結びつけて開示したが、
本発明の精神及び琵囲に該当する他の態様が存在し得る
ものであシ、特許請求の範囲の適切な解釈範囲と忠実な
意味を離れることなく本発明はさ１ざまの改良、改ス、
Ｑ正、変更が可能であることを理解されたい。

【図面の簡単な説明】

図１はシリアルデータバスネットワークを示すブロック
図である。 図２Ｆｉ、本明細書に記載したシリアルデータバス用θ
つハードウェアを示す。 図３はンリアルデータバス用のハードウェア図の続きで
ある。 図４はバスインターフェイス集積回路（ＩＣ）のブロッ
ク図である。 図５は訓停時のバスインターフェイスＩＣ上での衝突検
知の例を示すタイミング・ダイヤグラムである。 図６は調停検知器４２のゲートダイヤグラムである。 図７ｉｉｕｋｔ突検知器４４のゲートダイヤグラムであ
る。 図８はスタートビット検知器２００のゲートダイヤグラ
ムである。 図９はクロックデバイダ２０１のゲートダイヤグラムで
ある。 図１０はワードカウンタ２０２のゲートダイヤグラムで
ある。 図１１はフリップ−７０ツブ２０３のゲートダイヤグラ
ムである。 図１２にフレーミングエラー検知器２０４のゲートダイ
ヤグラムである。 図１３はアイドルカウンタ２０６のゲートダイヤグラム
である。 図１４はアイドルフリップ−フロップ２０７のゲートダ
イヤグラムである。 図１５はディジタルフィルタ２１０のゲートダイヤグラ
ムである。 図１６はモードセレクト３０１のゲートダイヤグラムで
ある。 図１７ｕＳＣＫセレクタ３０２のゲートダイヤグラムで
ある。 図１８はＳＣＫカウンタ３０３のゲートダイヤグラムで
ある。 図１９Ｈ１６ビツトバツフア及びピットリ／マーチ３０
４のゲートダイヤグラムである。 図２０は２又は１バイトレシーブ３０５のゲートダイヤ
グラムである。 図２１は２バイトカウンタ３０６のゲートダイヤグラム
である。 図２２はスタート／ストップビットジェネレータ及びＳ
ＰＩデータバス３０７のゲートダイヤグラムである。 図２３はＳＰＩクロックジェネレータ３０８のゲートダ
イヤグラムである。 図２４ｎＳＰＩトランスミツトスケジューラ及びコント
ローラ３０９のゲートダイヤグラムである。 図２５はテストモードセレクタ４０１のゲートダイヤグ
ラムである。 図２６はリセット回路４０２のゲートダイヤグラムであ
図２７はブリークジエネレータ４０３のゲートダイヤグ
ラムである。 図２８はオーバレンジラッチのゲートダイヤグラムであ
る。

Claims (1)

1. 【特許請求の範囲】 １、クロックポートと入出力ポートに沿つた、シリアル
   通信インターフェイス（ＳＣＩ）ポート、シリアル周辺
   インターフェイス（ＳＰＩ）ポート又はバツフアードシ
   リアル周辺インターフェイス（ＢＳＰＩ）ポートのうち
   のいずれかのインターフェイスポートを有し、バスイン
   ターフェイス集積回路によつてデータバスと直結してい
   る２以上のユーザマイクロプロセッサ間のデータバスを
   介してのデータメッセージ伝送用の通信システムにおい
   て用いるバスインターフェイス集積回路において、 該回路が： リセット回路； 調停検知器； バツフア； 衝突検知器； バスドライバ； バス受信器； アイドル検知器から成り； 直列回路がユーザマイクロプロセッサのインターフェイ
   スポートとデータバスの間を接続した調停検知器、衝突
   検知器及びバスドライバの接続によつて形成されていて
   、ユーザマイクロプロセッサからデータバスにデータを
   伝送するようになつており； バス受信器がデータバスとユーザマイクロプロセッサの
   インターフェイスポート間に接続されていて、データバ
   スからユーザマイクロプロセッサにデータメッセージを
   受信するようになつており； アイドル検知器がアイドルカウンタ及びアイドルフリッ
   プフロップから成り、ユーザマイクロプロセッサの入出
   力ポート間にそして調停検知器及び衝突検知器に個別的
   に接続されていてデータバスをモニターし、データバス
   があきのとき及びデータバスが使用中のときを検知する
   ようになつており； バス受信器とユーザマイクロプロセッサ間に接続されて
   バスインターフェイス集積回路の他の個所による処理の
   前にデータメッセージからノイズを除くデジタルフィル
   タ；及び スタート及びストップビットを発生するためのスタート
   ／ストップビットジェネレータ； ユーザマイクロプロセッサからクロックパルスを受信し
   てクロック信号を発生するクロツクデバイダ；クロック
   信号を受入れ調停検知器及び衝突検知器にタイミング及
   び同期化情報を示すワードカウンタ；スタートビット信
   号とレベルがデータバス上にある時をカウントし指示す
   るためのスタートビット検知器；ストップビット時間に
   スタートビット信号レベルがデータバス上にない時を指
   示するためのフレーミングエラー検知器； データバスがアイドル（あき）条件である時をモニター
   し指示するためのアイドル検知器から成る、調停検知器
   ；衝突検知器及びアイドル検知器によつて用いる同期化
   及びバウドレートタイミング信号を設定するためのタイ
   ミング及び同期化装置を有し、バスインターフェイス集
   積回路はＳＣＩ、ＳＰＩ又はＢＳＰＩモードのデータ通
   信用の構成のユーザマイクロプロセッサからデータを受
   信できるようになつており、 さらに、 ユーザマイクロプロセッサの特定のインターフェイスに
   応答しかつ該インターフェイスに一致してＳＣＩ、ＳＰ
   Ｉ又はＢＳＰＩで操作され、バスインターフェイス集積
   回路のデータ及びシフトクロック（ＳＣＫ）信号の流出
   入を制御するモードセレクト回路； データをバツフアートＳＰＩモードを指向させかつバッ
   ファ用のクロック信号の源を記述するＳＣＫセレクタ；
   ユーザマイクロプロセッサからのＳＣＫパルスをカウン
   トするＳＣＫカウンタ； 受信したバイト数のカウンテング用のバイトカウンタ；
   ユーザマイクロプロセッサ及びバッファにＳＣＫパルス
   を発生するＳＰＩクロックジェネレータ； ＳＰＩ又はＢＳＰＩモードのバス上にユーザマイクロプ
   ロセッサからデータをのせる時を制御するＳＰＩ伝送ス
   ケジユーラ及びコントローラ；及び バスドライバ及び、バス上の各ユーザマイクロプロセッ
   サに付属するバスインターフェイス集積回路のバス受信
   器からの信号に応じてバスの論現条件を動かす電流源及
   び電流シンクを有することを特徴とするバスインターフ
   ェイス集積回路。 ２、バスに論現条件をユーザマイクロプロセッサが押付
   ける様にするプリークジエネレータを有する特許請求の
   範囲第１項記載のバスインターフェイス集積回路。 ３、オーバレンジラッチ及び予め定められた電圧窓から
   のバス上の電圧が偏移した時を検知し、これが起つた時
   は偏移を指示するオーバレンジ検知器を有する特許請求
   の範囲第１項記載のバスインターフエイス集積回路。 ４、モートセレクタに信号を送り、オーバレンジラッチ
   からユーザマイクロプロセッサにデータを送り、ユーザ
   マイクロプロセツサのリセット呼出しを可能にするテス
   トモード検知器を有する特許請求の範囲第３項記載のバ
   スインターフェイス集積回路。 ５、クロックポートと入出力ポートに沿つた、シリアル
   通信インターフェイス（ＳＣＩ）ポート又はシリアル周
   辺インターフェイス（ＳＰＩ）ポートの種類のインター
   フェイスポートを有し、バスインターフェイス集積回路
   によつてデータバスと直結している２以上のユーザマイ
   クロプロセッサ間のデータバスを介してのデータメッセ
   ージ伝送用の通信システムにおいて用いるバスインター
   フェイス集積回路において、該回路が； 調停検知器； 衝突検知器； スタート／ストップ／シフトクロック（ＳＣＫ）ジェネ
   レータ； バスドライバ； バス受信器； 及びアイドル及びコントロール検知器を有し、直列回路
   がユーザマイクロプロセッサのインターフェイスポート
   とデータバスの間を接続したスタート／ストツプ／ＳＣ
   Ｋジェネレータ、調停検知器、衝突検知器及びバスドラ
   イバの接続によつて形成されていて、ユーザマイクロプ
   ロセッサからデータバスにデータを伝送するようになつ
   ており； バス受信器がデータバスとユーザマイクロプロセッサの
   インターフェイスポートの間に接続されでいて、データ
   バスからユーザマイクロプロセッサにデータメッセージ
   を受信するようになつており； アイドル及びコントロール検知器がユーザマイクロプロ
   セッサの入出力ポートの間にそして調停検知器及び衝突
   検知器に個別的に接続されていて、データバスをモニタ
   ーし、データバスがあきのとき及びデータバスが使用中
   のときを検知するようになつていることを特徴とするバ
   スインターフェイス集積回路。 ６、（１）バス受信器とユーザマイクロプロセッサのＳ
   ＣＩポートの間に接続されてバスインターフェイス集積
   回路の他の個所による処理の前にデータメッセージから
   ノイズを除くディジタルフィルタ及び、 （２）ユーザマイクロプロセッサからクロックパルスを
   受信してクロック信号を発生するクロツクデバイダ；ク
   ロック信号を受入れ調停検知器及び衝突検知器にタイミ
   ング及び同期化情報を示すワードカウンタ；スタートビ
   ット信号とレベルがデータバス上にある時を検知し指示
   するためのスタートビット検知器；スタートビット時間
   にストップビットレベルがデータバス上にない時を示す
   フレーミングエラー検知器；データバスがアイドル（あ
   き）条件である時をモニターし指示するためのアイドル
   検知器を有する、調停検知器、衝突検知器及びアイドル
   検知器によつて用いられる同期化及びハウドレートタイ
   ミング信号を設定するためのタイミング及び同期化装置
   とを更に有する特許請求の範囲第１項記載のバスインタ
   ーフェイス集積回路。 ７、クロックポートと入出力ポートに沿つた、シリアル
   通信インターフェイス（ＳＣＩ）ポート、シリアル周辺
   インターフェイス（ＳＰＩ）ポート又はバツフアードシ
   リアル周辺インターフェイス（ＢＳＰＩ）ポートのうち
   のインターフェイスポートのいずれかを有し、バスイン
   ターフェイス集積回路によつてデータバスと直結してい
   る２以上のユーザマイクロプロセッサ間のデータバスを
   介してのデータメッセージ伝送用の通信システムにおい
   て用いるバスインターフエイス集積回路において、 該回路が： 調停検知器； 衝突検知器； スタート／ストップ／ＳＣＫジェネレータ；バスドライ
   バ； バス受信器； バツフア； 及びアイドル及びコントロール検知器から成り；直列回
   路がユーザマイクロプロセッサのインターフェイスポー
   トとデータバスの間を接続した調停検知器、衝突検知器
   及びバスドライバの接続によつて形成されていて、ユー
   ザマイクロプロセッサからデータバスにデータを伝送す
   るようになつており； バス受信器がデータバスとユーザマイクロプロセッサの
   インターフェイスポート間に接続されていて、データバ
   スからユーザマイクロプロセッサにデータメッセージを
   受信するようになつており； アイドル及びコントロール検知器がアイドルカウンタ及
   びアイドルフリップ−フロップから成り、ユーザマイク
   ロプロセッサの入出力ポート間にそして調停検知器及び
   衝突検知器に個別的に接続されていてデータバスをモニ
   ターし、データバスがあきのとき及びデータバスが使用
   中のときを検知するようになつていることを特徴とする
   バスインターフェイス集積回路。