JP2566774B2 - シリアルデータバスにおけるシリアル周辺インターフェースｓｐｉ用の方法 - Google Patents
シリアルデータバスにおけるシリアル周辺インターフェースｓｐｉ用の方法Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
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- H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD] using bit-wise arbitration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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-
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- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
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- H04L12/40—Bus networks
- H04L2012/40267—Bus for use in transportation systems
- H04L2012/40273—Bus for use in transportation systems the transportation system being a vehicle
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ シリアルデータバス中のシリアル周辺インターフエイ
ス（SPI）に関する本方法の目的は、詳述したシリアル
データバスインターフエイスIC回路の部分としてのSPI
ポートの取扱い方法を提供することである。本発明は複
数のユーザーマイクロプロセッサと１つのデータバスと
の間のシリアルデータ通信に関する。特にはシリアルデ
ータバスのシリアル周辺インターフェース（SPI）とユ
ーザーマイクロプロセッサとの間の送受信の調停に関す
る。
ス（SPI）に関する本方法の目的は、詳述したシリアル
データバスインターフエイスIC回路の部分としてのSPI
ポートの取扱い方法を提供することである。本発明は複
数のユーザーマイクロプロセッサと１つのデータバスと
の間のシリアルデータ通信に関する。特にはシリアルデ
ータバスのシリアル周辺インターフェース（SPI）とユ
ーザーマイクロプロセッサとの間の送受信の調停に関す
る。
＜従来の技術＞ 多くの利用分野ではマイクロプロセッサ又はマイクロ
コンピュータの間でデータ通信を相互にとりかわす（交
信する）必要がある。
コンピュータの間でデータ通信を相互にとりかわす（交
信する）必要がある。
かかるマイクロプロセッサ又はマイクロコンピュータ
のローカルエリアネットワーク（local area network
s）［LAN］リンクは、マイクロコンピュータの一つに、
LAN上の他のすべてのマイクロプロセッサに共同的に連
結している直列データチャンネルの制御を占有させて、
データを他の装置に送信させる。LANで必要なプロトコ
ル、制御装置及びソフトウエアは極めて複雑であって、
特に大きな装置システムではこれがはなはだしい。
のローカルエリアネットワーク（local area network
s）［LAN］リンクは、マイクロコンピュータの一つに、
LAN上の他のすべてのマイクロプロセッサに共同的に連
結している直列データチャンネルの制御を占有させて、
データを他の装置に送信させる。LANで必要なプロトコ
ル、制御装置及びソフトウエアは極めて複雑であって、
特に大きな装置システムではこれがはなはだしい。
自動車の環境条件はより小型の用途であって、従って
LANで利用できる複雑な実用性能を必要としない。
LANで利用できる複雑な実用性能を必要としない。
ディジタルデータバスは小領域の上述のデータ通信リ
ンクを取扱うために設計されたものである。かかる系
は、“ア・スモール・エリア・ネットワーク・フォ・カ
ーズ［A Small Area Network For Cars.］”と題するロ
ナルド・エル・ミッチエル［Ronald L.Mitchell］によ
るSAE Paper No.840317に記載されている。この文書を
本明細書中に参考として特に包含させておく。かかるデ
ィジタルデータバスの説明は“コミュニケーション・シ
ステム・ハビング・アン・インホメーション・バス・ア
ンド・サーキット・ゼアフオー［Communication System
Having An Information Bus And Circuits Therefo
r］”と題するカプリンスキィー［Kaplinsky］の米国特
許第4,429,384号にもある。
ンクを取扱うために設計されたものである。かかる系
は、“ア・スモール・エリア・ネットワーク・フォ・カ
ーズ［A Small Area Network For Cars.］”と題するロ
ナルド・エル・ミッチエル［Ronald L.Mitchell］によ
るSAE Paper No.840317に記載されている。この文書を
本明細書中に参考として特に包含させておく。かかるデ
ィジタルデータバスの説明は“コミュニケーション・シ
ステム・ハビング・アン・インホメーション・バス・ア
ンド・サーキット・ゼアフオー［Communication System
Having An Information Bus And Circuits Therefo
r］”と題するカプリンスキィー［Kaplinsky］の米国特
許第4,429,384号にもある。
この分野の発展の説明は“イン・ビヒクル・ネットワ
ーキング−シリアル・データ・コミュニケーションズ・
リクワイヤメンツ・アンド・ディレクションズ［In Veh
icle Networking−Serial Data Communications Requir
ements And Directions］”と題するフレデリック・エ
ッチ・フェイルとデビツト・ジエー・アネット［Freder
ick H.Phail and David J.Arnett］によるSAE Paper N
o.860390にもある。
ーキング−シリアル・データ・コミュニケーションズ・
リクワイヤメンツ・アンド・ディレクションズ［In Veh
icle Networking−Serial Data Communications Requir
ements And Directions］”と題するフレデリック・エ
ッチ・フェイルとデビツト・ジエー・アネット［Freder
ick H.Phail and David J.Arnett］によるSAE Paper N
o.860390にもある。
本発明は定常速度の使用、肯定応答ビットを使用しな
いこと及び送信用端末と受信用端末の間にかっちりとし
た（タイトな）リンクを必要としないことで、上述の先
行技術と異なっている。本発明で重要なのはメッセージ
送信機と受信機の間の通信リンクでもある。
いこと及び送信用端末と受信用端末の間にかっちりとし
た（タイトな）リンクを必要としないことで、上述の先
行技術と異なっている。本発明で重要なのはメッセージ
送信機と受信機の間の通信リンクでもある。
一般的に以下の米国特許はデータ通信システムにおけ
る衝突検出を論じている。“バス・コリジョン・アボイ
ダンス・システム・フォー・ディストリビューテッド・
ネットワーク・データ・プロセシング・コミュニケーシ
ョンズ・システム［Bus Collision Avoidance System F
or Distributed Network Data Processing Communicati
ons System］”と題する1981年７月28日付のデメサIII
等［DeMesa III et al.］の米国特許第4,281,380号；
“マルチ ポイント・パケット・データ・コミュニケー
ション・システム・ユージング・ランダム・アクセス・
アンド・コリジョン・ディテクション・テクニックス
［Multipoint Packet Data Communication System Usin
g Random Access And Collision Detection Technique
s］”と題する1983年10月11日付のブイ・ブルース・ハ
ント［V.Bruce Hunt］の米国特許第4,409,592号；“メ
ソッド・フォー・ディジタル・データ・トランスミッシ
ョン・ウイズ・ビット−エコード・アービットレーショ
ン［Method For Digital Data Transmission With Bit
−Echoed Arbitration］”と題する1984年２月28日付の
ベイカー等［Baker et al.］の米国特許第4,434,421
号；“システム・フォー・ディストリビューテッド・プ
ライオリティ・アービットレーション・アマング・セベ
ラル・プロセシング・ユニッツ・コンペチング・フォー
・アクセス・ツウ・ア・コモン・データ・チャンネル
［System For Distributed Priority Arbitration Amon
g several Processing Units Competing For Access To
A Common Data Channel］”と題する1984年９月４日付
のシヤロッティノ等［Chiarottino et al.］の米国特許
第4,470,110号；及び“マルチポイント・データ・コミ
ュニケーション・システム・ウイズ・ローカル・アービ
ットレーション［Multipoint Data Communication Syst
em With Local Arbitration］”と題する1984年９月18
日付のアウルト等［Ault et an.］の米国特許第4,472,7
12号。
る衝突検出を論じている。“バス・コリジョン・アボイ
ダンス・システム・フォー・ディストリビューテッド・
ネットワーク・データ・プロセシング・コミュニケーシ
ョンズ・システム［Bus Collision Avoidance System F
or Distributed Network Data Processing Communicati
ons System］”と題する1981年７月28日付のデメサIII
等［DeMesa III et al.］の米国特許第4,281,380号；
“マルチ ポイント・パケット・データ・コミュニケー
ション・システム・ユージング・ランダム・アクセス・
アンド・コリジョン・ディテクション・テクニックス
［Multipoint Packet Data Communication System Usin
g Random Access And Collision Detection Technique
s］”と題する1983年10月11日付のブイ・ブルース・ハ
ント［V.Bruce Hunt］の米国特許第4,409,592号；“メ
ソッド・フォー・ディジタル・データ・トランスミッシ
ョン・ウイズ・ビット−エコード・アービットレーショ
ン［Method For Digital Data Transmission With Bit
−Echoed Arbitration］”と題する1984年２月28日付の
ベイカー等［Baker et al.］の米国特許第4,434,421
号；“システム・フォー・ディストリビューテッド・プ
ライオリティ・アービットレーション・アマング・セベ
ラル・プロセシング・ユニッツ・コンペチング・フォー
・アクセス・ツウ・ア・コモン・データ・チャンネル
［System For Distributed Priority Arbitration Amon
g several Processing Units Competing For Access To
A Common Data Channel］”と題する1984年９月４日付
のシヤロッティノ等［Chiarottino et al.］の米国特許
第4,470,110号；及び“マルチポイント・データ・コミ
ュニケーション・システム・ウイズ・ローカル・アービ
ットレーション［Multipoint Data Communication Syst
em With Local Arbitration］”と題する1984年９月18
日付のアウルト等［Ault et an.］の米国特許第4,472,7
12号。
ベイカー等の米国特許第4,434,421号は衝突数を減少
させる方法に関するものである。これは通信で１個の発
信端末と１個の着信端末となる迄、バスアクセスを企図
している着信端末数を減らすことによって実行される。
これは放送方法を採用しており、それによって数個のユ
ーザーが同一メッセージを受信できる点で本発明と異な
っている。
させる方法に関するものである。これは通信で１個の発
信端末と１個の着信端末となる迄、バスアクセスを企図
している着信端末数を減らすことによって実行される。
これは放送方法を採用しており、それによって数個のユ
ーザーが同一メッセージを受信できる点で本発明と異な
っている。
シヤロッティノ等の米国特許第4,470,110号はインタ
ーフエイスを含めたメッセージ−交換用システムを開示
している。更にこの特許は特定の論理レベルのアドレス
・ビットに優先順位（優先権）を与えている。
ーフエイスを含めたメッセージ−交換用システムを開示
している。更にこの特許は特定の論理レベルのアドレス
・ビットに優先順位（優先権）を与えている。
IEEE刊行物“オートモティーブ・アプリケーションズ
オブ マイクロプメセッサーズ［Automotive Applica
tions of Microprocesors］”、1984年のボイド・ニコ
ルス・ビヤリ・ダーリア及びカナパーテイ・ラオ［Boyd
Nichols,Vijay Dharia and Kanaparty Rao］による
“ア・データ・リンク・フォー・アグリカルチュラル・
アンド・オフ・ハイウエイ・コミニュケーションズ［A
Data Link For Agricultural And Off Highway Communi
cations］”と題したPaper No.CH2072−7/84/0000−008
3の報文も興味あるものである。
オブ マイクロプメセッサーズ［Automotive Applica
tions of Microprocesors］”、1984年のボイド・ニコ
ルス・ビヤリ・ダーリア及びカナパーテイ・ラオ［Boyd
Nichols,Vijay Dharia and Kanaparty Rao］による
“ア・データ・リンク・フォー・アグリカルチュラル・
アンド・オフ・ハイウエイ・コミニュケーションズ［A
Data Link For Agricultural And Off Highway Communi
cations］”と題したPaper No.CH2072−7/84/0000−008
3の報文も興味あるものである。
本発明の卓越した重要性シリアル・コミニュケーショ
ン・インターフエイス（直列通信インターフエイス）
［serial communication interface］（以下“SCI"と略
称］ポート（port）、シリアル・パーリフアラル・イン
ターフエイス（直列周辺インターフエイス）［serial p
eripheral interface］（以下“SPI"と略称］ポート（p
ort）及びバッフアード・シリアル・パーリフアラル・
インターフエイス（緩衝記憶直列周辺インターフエイ
ス）［buffered serial peripheral interface］（以下
“BSPI"と略称］ポート（port）を用いて通信できる能
力を包含したことである。
ン・インターフエイス（直列通信インターフエイス）
［serial communication interface］（以下“SCI"と略
称］ポート（port）、シリアル・パーリフアラル・イン
ターフエイス（直列周辺インターフエイス）［serial p
eripheral interface］（以下“SPI"と略称］ポート（p
ort）及びバッフアード・シリアル・パーリフアラル・
インターフエイス（緩衝記憶直列周辺インターフエイ
ス）［buffered serial peripheral interface］（以下
“BSPI"と略称］ポート（port）を用いて通信できる能
力を包含したことである。
＜発明の構成＞ クライスラー・コリジョン・デイテクション（C2D）
バス［Chrysler Collision Detection（C2D）bus］とし
て呼ばれることもある、本明細書に開示された直列デー
タ・バス・システムの目的は、電話共同線に類似する機
構を用いる１対の共同電線又はバス上で多数のマイクロ
プロセッサが相互に容易に通信できることである。バス
に接続されたすべてのマイクロプロセッサはバス上を送
信されたすべてのメッセージを受信することができる。
バス上を送信すべきメッセージを持ったマイクロプロセ
ッサは、使用しようとする前に、現在の利用者の使用が
完了する迄待っている。
バス［Chrysler Collision Detection（C2D）bus］とし
て呼ばれることもある、本明細書に開示された直列デー
タ・バス・システムの目的は、電話共同線に類似する機
構を用いる１対の共同電線又はバス上で多数のマイクロ
プロセッサが相互に容易に通信できることである。バス
に接続されたすべてのマイクロプロセッサはバス上を送
信されたすべてのメッセージを受信することができる。
バス上を送信すべきメッセージを持ったマイクロプロセ
ッサは、使用しようとする前に、現在の利用者の使用が
完了する迄待っている。
バスが利用可能な場合には、その使用は先着順で許可
される。即ち先のメッセージが完了して後、いずれのマ
イクロプロセッサがそのメッセージをバス上に送信し始
めても、バスの使用権を得る。然し全く同一の時刻に複
数個のマイクロプロセッサがそのメッセージをバス上に
送信し始めようとした時は、最高優先順位を有するメッ
セージがバスに使用権を得る。すべてのメッセージは独
特のメッセージ優先順位値を有しており、各メッセージ
は唯１個のマイクロプロセッサによって送信される。
される。即ち先のメッセージが完了して後、いずれのマ
イクロプロセッサがそのメッセージをバス上に送信し始
めても、バスの使用権を得る。然し全く同一の時刻に複
数個のマイクロプロセッサがそのメッセージをバス上に
送信し始めようとした時は、最高優先順位を有するメッ
セージがバスに使用権を得る。すべてのメッセージは独
特のメッセージ優先順位値を有しており、各メッセージ
は唯１個のマイクロプロセッサによって送信される。
本明細書に開示された発明は関連要素についての２件
の同時係属（米国）特許出願にさらに要旨が述べられて
いる。両出願は米国特許庁に1986年２月24日に出願さ
れ、本特許出願の出願人にいずれも属するものである。
それらは、“シリアル・データ・バス・フォー・インタ
ーモジュール・データ・コミュニケーションズ［Serial
Data Bus For Intermodule Data Communications］"U.
S.Serial No.06/832,908、（特願昭62−41237号に相
当）；及び“メソッド・オブ・データ・アービトレーシ
ョン・アンド・コリジョン・ディテクション・オン・ア
・データ・バス［Method Of Data Arbitration and Col
lisoin Detection On A Data Bus］"U.S.Serial No.06/
832,909、（特願昭62−41236号に相当）である。両出願
をここに参考として特に包含させる。
の同時係属（米国）特許出願にさらに要旨が述べられて
いる。両出願は米国特許庁に1986年２月24日に出願さ
れ、本特許出願の出願人にいずれも属するものである。
それらは、“シリアル・データ・バス・フォー・インタ
ーモジュール・データ・コミュニケーションズ［Serial
Data Bus For Intermodule Data Communications］"U.
S.Serial No.06/832,908、（特願昭62−41237号に相
当）；及び“メソッド・オブ・データ・アービトレーシ
ョン・アンド・コリジョン・ディテクション・オン・ア
・データ・バス［Method Of Data Arbitration and Col
lisoin Detection On A Data Bus］"U.S.Serial No.06/
832,909、（特願昭62−41236号に相当）である。両出願
をここに参考として特に包含させる。
また1986年５月23日にフレデリック・オー・アール・
マイスターフエルド［Fredrick O.R.Miesterfeld］によ
ってエスエーイー・マルチフレキシング・コミティー
［SAE Multiplexing Committee］で発表される予定の
“ジエ1567.コリジョン・ディテクション・シリアル・
データ・コミニュケーションズ・マルチフレックス・バ
ス［J1567 Collisoin Detection Serial Data Communic
ations Multiplex Bus］”と題するエスエーイー・イン
フォーメーション・レポート［SAE Informatino Repor
t］を特に参考としてここに包含させる。
マイスターフエルド［Fredrick O.R.Miesterfeld］によ
ってエスエーイー・マルチフレキシング・コミティー
［SAE Multiplexing Committee］で発表される予定の
“ジエ1567.コリジョン・ディテクション・シリアル・
データ・コミニュケーションズ・マルチフレックス・バ
ス［J1567 Collisoin Detection Serial Data Communic
ations Multiplex Bus］”と題するエスエーイー・イン
フォーメーション・レポート［SAE Informatino Repor
t］を特に参考としてここに包含させる。
本特許出願に記載されている発明の基本構成の若干は
上述の特許出願中に開示されている点があることを留意
されたい。
上述の特許出願中に開示されている点があることを留意
されたい。
本明細書に記載したシリアル・データ・バスインター
フエイス集積回路の一部としてSCIポート、SPIポート及
びバッフアードSPIポートを提供することが本発明の目
的である。これにより、同一のバス上にある。これら３
種のポートのいずれかの一つを配置してある如何なる装
置との通信を可能にする。これらのポートの包含は先に
出願した特許出願に記載されているシリアルデータ通信
の簡略化を増大させる。
フエイス集積回路の一部としてSCIポート、SPIポート及
びバッフアードSPIポートを提供することが本発明の目
的である。これにより、同一のバス上にある。これら３
種のポートのいずれかの一つを配置してある如何なる装
置との通信を可能にする。これらのポートの包含は先に
出願した特許出願に記載されているシリアルデータ通信
の簡略化を増大させる。
＜好ましい態様の詳細な記載＞ 本発明は同一発明者によって完成され、同一日に米国
特許庁に出願されたU.S.Serial No.06/866,628"メソッ
ド・フォー・バッフアード・シリアル・パーリフアラル
・インターフエイス・イン・ア・シリアル・データ・バ
ス［Method For A Buffered Serial Peripheral Interf
ace In A Serial Data Bus］"U.S.Serial No.06/866,62
9"シリアル・データ・バス・フォー・SCI,SPI・アンド
・バッフアードSPIモーズ・オブ・オペレーション［Ser
ial Data Bus For SCI,SPI And Buffered SPI Modes Of
Operation］”及びU.S.Serial No.06/866,630"メソッ
ド・フォー・シリアル・パーリフアラル・インターフエ
イス・イン・ア・シリアル・データ・バス［Method For
Serial Perpheral Interface In A Serial Data Bu
s］”と題する３件の特許出願の一つであり、他の２件
の特許出願もここに参考として特に包含させる。
特許庁に出願されたU.S.Serial No.06/866,628"メソッ
ド・フォー・バッフアード・シリアル・パーリフアラル
・インターフエイス・イン・ア・シリアル・データ・バ
ス［Method For A Buffered Serial Peripheral Interf
ace In A Serial Data Bus］"U.S.Serial No.06/866,62
9"シリアル・データ・バス・フォー・SCI,SPI・アンド
・バッフアードSPIモーズ・オブ・オペレーション［Ser
ial Data Bus For SCI,SPI And Buffered SPI Modes Of
Operation］”及びU.S.Serial No.06/866,630"メソッ
ド・フォー・シリアル・パーリフアラル・インターフエ
イス・イン・ア・シリアル・データ・バス［Method For
Serial Perpheral Interface In A Serial Data Bu
s］”と題する３件の特許出願の一つであり、他の２件
の特許出願もここに参考として特に包含させる。
さらに参考として“コミニュケーション・システム・
ハビング・アン・インホーメーション・バス・アンド・
サーキッツ・ゼアフォー［communication System Havin
g An Information Bus And Circuits Therefor］”と題
する米国特許第4,429,384号（Kaplinsky）;1983年２月2
8日付のアントニー・ジエー・ボジニイ及びアレックス
・ゴールドベルク［Anthony J.Bozzini and Alex Goldb
erger］による“シリアル・バス・ストラクチャーズ・
フォー・オートモティーブ・アプリケーションズ［Seri
al Bus Structures For Automotive Applications］”
と題するSAE Technical Paper No.830536;“ア・スモー
ル・エリア・ネットワーク・フォー・カーズ［A Small
Area Network For Cars］”と題するロナルド・エル・
ミッチェル［Ronald L.Mitchell］のSAE Paper No.8403
17;フレデリック・エッチ・フエイルとデビット・ジエ
ー・アネット［Frederick H.Phail and David J.Arnet
t］による“イン・ビヒクル・ネットワーキング−シリ
アル・データ・コミニュケーション・リクワイヤメンツ
・アンド・ディレクションズ［In−Vehicle Networking
−Serial Data Communication Requirements And Direc
tions］”と題するSAE Paper No.860390;及びフレデリ
ック・オー・アール・ミスターフエルド［Frederick O.
R.Miesterfeld］による“クライスラー・コリジョン・
ディテクション（C2D）・ア・レボリューショナリー・
ビヒクル・ネットワーク［Chrysler Collision Datecti
on（C2D）A Revolutionary Vehicle Network］”と題す
るSAE Paper No.860389の文書をここに特に包含させ
る。
ハビング・アン・インホーメーション・バス・アンド・
サーキッツ・ゼアフォー［communication System Havin
g An Information Bus And Circuits Therefor］”と題
する米国特許第4,429,384号（Kaplinsky）;1983年２月2
8日付のアントニー・ジエー・ボジニイ及びアレックス
・ゴールドベルク［Anthony J.Bozzini and Alex Goldb
erger］による“シリアル・バス・ストラクチャーズ・
フォー・オートモティーブ・アプリケーションズ［Seri
al Bus Structures For Automotive Applications］”
と題するSAE Technical Paper No.830536;“ア・スモー
ル・エリア・ネットワーク・フォー・カーズ［A Small
Area Network For Cars］”と題するロナルド・エル・
ミッチェル［Ronald L.Mitchell］のSAE Paper No.8403
17;フレデリック・エッチ・フエイルとデビット・ジエ
ー・アネット［Frederick H.Phail and David J.Arnet
t］による“イン・ビヒクル・ネットワーキング−シリ
アル・データ・コミニュケーション・リクワイヤメンツ
・アンド・ディレクションズ［In−Vehicle Networking
−Serial Data Communication Requirements And Direc
tions］”と題するSAE Paper No.860390;及びフレデリ
ック・オー・アール・ミスターフエルド［Frederick O.
R.Miesterfeld］による“クライスラー・コリジョン・
ディテクション（C2D）・ア・レボリューショナリー・
ビヒクル・ネットワーク［Chrysler Collision Datecti
on（C2D）A Revolutionary Vehicle Network］”と題す
るSAE Paper No.860389の文書をここに特に包含させ
る。
図１及び図２に開示したハードウエアのあるものにつ
いての部分的説明が1986年２月24日出願の先述のアメリ
カ特許出願（特願昭62−41237号及び特願昭62−41236号
に相当）になされている。本発明はそこに記載されるビ
ット方法競合と決定論的優先順位アクセス法（a bitwis
e contention and deterministic priority access met
hod）に基づく手段を用いる。該方法及び手段は（ａ）
同時にメッセージを送ろうとするユーザーマイクロプロ
セッサ間の競合を解決して（ｂ）各メッセージの各デー
タバイトを同期させ（ｃ）競合する場合に複数のメッセ
ージのどれを最初に送るのかをメッセージに同定バイト
の優先順位より決定して、どのユーザーマイクロプロセ
ッサが最初に伝送するのかを衝突もしくは競合発生時に
バス時間の損失なしに決定するものである。
いての部分的説明が1986年２月24日出願の先述のアメリ
カ特許出願（特願昭62−41237号及び特願昭62−41236号
に相当）になされている。本発明はそこに記載されるビ
ット方法競合と決定論的優先順位アクセス法（a bitwis
e contention and deterministic priority access met
hod）に基づく手段を用いる。該方法及び手段は（ａ）
同時にメッセージを送ろうとするユーザーマイクロプロ
セッサ間の競合を解決して（ｂ）各メッセージの各デー
タバイトを同期させ（ｃ）競合する場合に複数のメッセ
ージのどれを最初に送るのかをメッセージに同定バイト
の優先順位より決定して、どのユーザーマイクロプロセ
ッサが最初に伝送するのかを衝突もしくは競合発生時に
バス時間の損失なしに決定するものである。
ビット方式競合と決定論的優先順位アクセス法は調停
検知器（42）及び衝突検知器（44）を含む手段により実
行される。調停検知器（42）は、該調停検知器がバス上
にスタートビット（各メッセージの頭に付される）の頭
を検出する前であるか又はその後所定時間内に、バスIC
からスタートビットの頭を受信していないかチェックす
る。もしバス上にスタートビットを検出する前であるか
又は検出した後1/4ビット時間内の何れかにIC（24）か
らのスタートビットの頭を調停検出器が検出していない
ならば、調停検出器は（図示されていないが図１及び２
の左側の各ラインに接続されている）ユーザーマイクロ
プロセッサのバスへのアクセスを、バス上の又はIC（2
4）からの次のスタートビットの頭まで阻止する。つま
り調停検知器はプロセッサがメッセージ（頭にスタート
ビットをもつ）を送信しようとする時に、それとほぼ同
時にバス上の別のスタートビットが存在しないか否かを
検知して、あれば送信を阻止する。さらにたとえスター
トビットが存在しなくても依然、特定プロセッサから送
信中のメッセージと既に送られているメッセージ或いは
メッセージ持続時間の間にこれから送られうるメッセー
ジとの間で衝突の起きる可能性があるが、衝突検知器は
そのような衝突をプロセッサの出力とバス上の出力とを
比較することによって検知する手段である。本願発明に
おいては優先権はビット「１」よりビット「０」に与え
られている（勿論逆も可であるが）。プロセッサがビッ
ト「１」を送ろうとするとき、衝突検出器がバス上に送
られるビット「０」を検知して別のメッセージがバス上
にあること及びそれがより高い優先権をもつことを知る
と、アイドル検知器からバスアイドルによる再設定信号
が与えられるまでプロセッサのデー送信を阻止する。ア
イドル検知器はバスがアイドル期に入ったか否か検知し
ている。より詳細には、ビット「１」より強いビット
「０」を付与してデータをバス26へ送るための、図１及
び２の各図にバスドライバ28として示される差別出力回
路がバスインターフェースIC24中に用いられる。このよ
うに少なくとも１つのバスインターフェースIC24が論理
ビット「０」を送ったときのみ、バス26上に論理ビット
「０」が現れる。
検知器（42）及び衝突検知器（44）を含む手段により実
行される。調停検知器（42）は、該調停検知器がバス上
にスタートビット（各メッセージの頭に付される）の頭
を検出する前であるか又はその後所定時間内に、バスIC
からスタートビットの頭を受信していないかチェックす
る。もしバス上にスタートビットを検出する前であるか
又は検出した後1/4ビット時間内の何れかにIC（24）か
らのスタートビットの頭を調停検出器が検出していない
ならば、調停検出器は（図示されていないが図１及び２
の左側の各ラインに接続されている）ユーザーマイクロ
プロセッサのバスへのアクセスを、バス上の又はIC（2
4）からの次のスタートビットの頭まで阻止する。つま
り調停検知器はプロセッサがメッセージ（頭にスタート
ビットをもつ）を送信しようとする時に、それとほぼ同
時にバス上の別のスタートビットが存在しないか否かを
検知して、あれば送信を阻止する。さらにたとえスター
トビットが存在しなくても依然、特定プロセッサから送
信中のメッセージと既に送られているメッセージ或いは
メッセージ持続時間の間にこれから送られうるメッセー
ジとの間で衝突の起きる可能性があるが、衝突検知器は
そのような衝突をプロセッサの出力とバス上の出力とを
比較することによって検知する手段である。本願発明に
おいては優先権はビット「１」よりビット「０」に与え
られている（勿論逆も可であるが）。プロセッサがビッ
ト「１」を送ろうとするとき、衝突検出器がバス上に送
られるビット「０」を検知して別のメッセージがバス上
にあること及びそれがより高い優先権をもつことを知る
と、アイドル検知器からバスアイドルによる再設定信号
が与えられるまでプロセッサのデー送信を阻止する。ア
イドル検知器はバスがアイドル期に入ったか否か検知し
ている。より詳細には、ビット「１」より強いビット
「０」を付与してデータをバス26へ送るための、図１及
び２の各図にバスドライバ28として示される差別出力回
路がバスインターフェースIC24中に用いられる。このよ
うに少なくとも１つのバスインターフェースIC24が論理
ビット「０」を送ったときのみ、バス26上に論理ビット
「０」が現れる。
ここまでの説明は図１及び図２のバスインターフェー
スIC24に共通である。図１のバスインターフェースIC24
には更にスタート／トップ/SCKジェネレータブロック30
7が含まれる。本発明においては、後述の通り、これは
ユーザーマイクロプロセッサがSPI送信モードにあると
きに、好ましくは８つのSCKシフトクロックパルスを発
生して、ユーザーマイクロプロセッサが受けとったSCK
信号の各上昇端の出現時にユーザーマイクロプロセッサ
からのデータバイトの送信（１度に１ビット）を、デー
タバスに同期させる。同様にSCKシフトクロックパルス
の下降端はSPI受信モードにおいてマイクロプロセッサ
により、データ（１度に１ビット）をその内部SPIレジ
スタにラッチするために用いられる。
スIC24に共通である。図１のバスインターフェースIC24
には更にスタート／トップ/SCKジェネレータブロック30
7が含まれる。本発明においては、後述の通り、これは
ユーザーマイクロプロセッサがSPI送信モードにあると
きに、好ましくは８つのSCKシフトクロックパルスを発
生して、ユーザーマイクロプロセッサが受けとったSCK
信号の各上昇端の出現時にユーザーマイクロプロセッサ
からのデータバイトの送信（１度に１ビット）を、デー
タバスに同期させる。同様にSCKシフトクロックパルス
の下降端はSPI受信モードにおいてマイクロプロセッサ
により、データ（１度に１ビット）をその内部SPIレジ
スタにラッチするために用いられる。
ユーザーマイクロプロセッサは、バスインターフェー
スIC24のIDLEラインがバスのアイドル（あき）状態を表
す低（ロウ）状態である限りにおいて、データの送受信
をするためにデータバス26へアクセス可能である。SPI
受信モードにおいては調停検知器42がデータバスからス
タートビットの頭の受信を検出した場合、マイクロプロ
セッサはバス26へアクセスを試みても、データ送信はバ
スがアイドル（あき）になるまで送信不可能な状態にロ
ックされる。しかしながら調停検知器42のバス上のスタ
ートビットの頭の受信検出が、ユーザーマイクロプロセ
ッサが送信を試みてスタートビットを発生するためにCO
NTROLラインを低（ロウ）に引き下げる前又はその後1/4
ビット時間内であるならば、そのアクセスを試みたユー
ザーマイクロプロセッサは衝突検知器段階を通り抜ける
チャンスをもつ。
スIC24のIDLEラインがバスのアイドル（あき）状態を表
す低（ロウ）状態である限りにおいて、データの送受信
をするためにデータバス26へアクセス可能である。SPI
受信モードにおいては調停検知器42がデータバスからス
タートビットの頭の受信を検出した場合、マイクロプロ
セッサはバス26へアクセスを試みても、データ送信はバ
スがアイドル（あき）になるまで送信不可能な状態にロ
ックされる。しかしながら調停検知器42のバス上のスタ
ートビットの頭の受信検出が、ユーザーマイクロプロセ
ッサが送信を試みてスタートビットを発生するためにCO
NTROLラインを低（ロウ）に引き下げる前又はその後1/4
ビット時間内であるならば、そのアクセスを試みたユー
ザーマイクロプロセッサは衝突検知器段階を通り抜ける
チャンスをもつ。
衝突検知器44は中間のビット時間即ち1/2ビット時間
でクロックされており、この信号はワードカウンタから
得ている。衝突検知器44がクロックされるとき、ワード
カウンタはユーザーマイクロプロセッサが“1"を送信中
であり一方でバス26が論理「０」状態を担持していたか
否かを決定する。もしそうであれば、衝突検出器44にラ
ッチがセットされてバスインターフェースIC24はバス
（26）上への送信を禁止（ブロック）される。バス26上
の、又は衝突検知器44の入力上での論理「１」はこのラ
ッチに影響を与えず、ユーザーマイクロプロセッサ（2
2）はバスへのアクセスを続行するであろう。衝突検出
器44はバスのアイドル（あき）状態にリセットされる。
でクロックされており、この信号はワードカウンタから
得ている。衝突検知器44がクロックされるとき、ワード
カウンタはユーザーマイクロプロセッサが“1"を送信中
であり一方でバス26が論理「０」状態を担持していたか
否かを決定する。もしそうであれば、衝突検出器44にラ
ッチがセットされてバスインターフェースIC24はバス
（26）上への送信を禁止（ブロック）される。バス26上
の、又は衝突検知器44の入力上での論理「１」はこのラ
ッチに影響を与えず、ユーザーマイクロプロセッサ（2
2）はバスへのアクセスを続行するであろう。衝突検出
器44はバスのアイドル（あき）状態にリセットされる。
図１及び図２を説明するとシリアルデータバスインタ
ーフエイスIC24のハードウエアが２方法で示してある。
図２では、バスインターフエイスIC24はシリアル通信イ
ンターフエイス（SCI）モードで示されている。即ちSCI
用に独占的に使用される、及びシリアルデータバス用の
他の操作モード、即ちSPI及びバッフアードSPIと共同で
使用されるハードウエアだけが示されている。図１は
（アンバッフアード条件で）SPIモードで使用されるバ
スインターフエイスIC24からのハードウエアを加えるこ
とによって図２のダイヤグラムを増加させてある。
ーフエイスIC24のハードウエアが２方法で示してある。
図２では、バスインターフエイスIC24はシリアル通信イ
ンターフエイス（SCI）モードで示されている。即ちSCI
用に独占的に使用される、及びシリアルデータバス用の
他の操作モード、即ちSPI及びバッフアードSPIと共同で
使用されるハードウエアだけが示されている。図１は
（アンバッフアード条件で）SPIモードで使用されるバ
スインターフエイスIC24からのハードウエアを加えるこ
とによって図２のダイヤグラムを増加させてある。
図１に示したアンバッフアードSPIハードウエアダイ
ヤグラムは他の同時系属出願の特許出願中に記載された
ブロック及びラインのいくつか、即ちスタート／ストッ
プ/SCKジエネレータ307及びSCR及びCONTROLラインを用
いて図２のダイヤグラムを単にふやしたものである。ま
た図１のインターフェースICでは図２のアイドル検知器
54に替えてアイドル及びコントロール検知器54が追加さ
れており、アイドル及びコントロール検知器はアイドル
カウンタ206、アイドルフリップ−フロップ207及びスケ
ジューラ及びコントローラブロック309から成る。図６
に示されるSPIスタート／ストップビットジェネレータ
ーSPIデータパスブロック307はアンバッファードSPI操
作モードのためのデータパスとして用いられる。通常、
データはSPIデータパスブロック307とモードセレクトブ
ロック301の間を相互方向に自由に流れる。しかしなが
らスタートビット又はストップビットが発生するとそれ
によってデータは干渉される。バスインターフェースIC
24がパワーオンリセットの状態から立ち上ると調停検知
器42からの信号はバス26からのデータをブロックしてい
る。すなわちそれはバス26上にストップビットレベルを
形成する。ユーザーマイクロプロセッサがSPIモードに
あり且つ送信の準備が整ったとき、スケジューラ／コン
トローラブロック309からデータパスブロック307への信
号はバス26上へスタートビットを誘導させる。スタート
ビットの終わりで、ワードカウンタ202からデータパス
ブロック307への入力信号はブロック307中の内部フリッ
プフロップをリセットし、その出力はSPIクロックジェ
ネレータ308とブレーキジェネレータ403へ送られ、こう
してSPIデータはバスへ入ることが許される。次いでデ
ータは、ワードカウンタ202からの入力信号がSPIクロッ
クジェネレータ308及びスケジューラ／コントローラ309
に提供されるようなブロック307の出力信号をセットす
るまで、自由に通過できる。次いでこれは26上へストッ
プビットを誘導させると共にそれ以上のSPIデータをブ
ロックする。この信号はワードカウンタ202から提供さ
れるときに図６に示されるように「ストップビット時間
でセット」と示される。
ヤグラムは他の同時系属出願の特許出願中に記載された
ブロック及びラインのいくつか、即ちスタート／ストッ
プ/SCKジエネレータ307及びSCR及びCONTROLラインを用
いて図２のダイヤグラムを単にふやしたものである。ま
た図１のインターフェースICでは図２のアイドル検知器
54に替えてアイドル及びコントロール検知器54が追加さ
れており、アイドル及びコントロール検知器はアイドル
カウンタ206、アイドルフリップ−フロップ207及びスケ
ジューラ及びコントローラブロック309から成る。図６
に示されるSPIスタート／ストップビットジェネレータ
ーSPIデータパスブロック307はアンバッファードSPI操
作モードのためのデータパスとして用いられる。通常、
データはSPIデータパスブロック307とモードセレクトブ
ロック301の間を相互方向に自由に流れる。しかしなが
らスタートビット又はストップビットが発生するとそれ
によってデータは干渉される。バスインターフェースIC
24がパワーオンリセットの状態から立ち上ると調停検知
器42からの信号はバス26からのデータをブロックしてい
る。すなわちそれはバス26上にストップビットレベルを
形成する。ユーザーマイクロプロセッサがSPIモードに
あり且つ送信の準備が整ったとき、スケジューラ／コン
トローラブロック309からデータパスブロック307への信
号はバス26上へスタートビットを誘導させる。スタート
ビットの終わりで、ワードカウンタ202からデータパス
ブロック307への入力信号はブロック307中の内部フリッ
プフロップをリセットし、その出力はSPIクロックジェ
ネレータ308とブレーキジェネレータ403へ送られ、こう
してSPIデータはバスへ入ることが許される。次いでデ
ータは、ワードカウンタ202からの入力信号がSPIクロッ
クジェネレータ308及びスケジューラ／コントローラ309
に提供されるようなブロック307の出力信号をセットす
るまで、自由に通過できる。次いでこれは26上へストッ
プビットを誘導させると共にそれ以上のSPIデータをブ
ロックする。この信号はワードカウンタ202から提供さ
れるときに図６に示されるように「ストップビット時間
でセット」と示される。
その他のブロックについて説明する。アイドルカウン
タ206の機能はカードが完結した後のビット時間をカウ
ントすることである。カウンタ206は10ビット時間をカ
ウントし、又フリップフロック（207）及びフレーミン
グエラー検出器204をリセットする。もしアイドル時間
をカウント中に、バス26上に1/4ビット時間より短い
「０」が現れると、アイドルカウンタ206の上位４ビッ
トがリセットされると共に10ビット時間は延長される。
デジタルフィルタ210からのバスデータは1/2ビット期間
でサンプリングされて、アイドルカウンタ206の上位４
ビットにノイズ耐性を与える。それ故に、アイドルカウ
ンタ206の上位４ビットをリセットするためには1/2ビッ
ト時間ウインドウ（時間枠）の間、バス上に1/4ビット
時間のゼロ値が現れる必要があろう。この様にアイドル
時間は延長される。
タ206の機能はカードが完結した後のビット時間をカウ
ントすることである。カウンタ206は10ビット時間をカ
ウントし、又フリップフロック（207）及びフレーミン
グエラー検出器204をリセットする。もしアイドル時間
をカウント中に、バス26上に1/4ビット時間より短い
「０」が現れると、アイドルカウンタ206の上位４ビッ
トがリセットされると共に10ビット時間は延長される。
デジタルフィルタ210からのバスデータは1/2ビット期間
でサンプリングされて、アイドルカウンタ206の上位４
ビットにノイズ耐性を与える。それ故に、アイドルカウ
ンタ206の上位４ビットをリセットするためには1/2ビッ
ト時間ウインドウ（時間枠）の間、バス上に1/4ビット
時間のゼロ値が現れる必要があろう。この様にアイドル
時間は延長される。
フリップフロップ207の機能は、バス26が活性である
ときはいつでもバスに「ビジー」の信号を送ることにあ
る。このアイドルフリップフロップ207はパワーオンリ
セット後にセット状態で立ち上がり、そしてIDLEピンが
低（ロウ）であるようゲートを通過させて−そしてその
逆即ちスタートビットが検出されるときに出力を高（ハ
イ）にする。例えばバスインターフェースIC24の状態が
パワーオンリセットの直後又は10ビット時間より長いア
イドル期間の直後の状態であればIDLEピンは低（ロウ）
である。バス26上に論理「０」が検出されれば直ちにス
タートビット検知器200の出力がアイドルフリップフロ
ップ207へ入力されてIDLEピンを高く（ハイ）駆動させ
る。もしスタートビットがノイズにより変形されるか又
はノイズにより発生して1/4ビット時間に満たない場合
は、スタートビット検知器200の出力は高（ハイ）にな
りそしてIDLE出力は低（ロウ）に戻る。しかしもしスタ
ートビットが1/4ビット時間以上の期間であれば、それ
は有効なスタートビットであり、ワードフリップフロッ
プ203がラッチしてアイドルピンをリセットし、そしてI
DLEピンを高（ハイ）にする。そしてバス26はアイドル
カウンタ206からの信号がアイドルフリップフロップを
セットするまでビジー状態の信号を送り、IDLEピンを低
（ロウ）状態に戻して、バスアイドル状態を出力する。
ブレーキジェネレータ403はユーザーマイクロプロセッ
サにバス26上をゼロ状態にさせるものである。
ときはいつでもバスに「ビジー」の信号を送ることにあ
る。このアイドルフリップフロップ207はパワーオンリ
セット後にセット状態で立ち上がり、そしてIDLEピンが
低（ロウ）であるようゲートを通過させて−そしてその
逆即ちスタートビットが検出されるときに出力を高（ハ
イ）にする。例えばバスインターフェースIC24の状態が
パワーオンリセットの直後又は10ビット時間より長いア
イドル期間の直後の状態であればIDLEピンは低（ロウ）
である。バス26上に論理「０」が検出されれば直ちにス
タートビット検知器200の出力がアイドルフリップフロ
ップ207へ入力されてIDLEピンを高く（ハイ）駆動させ
る。もしスタートビットがノイズにより変形されるか又
はノイズにより発生して1/4ビット時間に満たない場合
は、スタートビット検知器200の出力は高（ハイ）にな
りそしてIDLE出力は低（ロウ）に戻る。しかしもしスタ
ートビットが1/4ビット時間以上の期間であれば、それ
は有効なスタートビットであり、ワードフリップフロッ
プ203がラッチしてアイドルピンをリセットし、そしてI
DLEピンを高（ハイ）にする。そしてバス26はアイドル
カウンタ206からの信号がアイドルフリップフロップを
セットするまでビジー状態の信号を送り、IDLEピンを低
（ロウ）状態に戻して、バスアイドル状態を出力する。
ブレーキジェネレータ403はユーザーマイクロプロセッ
サにバス26上をゼロ状態にさせるものである。
このバス上のゼロ状態はユーザーマイクロプロセッサ
が少なくとも４バイトを送信した後にバス26にのること
が許される。５番めのバイトの最初のデータビットでこ
のブレーキが可能となる。従ってもしユーザーマイクロ
プロセッサが次いでアイドルラインを引き下げると、ゼ
ロ状態がガス26上に出力されるだろう。もし次いでアイ
ドルが解放されるとブレーキジェネレータ404は最早バ
ス26に影響力を持たない。
が少なくとも４バイトを送信した後にバス26にのること
が許される。５番めのバイトの最初のデータビットでこ
のブレーキが可能となる。従ってもしユーザーマイクロ
プロセッサが次いでアイドルラインを引き下げると、ゼ
ロ状態がガス26上に出力されるだろう。もし次いでアイ
ドルが解放されるとブレーキジェネレータ404は最早バ
ス26に影響力を持たない。
ワードカウンタ202の機能はスタートビットがスター
トビット検知器から入って来た時にカウントを開始する
ことである。ワードカウンタ202は衝突検知器44に対し
て1/2ビット時間のクロック、調停検知器42に示して1/4
ビット時間のクロック及びフレーミングエラー検知器20
4及び他のSPI調時機能に対して調時信号を提供してい
る。
トビット検知器から入って来た時にカウントを開始する
ことである。ワードカウンタ202は衝突検知器44に対し
て1/2ビット時間のクロック、調停検知器42に示して1/4
ビット時間のクロック及びフレーミングエラー検知器20
4及び他のSPI調時機能に対して調時信号を提供してい
る。
ブロック62で示される３入力ORゲートは衝突検知器及
び調停検知器、そしてデータ送信するモードセレクタ30
1からの多重化データと協同して用いられる。もし両検
出器について何れかのセットがなされるとゲートの出力
は一定の１つの値をとる。これはクロック63を通過する
ときにゼロとされる。これはブロック34及び36の電流源
をオンにせずよってバスインターフェースIC24はバス26
への送信をしない。もし検出器44及び42がモードセレク
タ301の多重化出力からのデータに対してセットされな
い場合はブロック63のNANDゲートへ自由に通過してバス
26へ送信がなされるであろう。
び調停検知器、そしてデータ送信するモードセレクタ30
1からの多重化データと協同して用いられる。もし両検
出器について何れかのセットがなされるとゲートの出力
は一定の１つの値をとる。これはクロック63を通過する
ときにゼロとされる。これはブロック34及び36の電流源
をオンにせずよってバスインターフェースIC24はバス26
への送信をしない。もし検出器44及び42がモードセレク
タ301の多重化出力からのデータに対してセットされな
い場合はブロック63のNANDゲートへ自由に通過してバス
26へ送信がなされるであろう。
ブロック63で示される２入力NANDゲートはブロック62
又はブレークジェネレータブロック403からのいずれか
のデータを送信する。何れかの入力が論理「０」のとき
にNANDゲートの出力は論理「１」であり、よってブロッ
ク34及び36で示される電流源をオンにする。これらはす
べて同時系属特許出願“シリアルデータバス・フォーSC
I,SPIアンドバッフアードSPIモーズ・オブ・オペレーシ
ョン［Serial Data Bus For SCI,SPI And Buffered SPI
Modes Of Operation］”に記載されている。
又はブレークジェネレータブロック403からのいずれか
のデータを送信する。何れかの入力が論理「０」のとき
にNANDゲートの出力は論理「１」であり、よってブロッ
ク34及び36で示される電流源をオンにする。これらはす
べて同時系属特許出願“シリアルデータバス・フォーSC
I,SPIアンドバッフアードSPIモーズ・オブ・オペレーシ
ョン［Serial Data Bus For SCI,SPI And Buffered SPI
Modes Of Operation］”に記載されている。
図３及び図４に移るとSPI法が伝送及び受信条件で記
載されている。これが本発明の核心である。
載されている。これが本発明の核心である。
SPI操作モードにおいてはワードカウンタ202がタイミ
ング信号を発生させてSCKカウンタ303をSCKセレクタ30
2、SPIクロックジェネレータ308及びスタートビット検
知器200と協同して駆動させる。（図示されない）ユー
ザーマイクロプロセッサはバスインターフェースIC24の
スレーブになる。ユーザーマイクロプロセッサがワード
を送信しようとする場合、そのワードをバッファレジス
タに入れると共にバスインターフェースIC24のIDLEピン
51がバス26のアイドル（あき）状態を表す論理「０」と
なるのを監視しなければならない。アイドルカウンタ20
6とアイドルフリップフロップ207の組合せは、まず入力
されたストップビットを検出することによりバスがアイ
ドル状態であることを検知すると共に、アイドルの期間
が10ビット時間に及ぶのを待ち、次いでIDLE出力を論理
「０」にセットする。これを受けてユーザーマイクロプ
ロセッサは、バスインターフェースIC24のコントロール
ピン（図１と６）にパルスを送る。これはスケジューラ
／コントローラブロック309内の（図示されない）XMIT
・ENABLEレジスタを送信にセットする。次いでバスイン
ターフェースIC24はスタートパルスを発生し、スタート
パルスと同期した８のSCKシフトパルスをユーザーマイ
クロプロセッサに供給する。ここでユーザーマイクロプ
ロセッサによりメッセージIDバイト上で衝突が検知され
た場合、ユーザーマイクロプロセッサは即刻送信を中止
して受信を始める。衝突が検知されない場合はユーザー
マイクロプロセッサが調停に勝ったことを意味し、従っ
てデータ伝送を完了できる。（図示されない）シンクロ
ナイザロジックはSPIクロックジェネレータ308と協同し
てデータの受信及び送信の「両方」について同期化シフ
トクロックパルスをつくり出す。然し、スタート及びス
トップビットについてはシフトパルスを出力しない。
ング信号を発生させてSCKカウンタ303をSCKセレクタ30
2、SPIクロックジェネレータ308及びスタートビット検
知器200と協同して駆動させる。（図示されない）ユー
ザーマイクロプロセッサはバスインターフェースIC24の
スレーブになる。ユーザーマイクロプロセッサがワード
を送信しようとする場合、そのワードをバッファレジス
タに入れると共にバスインターフェースIC24のIDLEピン
51がバス26のアイドル（あき）状態を表す論理「０」と
なるのを監視しなければならない。アイドルカウンタ20
6とアイドルフリップフロップ207の組合せは、まず入力
されたストップビットを検出することによりバスがアイ
ドル状態であることを検知すると共に、アイドルの期間
が10ビット時間に及ぶのを待ち、次いでIDLE出力を論理
「０」にセットする。これを受けてユーザーマイクロプ
ロセッサは、バスインターフェースIC24のコントロール
ピン（図１と６）にパルスを送る。これはスケジューラ
／コントローラブロック309内の（図示されない）XMIT
・ENABLEレジスタを送信にセットする。次いでバスイン
ターフェースIC24はスタートパルスを発生し、スタート
パルスと同期した８のSCKシフトパルスをユーザーマイ
クロプロセッサに供給する。ここでユーザーマイクロプ
ロセッサによりメッセージIDバイト上で衝突が検知され
た場合、ユーザーマイクロプロセッサは即刻送信を中止
して受信を始める。衝突が検知されない場合はユーザー
マイクロプロセッサが調停に勝ったことを意味し、従っ
てデータ伝送を完了できる。（図示されない）シンクロ
ナイザロジックはSPIクロックジェネレータ308と協同し
てデータの受信及び送信の「両方」について同期化シフ
トクロックパルスをつくり出す。然し、スタート及びス
トップビットについてはシフトパルスを出力しない。
SCK信号に対して主となる時間ベースはSPIクロックジ
ェネレータ308へ提供されるようなワードカウンタ202か
らのものである。これは1/2ビット時間のクロックであ
る。このブロックからのSCK出力は該1/2ビット時間のク
ロック信号から得られるが、SPIクロックジェネレータ
はスタートビットの終了以前の全クロックパルスをブロ
ックしなければならない。SPIクロックジェネレータ308
からのSCK出力はモードセレクトブロック301とブロック
302中のSCKセレクタとの両方に提示される。
ェネレータ308へ提供されるようなワードカウンタ202か
らのものである。これは1/2ビット時間のクロックであ
る。このブロックからのSCK出力は該1/2ビット時間のク
ロック信号から得られるが、SPIクロックジェネレータ
はスタートビットの終了以前の全クロックパルスをブロ
ックしなければならない。SPIクロックジェネレータ308
からのSCK出力はモードセレクトブロック301とブロック
302中のSCKセレクタとの両方に提示される。
モードセレクトブロック301のSCKピンに対するSCKパ
ルスはSPIクロックジェネレータ308から送られてくる。
XMITピンから受け取るデータはスタートビット／ストッ
プビットジェネレータ及びSPIデータパス307にスタート
及びストップビットを発生させるために送り出される。
スタート／ストップビットジェネレータ307からのデー
タはモードセレクトブロック301へ戻され次いで調整検
知器42への出力ライン上に出力される。SPIモードにお
いてはモードセレクトブロック301からのRECピン用のデ
ータはデジタルフィルタ210から送られてくる。
ルスはSPIクロックジェネレータ308から送られてくる。
XMITピンから受け取るデータはスタートビット／ストッ
プビットジェネレータ及びSPIデータパス307にスタート
及びストップビットを発生させるために送り出される。
スタート／ストップビットジェネレータ307からのデー
タはモードセレクトブロック301へ戻され次いで調整検
知器42への出力ライン上に出力される。SPIモードにお
いてはモードセレクトブロック301からのRECピン用のデ
ータはデジタルフィルタ210から送られてくる。
ユーザーマイクロプロセッサとバスインターフェース
IC24との間のデータ伝送は、バス伝送速度即ち7812,5ビ
ット毎秒でなされ、そしてスタートビット−８データビ
ット−ストップビットの非同期した様式でバス26上に送
り出される。このようにデータ通信のためにビット時間
は容易に決定されうるのであるが、究極には装置及びシ
ステム設計の限界に依存する。
IC24との間のデータ伝送は、バス伝送速度即ち7812,5ビ
ット毎秒でなされ、そしてスタートビット−８データビ
ット−ストップビットの非同期した様式でバス26上に送
り出される。このようにデータ通信のためにビット時間
は容易に決定されうるのであるが、究極には装置及びシ
ステム設計の限界に依存する。
＜SPI送信モード＞ バスインターフェースIC24が送信モードにあるとき、
１バイトのデータは（１度に１ビットずつ）同時に、バ
スインターフェースIC24に送られてそしてバス26上へ送
信される。この一方でバス26から反射され受信されるビ
ットがユーザーマイクロプロセッサへ送り返される。１
バイト送信サイクルの終わりでユーザーマイクロプロセ
ッサはそのSPIデータレジスタ中に送信サイクル開始を
要求するためのユーザーマイクロプロセッサがCONTROL
ラインを低（ロウ）に引き下げたときのSPIデータレジ
スタのバイト伝送の反射するバイトを有する。
１バイトのデータは（１度に１ビットずつ）同時に、バ
スインターフェースIC24に送られてそしてバス26上へ送
信される。この一方でバス26から反射され受信されるビ
ットがユーザーマイクロプロセッサへ送り返される。１
バイト送信サイクルの終わりでユーザーマイクロプロセ
ッサはそのSPIデータレジスタ中に送信サイクル開始を
要求するためのユーザーマイクロプロセッサがCONTROL
ラインを低（ロウ）に引き下げたときのSPIデータレジ
スタのバイト伝送の反射するバイトを有する。
より詳細にはSPI送信スケジューラ／コントローラブ
ロック309が、ユーザーマイクロプロセッサからのデー
タがバス26上へ送り出される時を制御するために用いら
れる。ユーザーマイクロプロセッサがデータの送信を欲
するときに、それはCONTROLラインを低（ロウ）に引き
下げる。アンバッファードSPIモードではCONTROLライン
を引き下げた後にSPI送信スケジューラ／コントローラ
ブロック309がバスインターフェースIC24により低（ロ
ウ）にラッチされる。ここでブロック309に接続されて
いるCONTROLラインがもしIDLEラインが低（ロウ）にな
った後に突然低（ロウ）に引き下げられた場合には、ス
タートビットがバス26上に出される前に２ビット時間の
遅延が挿入される。アイドルカウンタ206からの信号が
２ビット時間遅延の1.5ビット時間を決定する。アイド
ル（あき）状態の後1.5ビット時間に達すると、アイド
ルカウンタ206からの信号がスケジューラ／コントロー
ラ207のフリップフロップをセットするだろう。このフ
リップフロップはアイドルフリップフロップ207からの
信号によりアイドル（あき）のときにリセットされる。
ロック309が、ユーザーマイクロプロセッサからのデー
タがバス26上へ送り出される時を制御するために用いら
れる。ユーザーマイクロプロセッサがデータの送信を欲
するときに、それはCONTROLラインを低（ロウ）に引き
下げる。アンバッファードSPIモードではCONTROLライン
を引き下げた後にSPI送信スケジューラ／コントローラ
ブロック309がバスインターフェースIC24により低（ロ
ウ）にラッチされる。ここでブロック309に接続されて
いるCONTROLラインがもしIDLEラインが低（ロウ）にな
った後に突然低（ロウ）に引き下げられた場合には、ス
タートビットがバス26上に出される前に２ビット時間の
遅延が挿入される。アイドルカウンタ206からの信号が
２ビット時間遅延の1.5ビット時間を決定する。アイド
ル（あき）状態の後1.5ビット時間に達すると、アイド
ルカウンタ206からの信号がスケジューラ／コントロー
ラ207のフリップフロップをセットするだろう。このフ
リップフロップはアイドルフリップフロップ207からの
信号によりアイドル（あき）のときにリセットされる。
それ故、ひとたびこの信号がセットされれば、そして
コントロールピンが低（ロウ）なら、この動作によりス
ケジューラ／コントローラブロック309中の別のフリッ
プフロップが1/2ビット時間後にセットされる。このフ
リップフロップはアイドルカウンタ206からの別の信号
によりクロックされている。ブロック309中のこのフリ
ップフロップがひとたびセットされれば、その出力信号
がスタート／ストップビトジェネレータ−SPIデータパ
ス307へ送られて、そこでスタートビットが生じせしめ
られる。フリップフロップの出力はスタートビット時間
の終わりにワードカウンタ202からの信号によりリセッ
トされる。
コントロールピンが低（ロウ）なら、この動作によりス
ケジューラ／コントローラブロック309中の別のフリッ
プフロップが1/2ビット時間後にセットされる。このフ
リップフロップはアイドルカウンタ206からの別の信号
によりクロックされている。ブロック309中のこのフリ
ップフロップがひとたびセットされれば、その出力信号
がスタート／ストップビトジェネレータ−SPIデータパ
ス307へ送られて、そこでスタートビットが生じせしめ
られる。フリップフロップの出力はスタートビット時間
の終わりにワードカウンタ202からの信号によりリセッ
トされる。
＜SPI受信モード＞ ユーザーマイクロプロセッサがCONTROLラインを低
（ロウ）に引き下げる前にバスインターフェースIC24が
バスからデータバイトを受信し始めると、バスインター
フェースIC24がCONTROLラインを低（ロウ）に引き下げ
てSCKクロック信号の発生を開始する。各データビット
を受信する毎に、それらはバスインターフェースIC24か
らユーザーマイクロプロセッサへクロックアウトされ
る。ユーザーマイクロプロセッサのSPIデータレジスタ
中のSCK信号開始前の何れのデータも、受信データがSPI
データレジスタ中へ移されるに従いそのSPIデータレジ
スタから送り出される。
（ロウ）に引き下げる前にバスインターフェースIC24が
バスからデータバイトを受信し始めると、バスインター
フェースIC24がCONTROLラインを低（ロウ）に引き下げ
てSCKクロック信号の発生を開始する。各データビット
を受信する毎に、それらはバスインターフェースIC24か
らユーザーマイクロプロセッサへクロックアウトされ
る。ユーザーマイクロプロセッサのSPIデータレジスタ
中のSCK信号開始前の何れのデータも、受信データがSPI
データレジスタ中へ移されるに従いそのSPIデータレジ
スタから送り出される。
より詳細には、もしスタートビットがバス26上に来
て、そしてマイクロプロセッサがCONTROLラインを低
（ロウ）にしないのであれば、ワードカウンタ202から
の別の信号がブロック309の制御ラッチをクロックして
更にCONTROLラインを低（ロウ）状態にさせる。これは
受信したスタートセットの終わりに生じる。
て、そしてマイクロプロセッサがCONTROLラインを低
（ロウ）にしないのであれば、ワードカウンタ202から
の別の信号がブロック309の制御ラッチをクロックして
更にCONTROLラインを低（ロウ）状態にさせる。これは
受信したスタートセットの終わりに生じる。
２つの入力、即ち１つは調停検知器42から、そしても
う１つは衝突検知器44からの入力はスケジューラ／コン
トローラブロック309に、全ての衝突又は負けた調停が
あったことを知らせ、即ち従ってバスのアイドル（あ
き）状態が再び出現するまでバスインターフェースIC24
はそれ以上のスタートビットを生成できないことを知ら
せる。
う１つは衝突検知器44からの入力はスケジューラ／コン
トローラブロック309に、全ての衝突又は負けた調停が
あったことを知らせ、即ち従ってバスのアイドル（あ
き）状態が再び出現するまでバスインターフェースIC24
はそれ以上のスタートビットを生成できないことを知ら
せる。
次いで図３及び４のフローチャートに沿って説明する
とSPI送信（以下に「伝送」と記すことがある）条件が
存在する時は、シリアルデータバスインターフエイスIC
24はSPIモードを使用してデータの伝送を制御する。こ
のモードはブロック600で始まり、バスインターフエイ
スIC24は判断ブロック602で▲▼ラインがロウ
（低［low］）条件であるかを見てチエックする。▲
▼ラインがロウでなければ、バスインターフエイ
スIC24はそうなる迄待つ、そして次に判断ブロック604
へ下りてコントロールラインが引き下げられているかを
見るためにチエックする。さもない時は、バスインター
フエイスIC24はコントロールラインが引き下げられる迄
待ち、そしてブロック606に下りてコントロールライン
をロウ（低）条件にラッチする。
とSPI送信（以下に「伝送」と記すことがある）条件が
存在する時は、シリアルデータバスインターフエイスIC
24はSPIモードを使用してデータの伝送を制御する。こ
のモードはブロック600で始まり、バスインターフエイ
スIC24は判断ブロック602で▲▼ラインがロウ
（低［low］）条件であるかを見てチエックする。▲
▼ラインがロウでなければ、バスインターフエイ
スIC24はそうなる迄待つ、そして次に判断ブロック604
へ下りてコントロールラインが引き下げられているかを
見るためにチエックする。さもない時は、バスインター
フエイスIC24はコントロールラインが引き下げられる迄
待ち、そしてブロック606に下りてコントロールライン
をロウ（低）条件にラッチする。
次にバスインターフエイスICは▲▼ラインが
２ビット時間ロウになっているかを見るために判断ブロ
ック608でチエックする。そうでない時はその条件が起
こる迄待ち、判断ブロック610に下りてスタートビット
をバス26にのせて、▲▼ラインを論理上の１に
セットする。
２ビット時間ロウになっているかを見るために判断ブロ
ック608でチエックする。そうでない時はその条件が起
こる迄待ち、判断ブロック610に下りてスタートビット
をバス26にのせて、▲▼ラインを論理上の１に
セットする。
次にバスインターフエイスICはスタートビットの終わ
りをブロック612でチエックし、ブロック614に下ってユ
ーザマイクロプロセッサをクロックする前にスタートビ
ットの終わりが発生する迄待つ。ユーザマイクロプロセ
ッサのクロックはSCKライン経由でなされる。
りをブロック612でチエックし、ブロック614に下ってユ
ーザマイクロプロセッサをクロックする前にスタートビ
ットの終わりが発生する迄待つ。ユーザマイクロプロセ
ッサのクロックはSCKライン経由でなされる。
次にバスインターフエイスICはブロック616に下り
て、そしてSCK信号の上昇端に合わせてユーザマイクロ
プロセッサからデータを引き出す。次にユーザマイクロ
プロセッサは、調停又は衝突検知器42及び44に実行され
るビット方式競合／決定論的優先順位アクセス法に従っ
て、バス26上にデータをのせる。これはブロック618で
行われる。
て、そしてSCK信号の上昇端に合わせてユーザマイクロ
プロセッサからデータを引き出す。次にユーザマイクロ
プロセッサは、調停又は衝突検知器42及び44に実行され
るビット方式競合／決定論的優先順位アクセス法に従っ
て、バス26上にデータをのせる。これはブロック618で
行われる。
次にSCK信号の下降端上でブロック620のユーザマイク
ロプロセッサデータをユーザマイクロプロセッサ中にラ
ッチしそして判断ブロック622に下り、ここでSCK信号の
第８パルスのをウオッチする。第８下降端が発生しなか
った時は、方法はバスインターフエイスICを呼び出し
て、ブロック620にもどし再びデータをマイクロプロセ
ッサ中にラッチする。これは判断ブロック中でSCK信号
の第８下降端がみられる迄続き、その時間にユーザマイ
クロプロセッサはブロック624に下りてコントロールラ
インを論理上の１にセットする。
ロプロセッサデータをユーザマイクロプロセッサ中にラ
ッチしそして判断ブロック622に下り、ここでSCK信号の
第８パルスのをウオッチする。第８下降端が発生しなか
った時は、方法はバスインターフエイスICを呼び出し
て、ブロック620にもどし再びデータをマイクロプロセ
ッサ中にラッチする。これは判断ブロック中でSCK信号
の第８下降端がみられる迄続き、その時間にユーザマイ
クロプロセッサはブロック624に下りてコントロールラ
インを論理上の１にセットする。
次にブロック626で1/2ビット時間がチエックされ、そ
れに到達するや、バスインターフエイスIC24はストップ
ビットをバス26におく、これはブロック628で示され
る。
れに到達するや、バスインターフエイスIC24はストップ
ビットをバス26におく、これはブロック628で示され
る。
ブロック630で、バスインターフエイスIC24はコント
ロールラインが引き下げられているかをチエックする。
そうなっていれば、バスインターフエイスIC24はブロッ
ク636でCONTROLラインをロウ（低）にラッチし、そして
ストップビットの終わりをブロック638で待って後、ブ
ロック610で方法の始めにもどり、スタートビットをバ
ス上にのせ、そして▲▼ラインを１に等しくセ
ットする。ブロック630でチエックした時に、コントロ
ールラインが引き下げられていない時は、ルーチンはブ
ロック632に下りて11アイドル時間が起こったかをチエ
ックする。そうでない時は判断ブロック630がコントロ
ールラインのチエックのために再入される。
ロールラインが引き下げられているかをチエックする。
そうなっていれば、バスインターフエイスIC24はブロッ
ク636でCONTROLラインをロウ（低）にラッチし、そして
ストップビットの終わりをブロック638で待って後、ブ
ロック610で方法の始めにもどり、スタートビットをバ
ス上にのせ、そして▲▼ラインを１に等しくセ
ットする。ブロック630でチエックした時に、コントロ
ールラインが引き下げられていない時は、ルーチンはブ
ロック632に下りて11アイドル時間が起こったかをチエ
ックする。そうでない時は判断ブロック630がコントロ
ールラインのチエックのために再入される。
11アイドル時間が起こってしまえば、ルーチンはブロ
ック634に下りて▲▼ラインを０に等しくセッ
トし、これでSPIモードの伝送は終わる。
ック634に下りて▲▼ラインを０に等しくセッ
トし、これでSPIモードの伝送は終わる。
図４に移るとSPIモードが受信条件で示されている。
バスインターフエイスIC24がSPIモードの時は、それ
はデータを受信する必要がある。バスインターフエイス
IC24はブロック640で始めて、ブロック642に下りて、ブ
ロック643の▲▼＝１のセッティング前、バス2
6上にスタートビットが現われる迄待つ。次にバスイン
ターフエイスICは▲▼ラインを論理上の１にセ
ットする。
はデータを受信する必要がある。バスインターフエイス
IC24はブロック640で始めて、ブロック642に下りて、ブ
ロック643の▲▼＝１のセッティング前、バス2
6上にスタートビットが現われる迄待つ。次にバスイン
ターフエイスICは▲▼ラインを論理上の１にセ
ットする。
ユーザマイクロプロセッサは次にブロック644でチエ
ックしてスタートビットの終わりをウオッチし、これが
起こる迄待って、ブロック646に下りてバスインターフ
エイスICを、伝送からブロックしコントロールラインを
論理上のゼロにセットする。
ックしてスタートビットの終わりをウオッチし、これが
起こる迄待って、ブロック646に下りてバスインターフ
エイスICを、伝送からブロックしコントロールラインを
論理上のゼロにセットする。
SCK信号の下降端の生起時、ユーザマイクロプロセッ
サはブロック648でデータをユーザマイクロプロセッサ
中にラッチする。バスインターフエイスIC24はブロック
650でSCK信号の第８パルスをさがして、ブロック648でS
CK信号の第８下降端が起こる迄、呼び出される毎にデー
タのユーザマイクロプロセッサ中へのラッチを繰り返
す。その点でバスインターフエイスICはブロック652に
下りてコントロールラインを論理上の１にセットする。
サはブロック648でデータをユーザマイクロプロセッサ
中にラッチする。バスインターフエイスIC24はブロック
650でSCK信号の第８パルスをさがして、ブロック648でS
CK信号の第８下降端が起こる迄、呼び出される毎にデー
タのユーザマイクロプロセッサ中へのラッチを繰り返
す。その点でバスインターフエイスICはブロック652に
下りてコントロールラインを論理上の１にセットする。
判断ブロック654中で1/2ビット時間カウント後、ユー
ザマイクロプロセッサはブロック656に下りてストップ
ビットピリオドを受け取る。ストップビットの終わりが
ブロック658で見られるや否や、バスインターフエイスI
Cはブロック660に下りて別のスタートビットがバス26上
にあるかどうかを見てチェックする。もしあれば、ルー
チンはブロック644にもどり上述の方法をくりかえす。
無い時はルーチンはブロック662に下りて10アイドル時
間が生起するのをウオッチする。この条件が起こったな
らば、そして他のスタートビットがバス上に現われなけ
れば、ルーチンはブロック664に下りて▲▼ラ
インをゼロにセットし、それでバスインターフエイスIC
をバス26へのアクセスから外す。それで受信条件のSPI
モードが終了する。
ザマイクロプロセッサはブロック656に下りてストップ
ビットピリオドを受け取る。ストップビットの終わりが
ブロック658で見られるや否や、バスインターフエイスI
Cはブロック660に下りて別のスタートビットがバス26上
にあるかどうかを見てチェックする。もしあれば、ルー
チンはブロック644にもどり上述の方法をくりかえす。
無い時はルーチンはブロック662に下りて10アイドル時
間が生起するのをウオッチする。この条件が起こったな
らば、そして他のスタートビットがバス上に現われなけ
れば、ルーチンはブロック664に下りて▲▼ラ
インをゼロにセットし、それでバスインターフエイスIC
をバス26へのアクセスから外す。それで受信条件のSPI
モードが終了する。
本発明をその好ましい態様と関連させて開示したが、
本発明の精神と範囲に該当する他の態様があることを理
解し、さらに本発明の特許請求の範囲の適切な範囲と忠
実な解釈を離れること無く、変形、改良、改変が可能で
あることを理解されたい。
本発明の精神と範囲に該当する他の態様があることを理
解し、さらに本発明の特許請求の範囲の適切な範囲と忠
実な解釈を離れること無く、変形、改良、改変が可能で
あることを理解されたい。
図１はシリアルデータバスインターフエイス集積回路
（IC）のSPIモードで使用するブロックダイヤグラム型
のハードウエアを示す。 図２はSCIモードのシリアルデータバスを示すブロック
ダイヤグラムである。 図３は伝送条件下でのSPIモード方法を示すフーローチ
ャートである。 図４は受信条件でのSPIモードのフローチャートであ
る。 図５はシリアルデータバスインターフェース用のハード
ウェアの詳細を示す。 図６は図５の続きである。
（IC）のSPIモードで使用するブロックダイヤグラム型
のハードウエアを示す。 図２はSCIモードのシリアルデータバスを示すブロック
ダイヤグラムである。 図３は伝送条件下でのSPIモード方法を示すフーローチ
ャートである。 図４は受信条件でのSPIモードのフローチャートであ
る。 図５はシリアルデータバスインターフェース用のハード
ウェアの詳細を示す。 図６は図５の続きである。
フロントページの続き (72)発明者 ロナルド イー フアスナツト アメリカ合衆国ミシガン州 48063 ロ チエスター チンバレア ドライブ 420 アパートメント 61 (72)発明者 ジエリー エム ナシアドカ アメリカ合衆国ミシガン州 48093 ウ オーレン スタンレイ 8060
Claims (2)
- 【請求項１】クロックポート及び入出力ポートとともに
シリアル通信インターフェース（SCI）ポート又はシリ
アル周辺インターフェース（SPI）ポートを有し、シフ
トクロック（SCK）信号を発生させるクロック発生手段
をもつバスインターフェース集積回路（IC）によってデ
ータバスに直結している１以上のユーザーマイクロプロ
セッサ間で、データバスを介してメッセージを伝送する
ための通信システムにおけるSPI操作モードのデータ送
信方法であって：該方法が、（ａ）同時にメッセージを
送ろうとするユーザーマイクロプロセッサ間の競合を解
決して（ｂ）各メッセージの各データバイトを同期させ
（ｃ）競合する場合に複数のメッセージのどれを最初に
送るのかをメッセージの同定バイトの優先順位より決定
して、どのユーザーマイクロプロセッサが最初に伝送す
るのかを競合発生時にバス時間の損失なしに決定するビ
ット方式競合と決定論的優先順位アクセス法を用い、 データバスがあいているかチェックし、あいていない場
合は待ち、 バスが２ビット時間あくのを待ち；次いで、 スタートビットをデータバス上に置き； スタートビットの終わり迄待ち； 該クロック発生手段からユーザーマイクロプロセッサへ
８つのクロック（SCK）信号を送り； 各クロック信号に合わせてユーザーマイクロプロセッサ
からデータビットを引き出し； バスインターフェイスICによる該ビット方式競合／決定
論的優先順位アクセス法の結果に従ってユーザーマイク
ロプロセッサからのデータをバス上に置き； データをユーザーマイクロプロセッサ中にラッチバック
し； クロック信号第８パルス目の下降端を待ち； 1/2ビット時間の発生を待ち； ストップビットをデータバス上に置き； ユーザーマイクロプロセッサが別のバイトの送信を求め
ているかどうかを見るためにチェックし； もしユーザーマイクロプロセッサが別のバイトの送信を
求めていない時には、11ビット時間の発生を待ち、そし
てユーザーマイクロプロセッサがデータバス上に別のデ
ータをのせようと求めているかどうかを見るために更に
チェックし； もしユーザーマイクロプロセッサが別のバイトの送信を
求めている時にはデータ送信用の始めの段階に復帰して
データバスがあいているかチェックすることを特徴とす
るSPI操作モードのデータ送信方法。 - 【請求項２】クロックポートと入出力ポートとともにシ
リアル通信インターフェース（SCI）ポート又はシリア
ル周辺インターフェース（SPI）ポートを有し、バスイ
ンターフェース集積回路（IC）によってデータバスに直
結されている１以上のユーザーマイクロプロセッサ間
で、データバスを介してメッセージを伝送するための通
信システムにおけるSPI操作モードのデータ受信方法で
あって； 該方法が；（ａ）同時にメッセージを送ろうとするユー
ザーマイクロプロセッサ間の競合を解決して（ｂ）各メ
ッセージの各データバイトを同期させ（ｃ）競合する場
合に複数のメッセージのどれを最初に送るのかをメッセ
ージの同定バイトの優先順位より決定して、どのユーザ
ーマイクロプロセッサが最初に伝送するのかを競合発生
時にバス時間の損失なしに決定するビット方式競合と決
定論的優先順位アクセス法を用い、 （１） データバス上にスタートビットが現れるのを監
視し； （２） スタートビットがバス上に現れたら、スタート
ビットの終りを待ち； （３） ビット方式競合／決定論的優先順位アクセス法
の実行手段に信号を送ってバスインターフェースICをデ
ータ送信不能にロックし； （４） データをユーザーマイクロプロセッサ中にラッ
チし； （５） クロック信号の第８パルスの下降端を待ち、次
に２ビット時間カウントし； （６） データバス上のストップビットを受け取り、ス
トップビットの終わりが起こるのを待ち； もしデータバス上に別のスタートビットがある場合には
更なるデータをラッチするために工程（２）〜（６）を
繰り返し； もしデータバス上に別のスタートビットが無い時は10ビ
ット時間待ってビット方式競合／決定論的優先順位、ア
クセス法の実行手段に信号を送りバスインターフェース
ICのデータ送信不能のロック状態を解くことを特徴とす
るSPI操作モードのデータ受信方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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