JPS61169037A - 双方向シリアルデ−タ伝送方法 - Google Patents
双方向シリアルデ−タ伝送方法Info
- Publication number
- JPS61169037A JPS61169037A JP945685A JP945685A JPS61169037A JP S61169037 A JPS61169037 A JP S61169037A JP 945685 A JP945685 A JP 945685A JP 945685 A JP945685 A JP 945685A JP S61169037 A JPS61169037 A JP S61169037A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transmission
- logic circuit
- data
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/18—Automatic changing of the traffic direction
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一装置内にあり、かつ同一クロック信号が
共通に与えられるマスタ論理回路とスレーブ論理回路の
間の双萼ｔリアルデータ伝送方法に関する。
共通に与えられるマスタ論理回路とスレーブ論理回路の
間の双萼ｔリアルデータ伝送方法に関する。
従来、この種の双方向シリアルデータ伝送方法はシリア
ルデータ信号線とは別に方向制御信号（リード信号およ
びライト信号）の信号線が必要であった。
ルデータ信号線とは別に方向制御信号（リード信号およ
びライト信号）の信号線が必要であった。
〔発明が解決しようとする問題点ゴ
このため、マスター論理回路（マスター動作を行なう論
理回路）に対し、スレーブ論理回路（多数のスレーブ動
作をする論理回路）が星形に接続される必要のある装置
（たとえば障害波及度を最小限にするために他回路との
マルチ接続がシステムクロック以外許されない装置）で
は、信号線の数がＮｓ （スレーブ論理回路の数）Ｘ
２＋１（クロック線）となりｉスター論理回路の出力端
子が多くなるという問題点があった。例えば、第８図（
ａ） Ｋ示すようなマスター論理回路Ｍと５個のスレー
ブ論理回路Ｓ１．Ｓ２．８Ｂ、Ｓ４．Ｓ５が星形に接続
された装置における信号線はクロック線（不図示）を除
いて双方向シリアル信号線（実線）とリード／ライト信
号線（破線）を各５本、計１０本必要である。
理回路）に対し、スレーブ論理回路（多数のスレーブ動
作をする論理回路）が星形に接続される必要のある装置
（たとえば障害波及度を最小限にするために他回路との
マルチ接続がシステムクロック以外許されない装置）で
は、信号線の数がＮｓ （スレーブ論理回路の数）Ｘ
２＋１（クロック線）となりｉスター論理回路の出力端
子が多くなるという問題点があった。例えば、第８図（
ａ） Ｋ示すようなマスター論理回路Ｍと５個のスレー
ブ論理回路Ｓ１．Ｓ２．８Ｂ、Ｓ４．Ｓ５が星形に接続
された装置における信号線はクロック線（不図示）を除
いて双方向シリアル信号線（実線）とリード／ライト信
号線（破線）を各５本、計１０本必要である。
本発明は、マスター論理回路からスレーブ論理回路に伝
送するシリアルデータに同期情報とは別に伝送方向制御
パターンを示すヘッダを挿入し、スレーブ回路において
この伝送方向制御パターンを検出すると、スレーブ論理
回路が一定時間だけ受信モードから送信モードに切換り
逆方向伝送を行なうことにより、データ伝送をクロック
線を除いて１本の信号線で行なうようにしたものである
。
送するシリアルデータに同期情報とは別に伝送方向制御
パターンを示すヘッダを挿入し、スレーブ回路において
この伝送方向制御パターンを検出すると、スレーブ論理
回路が一定時間だけ受信モードから送信モードに切換り
逆方向伝送を行なうことにより、データ伝送をクロック
線を除いて１本の信号線で行なうようにしたものである
。
図面を参照して本発明の詳細な説明する。
第１図は本発明の双方向シリアルデータ伝送方法におけ
る論理回路の実施例のブロック図である。
る論理回路の実施例のブロック図である。
図の左半分がマスター論理回路Ｍ、右半分がスレーブ論
理回路Ｓを示している。マスター論理回路Ｍは、データ
レジスタ１．伝送方向制御パターン発生部２．伝送方向
制御パターン挿入回路８．タイマー回路６．ラッチ回路
７．これらを制御する制御回路４．並びに演算増幅器１
５．１７およびインバータ１６を包含するドライバ・レ
シーバ回路８により構成され、一方、スレーブ論理回路
Ｓは、演算増幅器１８．２．０およびインバータ１９を
包含するドライバ・レシーバ回路９．データ受信部１０
．パターン検出回路１１．データ送信部１２、タイマー
回路１４およびラッチ回路１８により構成されている。
理回路Ｓを示している。マスター論理回路Ｍは、データ
レジスタ１．伝送方向制御パターン発生部２．伝送方向
制御パターン挿入回路８．タイマー回路６．ラッチ回路
７．これらを制御する制御回路４．並びに演算増幅器１
５．１７およびインバータ１６を包含するドライバ・レ
シーバ回路８により構成され、一方、スレーブ論理回路
Ｓは、演算増幅器１８．２．０およびインバータ１９を
包含するドライバ・レシーバ回路９．データ受信部１０
．パターン検出回路１１．データ送信部１２、タイマー
回路１４およびラッチ回路１８により構成されている。
なお、共通のクロック信号２１が、データレジスタ１．
制御回路４．データ受信部５．タイマー回路６．データ
受信部１０゜データ送信部１２１．およびタイマー回路
１４に供給される。
制御回路４．データ受信部５．タイマー回路６．データ
受信部１０゜データ送信部１２１．およびタイマー回路
１４に供給される。
まず、マスター論理回路Ｍ、スレーブ論理回路Ｓ内の各
回路の機能について説明する。
回路の機能について説明する。
データレジスタｌにはスレーブ論理回路Ｓへの送信デー
タが記憶されている。伝送方向制御パターン発生回路２
は伝送方向制御パターンを発生する。伝送方向制御パタ
ーン挿入回路８はデータレジスタ１から出力された送信
データの最後に伝送方向制御パターン発生回路２で発生
された伝送方向制御パターンを挿入する。ドライバ・レ
シーバ回路８はスレーブ論理回路Ｓヘデータを送信し、
スレーブ論理回路Ｓからデータを受信する。データ受信
部５にはスレーブ論理回路Ｓから送信されてきたデータ
を受信し、解読する。制御回路４はデータ受信部５．タ
イマー回路６．ラッチ回路７を制御するタイマー回路６
は制御回路４の指示によりクロック信号２１のカウント
を開始、一定時間経過するタイミング信号を出力する。
タが記憶されている。伝送方向制御パターン発生回路２
は伝送方向制御パターンを発生する。伝送方向制御パタ
ーン挿入回路８はデータレジスタ１から出力された送信
データの最後に伝送方向制御パターン発生回路２で発生
された伝送方向制御パターンを挿入する。ドライバ・レ
シーバ回路８はスレーブ論理回路Ｓヘデータを送信し、
スレーブ論理回路Ｓからデータを受信する。データ受信
部５にはスレーブ論理回路Ｓから送信されてきたデータ
を受信し、解読する。制御回路４はデータ受信部５．タ
イマー回路６．ラッチ回路７を制御するタイマー回路６
は制御回路４の指示によりクロック信号２１のカウント
を開始、一定時間経過するタイミング信号を出力する。
ラッチ回路７はタイマー回路６から出力されたタイミン
グ信号を制御回路４からのラッチ信号によりラッチする
。ラッチ回路７はタイミング信号７をラッチすることに
よりインバータ１６を介して演算増幅器１５をオフ、演
算増幅器１７をオンする。
グ信号を制御回路４からのラッチ信号によりラッチする
。ラッチ回路７はタイミング信号７をラッチすることに
よりインバータ１６を介して演算増幅器１５をオフ、演
算増幅器１７をオンする。
データ受信部１０はマスター論理回路Ｍから送られてき
たデータを受信し、解読する。伝送方向制御パターン検
出回路１１は同じくマスター論理回路Ｍから送られてき
たデータを受信し、伝送方向制御パターンを検出する。
たデータを受信し、解読する。伝送方向制御パターン検
出回路１１は同じくマスター論理回路Ｍから送られてき
たデータを受信し、伝送方向制御パターンを検出する。
データ送信部１ｚにはマスター論理回路Ｍに送信するデ
ータが格納されている。タイマー回路１４はパターン検
出回路１１が伝送方向制御パターンを検出したときのそ
の出力を受けてクロック信号ｚ１のカウントを開始し、
一定時間経過するタイミング信号を出力する。ラッチ回
路１８はタイマー回路１４から出力されたタイミング信
号をラッテし、これにより演算増幅器１８をオン、演算
増幅器２０をオフする。
ータが格納されている。タイマー回路１４はパターン検
出回路１１が伝送方向制御パターンを検出したときのそ
の出力を受けてクロック信号ｚ１のカウントを開始し、
一定時間経過するタイミング信号を出力する。ラッチ回
路１８はタイマー回路１４から出力されたタイミング信
号をラッテし、これにより演算増幅器１８をオン、演算
増幅器２０をオフする。
次に、本実施例の動作を説明する。
マスター論理回路Ｍが送信モードのときは、ドライバ・
レシーバ回路８の演算増幅器１５．１７はそれぞれ制御
回路４の制御のもとに発生されるタイマー回路６のタイ
ミング信号がラッチ回路７によりラッチされ、インバー
タ１６で反転されるそのラッチ出力に制御されてオン、
オフしている。
レシーバ回路８の演算増幅器１５．１７はそれぞれ制御
回路４の制御のもとに発生されるタイマー回路６のタイ
ミング信号がラッチ回路７によりラッチされ、インバー
タ１６で反転されるそのラッチ出力に制御されてオン、
オフしている。
そし【データレジスタ１のデータに切換パターン発生部
２からの方向切換制御パターンよりなるヘッダが切換パ
ターン混合回路によって挿入されて、これが演算増幅器
１５を通してスレーブ論理回路Ｓへ送られる。このとき
スレーブ論理回路Ｓのドライバ・レシーバ回路９はラッ
チ回路１８により演算増幅器１８がオン、演算増幅器２
０がオフしており、マスター論理回路Ｍかものデータを
受信できるようになっている。
２からの方向切換制御パターンよりなるヘッダが切換パ
ターン混合回路によって挿入されて、これが演算増幅器
１５を通してスレーブ論理回路Ｓへ送られる。このとき
スレーブ論理回路Ｓのドライバ・レシーバ回路９はラッ
チ回路１８により演算増幅器１８がオン、演算増幅器２
０がオフしており、マスター論理回路Ｍかものデータを
受信できるようになっている。
マスター論理回路Ｍから送信されてきたデータは、ドラ
イバ・レシーバ回路９を通ってデータ受信部ｌＯおよび
パターン検出回路１１ＶＣ入力され、それぞれデータの
解読と伝送方向制御パターンの検出が行なわれる。パタ
ーン検出回路１１は伝送方向制御パターンを検出すると
、ラッチ回路１Ｂにより演算増幅器１８をオフ、演算増
幅器２０をオン、すなわちドライバ・しシーバ回路９を
受信モードから送信モードに切替える。これによってデ
ータ送信部１２からデータが出力され、演算増幅器ｚＯ
を通ってマスター論理回路ＭＫ送信される。また、これ
と同時に、パターン検出回路１１の出力によりタイマー
回路１４はクロック信号２１のカウントを開始し、一定
時間経過するとタイミング信号を出力してラッチ回路１
８をリセットする。このためドライバ・レシーバ回路９
は再びデータ受信モードに復帰して通常状態にもどる。
イバ・レシーバ回路９を通ってデータ受信部ｌＯおよび
パターン検出回路１１ＶＣ入力され、それぞれデータの
解読と伝送方向制御パターンの検出が行なわれる。パタ
ーン検出回路１１は伝送方向制御パターンを検出すると
、ラッチ回路１Ｂにより演算増幅器１８をオフ、演算増
幅器２０をオン、すなわちドライバ・しシーバ回路９を
受信モードから送信モードに切替える。これによってデ
ータ送信部１２からデータが出力され、演算増幅器ｚＯ
を通ってマスター論理回路ＭＫ送信される。また、これ
と同時に、パターン検出回路１１の出力によりタイマー
回路１４はクロック信号２１のカウントを開始し、一定
時間経過するとタイミング信号を出力してラッチ回路１
８をリセットする。このためドライバ・レシーバ回路９
は再びデータ受信モードに復帰して通常状態にもどる。
一方、マスター論理回路Ｍにおいても同様にタイマー回
路６とラッチ回路７とを有しているため、ドライバ・レ
シーバ回路８は、送信モードから受信モード、受信モー
ドから送信モードへの切替えが、スレーブ論理回路Ｓの
ドライバ・レシーバ回路＾９のそれぞれ受信モードから
送信モード、送１′靜 信モードから受信モードへの切替えと同じタイミングで
行なわれ、両輪理回路Ｍ、Ｓ相互間のデータの送信、受
信が円滑に行われる。
路６とラッチ回路７とを有しているため、ドライバ・レ
シーバ回路８は、送信モードから受信モード、受信モー
ドから送信モードへの切替えが、スレーブ論理回路Ｓの
ドライバ・レシーバ回路＾９のそれぞれ受信モードから
送信モード、送１′靜 信モードから受信モードへの切替えと同じタイミングで
行なわれ、両輪理回路Ｍ、Ｓ相互間のデータの送信、受
信が円滑に行われる。
第２図は以上の双方向シリアルデータ伝送方法を示した
ものである。状態Ａは、マスター論理回路Ｍからスレー
ブ論理回路Ｓへの信号伝送（順方向）を示し、伝送方向
制御パターンＢを検出後、直ちに逆方向伝送状態Ｃとな
り、一定時間後に自動復帰して順方向伝送状態りになる
。
ものである。状態Ａは、マスター論理回路Ｍからスレー
ブ論理回路Ｓへの信号伝送（順方向）を示し、伝送方向
制御パターンＢを検出後、直ちに逆方向伝送状態Ｃとな
り、一定時間後に自動復帰して順方向伝送状態りになる
。
第８図（ｂ）は、マスター論理回路Ｍとスレーブ論理回
路ＳＬ、８２．Ｓ、８．Ｓ４．Ｓ５の間の星形接続に本
発明の双方向シリアルデータ伝送方法を適用した模式図
で、クロック線（不図示）を除けば接続信号線の数は従
来（第８図（ａ））の半分となる。
路ＳＬ、８２．Ｓ、８．Ｓ４．Ｓ５の間の星形接続に本
発明の双方向シリアルデータ伝送方法を適用した模式図
で、クロック線（不図示）を除けば接続信号線の数は従
来（第８図（ａ））の半分となる。
以上説明したように、本発明は伝送方向制御情報をマス
ター論理回路からスレーブ論理回路へ伝送するシリアル
データの中に含め、これをスレーブ論理回路で検出する
ことＫより信号線の数を従来の半分に減することができ
る。
ター論理回路からスレーブ論理回路へ伝送するシリアル
データの中に含め、これをスレーブ論理回路で検出する
ことＫより信号線の数を従来の半分に減することができ
る。
第１図は本発明の双方向シリアルデータ伝送方法の論理
回路の実施例のブロック図、第２図は本実施例における
データ伝送の方向を示す図、第８図（ａ）は従来の信号
線接続、第８図（ｂ）は本発明実施後の信号線接続を示
す図である。 Ｍ・・・・・・・・・マスター論理回路。 Ｓ・・・・・・・・・スレーブ論理回路。 ２・・・・・・・・・切替パターン発生回路。 ８・・・・・・・・・切替パターン混合回路書６．１舎
・・・・・タイマー回路。 ７．１）・・・・・ラッチ回路。 ８．９・・・・・・双方向ドライバ・レシーバ回路。 １１・・・・・・・・・パターン検出回路。
回路の実施例のブロック図、第２図は本実施例における
データ伝送の方向を示す図、第８図（ａ）は従来の信号
線接続、第８図（ｂ）は本発明実施後の信号線接続を示
す図である。 Ｍ・・・・・・・・・マスター論理回路。 Ｓ・・・・・・・・・スレーブ論理回路。 ２・・・・・・・・・切替パターン発生回路。 ８・・・・・・・・・切替パターン混合回路書６．１舎
・・・・・タイマー回路。 ７．１）・・・・・ラッチ回路。 ８．９・・・・・・双方向ドライバ・レシーバ回路。 １１・・・・・・・・・パターン検出回路。
Claims (1)
- 同一装置内にあり、かつ同一クロック信号が共通に与え
られるマスタ論理回路とスレーブ論理回路の間の双方向
シリアルデータ伝送方法において、前記マスタ論理回路
より前記スレーブ論理回路に伝送するシリアルデータ中
に同期情報とは別に伝送方向制御パターンよりなるヘッ
ダを挿入し、前記スレーブ論理回路において前記方向制
御パターンよりなるヘッダを検出すると、前記スレーブ
論理回路が一定時間だけ受信モードから送信モードに切
替わり逆方向伝送を行なってデータ伝送をクロック線を
除く１本の信号線で行なうことを特徴とする双方向シリ
アルデータ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP945685A JPS61169037A (ja) | 1985-01-22 | 1985-01-22 | 双方向シリアルデ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP945685A JPS61169037A (ja) | 1985-01-22 | 1985-01-22 | 双方向シリアルデ−タ伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61169037A true JPS61169037A (ja) | 1986-07-30 |
Family
ID=11720788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP945685A Pending JPS61169037A (ja) | 1985-01-22 | 1985-01-22 | 双方向シリアルデ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61169037A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0402813A2 (en) * | 1989-06-12 | 1990-12-19 | Vickers Incorporated | Power transmission |
| WO2001030014A1 (en) * | 1999-10-15 | 2001-04-26 | The Victoria University Of Manchester | Delay insensitive communication apparatus |
| US8363748B2 (en) | 2006-12-01 | 2013-01-29 | Renesas Electronics Corporation | Two-way communication circuit, two-way communication system, and communication method of two-way communication circuit |
-
1985
- 1985-01-22 JP JP945685A patent/JPS61169037A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0402813A2 (en) * | 1989-06-12 | 1990-12-19 | Vickers Incorporated | Power transmission |
| WO2001030014A1 (en) * | 1999-10-15 | 2001-04-26 | The Victoria University Of Manchester | Delay insensitive communication apparatus |
| US8363748B2 (en) | 2006-12-01 | 2013-01-29 | Renesas Electronics Corporation | Two-way communication circuit, two-way communication system, and communication method of two-way communication circuit |
| DE102007056747B4 (de) * | 2006-12-01 | 2013-04-25 | Renesas Electronics Corporation | Zweiwegkommunikationsschaltung, Zweiwegkommunikationssystem und Kommunikationsverfahren der Zweiwegkommunikationsschaltung |
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