KR101579554B1 - 차동 통신 링크를 통해 통신하는데 이용되는 전압 모드 드라이버를 위한 디-엠퍼시스 회로 - Google Patents

차동 통신 링크를 통해 통신하는데 이용되는 전압 모드 드라이버를 위한 디-엠퍼시스 회로 Download PDF

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Abstract

차동 통신 링크(226)를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로가 제공되는바, 상기 회로는 전압 모드 차동 회로(225)와 양방향(bi-directional) 전류 소스 회로(308)를 포함한다. 상기 전압 모드 차동 회로(225)는 제 1 및 제 2 출력 단자(316, 318)를 갖는다. 상기 전압 모드 차동 회로(225)는 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공한다. 상기 양방향 전류 소스 회로는 상기 제 1 및 제 2 출력 단자 사이에 결합된다. 상기 양방향 전류 소스 회로는 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 단자와 제 2 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공한다.

Description

차동 통신 링크를 통해 통신하는데 이용되는 전압 모드 드라이버를 위한 디-엠퍼시스 회로{DE-EMPHASIS CIRCUIT FOR A VOLTAGE MODE DRIVER USED TO COMMUNICATE VIA A DIFFERENTIAL COMMUNICATION LINK}
일반적으로, 본 발명은 차동(differential) 통신 링크를 통해 통신하기 위한 전압 모드 드라이버 디-엠퍼시스(de-emphasis) 회로에 관한 것이며, 좀더 상세하게는 전압 모드 드라이버 디-엠퍼시스 회로의 전력 소모를 감소시키기 위한 발명이다.
가령, 그래픽 프로세서, 하드 디스크, 네트워크 카드, 및 다른 고속의 I/O 디바이스들과 같은 디바이스들의 프로세싱 속도의 증가는, 이들 디바이스들 사이에서의 통신을 위해 대역폭이 증가되기를 요구하고 있다. 브리지 회로와 I/O 디바이스 간의 대역폭을 증가시키는 방법 중 하나는, 가령, PCI Express™, HyperTransport™, SATA, USB 및 다른 적절한 차동 통신 링크와 같은 차동 통신 링크를 이용하는 것이다. 이러한 인터페이스들은, 플렉서블한, 하이브리드 직-병렬 인터페이스 포맷으로 이는, 레인(lane)이라고 종종 지칭되는 다수개의 차동 통신 링크들을 이용한다. 각각의 링크는 정보를 송신하기 위한 송신 레인들 및 정보를 수신하기 위한 수신 레인들을 포함한다.
고속 전송의 경우, 레인에서 손실(loss)이 발생한다. 손실을 보상하기 위해서, 송신 레인에 관계되는 송신 회로는 데이터의 반복 비트(repeating bit)들에 대하여 송신기 데이터 진폭을 감소시키기 위하여 디-엠퍼시스를 이용한다. 좀더 상세하게는, 데이터는 각각의 극성(polarity)(혹은, 상태 : state) 전이(transition)(예컨대, 0에서 1로, 1에서 0으로, 1에서 -1로, -1에서 1로, 등등)에 대해서 최대 진폭(full amplitude)으로 전송되며, 이후, 동일한 극성(혹은, 상태)을 갖는 반복 비트들은 감소된 진폭으로 전송된다.
도1을 참조하면, 종래기술에 따른 전형적인 송신 회로(100)는 프리드라이버 회로(predriver circuit)(102) 및 디-엠퍼시스 회로(104)를 포함한다. 송신 회로(100)는 전류 모드 드라이버 회로(미도시) 혹은 전압 모드 드라이버 회로(106)를 포함할 수 있다. 몇몇 응용예에서는, 전류 모드 드라이버 회로보다 전압 모드 드라이버 회로가 선호되는데, 이는 최대 전력(full power)으로 전송하는 경우에(예컨대, 반복 비트를 디-엠퍼시스하지 않음), 전압 모드 드라이버 회로가 전력을 덜 소모하기 때문이다. 디-엠퍼시스 회로(104)는 제 1 단자(110)와 제 2 단자(112)를 통하여 차동 전압 전송 신호(108)를 제공한다.
상기 디-엠퍼시스 회로(104)는 단방향(uni-directional) 제 1 전류 소스(114), 단방향 제 2 전류 소스(116), 단방향 제 3 전류 소스(118), 그리고 단방향 제 4 전류 소스(120)를 포함한다. 단방향 제 1 전류 소스(114)는 제 1 전력 소스(122)와 제 1 단자(110) 사이에 결합된다. 단방향 제 2 전류 소스(116)는 제 2 단자(112)와 제 2 전력 소스(124) 사이에 결합되는바, 제 2 전력 소스(124)는 제 1 전력 소스(122)보다 작은 서플라이 전압을 제공한다. 단방향 제 3 전류 소스(118)는 제 1 전력 소스(122)와 제 2 단자(112) 사이에 결합된다. 단방향 제 4 전류 소스(120)는 제 1 단자(110)와 제 2 단자(112) 사이에 결합된다.
일반적으로, 전압 모드 디-엠퍼시스 회로(104)는, 양의 단자로부터 전류를 소싱하고(source) 음의 단자로 전류를 싱크하도록(sink) 별개의 단방향 전류 소스들을 이용함으로써, 차동 전압 전송 신호(108)를 디-엠퍼시스한다(즉, 전송 진폭(transmission amplitude)을 감소시킨다). 예를 들어, 차동 전압 전송 신호(108)가 제 1 단자(110) 상에서 음의 전압을 가지며 그리고 제 2 단자(112) 상에서 양의 전압을 갖는다면, 전류 소스(114)는 단자(110) 쪽으로 전류를 싱크하며 반면에 전류 소스(116)는 단자(112)로부터 전류를 소싱한다. 이와 유사하게, 차동 전압 전송 신호(108)가 제 1 단자(110) 상에서 양의 전압을 가지며 그리고 제 2 단자(112) 상에서 음의 전압을 갖는다면, 전류 소스(118)는 단자(112) 쪽으로 전류를 싱크하며 반면에 전류 소스(120)는 단자(110)로부터 전류를 소싱한다.
제어 회로(126)는 프리드라이버 회로(102)로부터의 극성(또는 상태) 신호들(130, 132)에 기초하여, 전류 소스 쌍(114, 116) 및 (118, 120)을 선택적으로 제어하는바, 이는 차동 신호(128)를 디-엠퍼시스하기 위함이다. 극성(또는 상태) 신호들(130, 132)은 차동 신호(128)의 극성(또는 상태)에 기초한다. 좀더 상세하게는, 제어 회로(126)는 차동 신호(128)의 극성(또는 상태)이 변화되었는지를 판별한다. 만일, 극성(또는 상태) 변화가 일어나지 않았다면, 제어 회로(126)는 차동 전압 전송 신호(108)의 데이터의 반복 비트들을 디-엠퍼시스하기 위하여, 전류 소스 쌍(114, 116) 및/또는 (118, 120)을 인에이블시킨다. 예를 들어, 단자(110)에서의 전압이 단자(112)에서의 전압보다 크다면, 상기 제어 회로(126)는 단방향 전류 소스(120)를 인에이블시켜 단자(110)로부터 전류를 소싱하고 그리고 단방향 전류 소스(118)를 인에이블시켜 단자(112)로 전류를 싱크한다. 또한, 예를 들어, 단자(110)에서의 전압이 단자(112)에서의 전압보다 작다면, 상기 제어 회로(126)는 단방향 전류 소스(114)를 인에이블시켜 단자(110)로 전류를 싱크하고 그리고 단방향 전류 소스(116)를 인에이블시켜 단자(112)로부터 전류를 소싱한다.
결과적으로, 더 많은 비트들이 반복되고 따라서 디-엠퍼시스될 수록, 단방향 전류 소스들(114, 116, 118, 120)은 더 많은 전류를 제공하게 되며, 이는 또한, 디-엠퍼시스 회로(104)의 전력 소모를 증가시킨다. 예를 들면, 일실시예에서, 6 dB의 디-엠퍼시스를 획득하기 위해서는 여분의(extra) 전류 9 mA 가 필요하다. 이와 같이, 차동 전압 전송 신호(108)를 디-엠퍼시스하기 위해 여분의 9mA 를 이용하는 경우, 상기 디-엠퍼시스 회로(104)에 의해서 더 많은 전력이 소모된다.
따라서, 다른 무엇보다도, 통상적인 디-엠퍼시스 회로보다 전력을 덜 소모하는, 전압 모드 드라이버를 위한 디-엠퍼시스 회로를 제공하는 것이 바람직하다.
일실시예에서, 차동(differential) 통신 링크를 통해 전송된 정보를 디-엠퍼시스하기 위한 회로는 전압 모드 차동 회로와 양방향(bi-directional) 전류 소스 회로를 포함한다. 전압 모드 차동 회로는 제 1 및 제 2 출력 단자를 포함한다. 전압 모드 차동 회로는, 차동 입력 전압에 응답하여, 제 1 출력 단자를 통해 제 1 전압을 제공하고 제 2 출력 단자를 통해 제 2 전압을 제공한다. 양방향 전류 소스 회로는 제 1 단자와 제 2 단자 사이에 작동적으로(operatively) 결합된다. 차동 입력 전압을 디-엠퍼시스함으로써 차동 출력 신호를 제공하기 위하여, 양방향 전류 소스 회로는, 상기 제 1 전압 및 제 2 전압에 기초하여 제 1 단자와 제 2 단자 사이에서 제 1 방향 및 제 2 방향으로 선택적으로 전류를 제공한다.
본 발명의 장점 중 하나로서, 상기 회로는 통상적인 전압 모드 디-엠퍼시스 회로보다 더 적은 전력을 소모한다. 상기 회로는 양방향 전류 소스를 이용하는바, 차동 출력 신호의 포지티브 사이드(positive side)로부터 소싱되는 전류와 동일한 전류가 차동 출력 신호의 네가티브 사이드로 싱크하는데 이용된다. 따라서, 차동 출력 신호를 디-엠퍼사이즈하는데 더 적은 전류가 이용되며, 이는 회로의 전력 소모를 감소시킨다. 본 발명의 다른 장점들 역시도 해당 기술분야의 당업자들에게 이해될 것이다.
일례에서, 상기 제 1 전압이 제 2 전압보다 큰 경우, 전류는 제 1 출력 단자로부터 소싱되며 그리고 제 2 출력 단자로 싱크된다. 일례에서, 상기 제 2 전압이 제 1 전압보다 큰 경우, 전류는 제 2 출력 단자로부터 소싱되며 그리고 제 1 출력 단자로 싱크된다.
일례에서, 양방향 전류 소스 회로는 상기 제 1 전압이 제 2 전압보다 큰 경우, 제 1 방향으로 전류를 제공한다. 일례에서, 양방향 전류 소스 회로는 상기 제 2 전압이 제 1 전압보다 큰 경우, 제 2 방향으로 전류를 제공한다.
일례에서, 양방향 전류 소스 회로는 제 1 출력 단자와 제 2 출력 단자 사이에 병렬로 배열된 다수개의 전류 소스들을 포함한다.
일례에서, 상기 회로는 양방향 전류 소스 회로에 작동적으로 결합된 제어 회로를 포함한다. 상기 제어 회로는 전류의 크기를 선택적으로 제어하여 디-엠퍼시스된 출력 신호를 생성한다. 일례에서, 상기 제어 회로는 제 1 및 제 2 전압의 극성 변화에 기초하여 전류의 크기를 증가시킨다. 일례에서, 상기 제어 회로는 제 1 및 제 2 전압의 극성 변화가 없음에 기초하여 전류의 크기를 감소시킨다.
일례에서, 집적회로는 제 1 차동 신호를 송신하고 그리고 제 2 차동 신호를 수신하는 송수신기를 포함한다. 상기 송수신기 회로는 제 1 차동 신호를 송신하는 송신 회로와 제 2 차동 신호를 수신하는 수신 회로를 포함한다. 송신 회로는 전압 모드 차동 회로와 양방향 전류 소스 회로를 포함한다.
일례에서, 시스템은 상기 집적회로와 제 2 집적회로를 포함하는바, 제 2 집적회로는 상기 제 2 차동 신호를 송신하고 그리고 상기 제 1 차동 신호를 수신하는 제 2 송수신기 회로를 포함한다. 제 2 송수신기 회로는 제 2 차동 신호를 송신하는 제 2 송신 회로와 제 1 차동 신호를 수신하는 제 2 수신 회로를 포함한다. 제 2 송신 회로는 제 2 전압 모드 차동 회로와 제 2 양방향 전류 소스 회로를 포함한다. 제 2 전압 모드 차동 회로는 제 3 및 제 4 단자를 포함한다. 제 2 전압 모드 차동 회로는, 제 2 차동 입력 전압에 응답하여, 제 3 출력 단자를 통해 제 3 전압을 제공하고 제 4 출력 단자를 통해 제 4 전압을 제공한다. 제 2 양방향 전류 소스 회로는 제 3 단자와 제 4 단자 사이에 작동적으로 결합된다. 제 2 차동 입력 전압을 디-엠퍼시스하기 위하여, 상기 제 2 양방향 전류 소스 회로는 상기 제 3 전압 및 제 4 전압에 기초하여 제 3 단자와 제 4 단자 사이에서 제 3 방향 및 제 4 방향으로 선택적으로 전류를 제공한다. 제 2 송신 회로는 제 3 및 제 4 전압에 기초하여 제 2 차동 신호를 송신한다.
일례에서, 시스템은 제 1 집적회로에 작동적으로 결합된 프로세서를 포함한다. 일례에서, 상기 시스템은 제 1 집적회로에 작동적으로 결합된 메모리를 포함한다. 일례에서, 상기 시스템은 제 2 집적회로에 작동적으로 결합된 디스플레이를 포함한다.
일례에서, 컴퓨터 판독가능 매체는 프로세서에 의해 실행되는 때에 상기 프로세서로 하여금 전압 모드 차동 회로 및 양방향 전류 소스 회로를 포함하는 소정 회로를 동작시키고, 설계하고 및/또는 구성하게 한다. 일례에서, 상기 정보는 하드웨어 기술 언어(hardware description language)를 포함한다.
다음의 발명의 상세한 설명과 도면들을 참조하면 본 발명이 더욱 용이하게 이해될 것이다. 도면에서 유사한 참조번호들은 유사한 구성요소들을 나타낸다.
도1은 종래기술에 따른 디-엠퍼시스 회로를 구비한 송신 회로의 기능 블록도이다.
도2는 본 발명에 따른 디-엠퍼시스 회로를 구비한 송신 회로를 포함하는 디바이스의 기능 블록도이다.
도3은 송신 회로의 일실시예에 대한 기능 블록도이다.
도4는 본 발명에 따른 송신 회로의 양방향 전류 소스 회로를 예시한 블록도이다.
도5는 양방향 전류 소스에 대한 또 다른 실시예를 예시한 도면이다.
본 명세서에서 사용되는 "회로" 라는 용어는, 하나 이상의 소프트웨어 혹은 펌웨어 프로그램을 실행하는 전자 회로, 하나 이상의 프로세서들(예컨대, 공유 프로세서, 전용 프로세서, 혹은 마이크로프로세서, DSP, CPU와 같은 프로세서들의 그룹을 포함하지만 이에 한정되는 것은 아님), 및 메모리, 조합 논리 회로(combinational logic circuit), ASIC 및/또는 원하는 기능을 제공하는 다른 적절한 구성요소들을 포함할 수 있다. 또한, 해당 기술분야의 당업자들에게 능히 이해되는 바와 같이, "회로"의 동작, 설계 및 구성은 하드웨어 기술 언어로 기술될 수 있는바, 하드웨어 기술 언어로는 가령, Verilog™, VHDL, 또는 다른 적절한 하드웨어 기술 언어를 들 수 있다.
이제 도2를 참조하면, 무선 전화, 이동형 및/또는 고정형 컴퓨터, 프린터, LAN 인터페이스(무선 및/또는 유선), 매체 재생기, 비디오 디코더 및/또는 인코더, 혹은 다른 적절한 디지털 디바이스와 같은 디바이스(200)의 예시적인 기능 블록도가 도시되어 있다. 상기 디바이스(200)는 적어도 하나의 프로세서(202), 브리지 회로(204), 그래픽 프로세서(혹은 코어)와 같은 고속의 I/O 디바이스(206), 관련 디스플레이(208), 그리고 시스템 메모리(210)를 포함한다.
프로세서(202)는 브리지 회로(204)에 작동적으로 결합되며 그리고 브리지 회로(204)로부터의 요청들을 처리한다. 몇몇 실시예에서, 브리지 회로(204)는 시스템 메모리(210)에 작동적으로 결합된 메모리 제어기(212)를 포함한다. 시스템 메모리(210)는 브리지 회로(204)로부터 통신된 정보를 저장한다. 다른 실시예에서, 프로세서(202)는 시스템 메모리(210)에 작동적으로 결합된 메모리 제어기(212)를 포함하는바, 시스템 메모리(210)는 프로세서(202)로부터 통신된 정보를 저장한다.
브리지 회로(204)는 제 1 송수신기 회로(216)를 포함한다. 제 1 송수신기 회로(216)는 제 1 송신 회로(218) 및 제 1 수신 회로(220)를 포함한다. 제 1 송신 회로(218)는 제 1 디-엠퍼시스 회로(224)와 제 1 전압 모드 차동 드라이버 회로(225)를 포함한다. 송신 회로(218)는 차동 통신 링크(228)의 제 1 차동 링크(226)를 통해 정보를 전송한다. 수신 회로(220)는 차동 통신 링크(228)의 제 2 차동 링크(230)를 통해 정보를 수신한다. 차동 통신 링크(228)는 PCI Express™, HyperTransport™, SATA, USB 혹은 다른 적절한 차동 통신 링크와 같은 임의의 적절한 차동 통신 링크가 될 수 있다.
제 1 디-엠퍼시스 회로(224)는 디-엠퍼시스를 이용하여 정보를 송신하는데 이용되는 진폭을 선택적으로 감소시킨다. 예를 들어, 제 1 디-엠퍼시스 회로(224)는 정보의 비트들이 반복되는 경우, 정보를 전송하는데 이용되는 진폭을 감소시킨다. 좀더 상세하게는, 제 1 디-엠퍼시스 회로(224)는 각각의 극성(혹은, 상태) 전이(예컨대, 0에서 1로, 1에서 0으로, 1에서 -1로, -1에서 1로, 혹은 다른 적절한 극성 전이)에 대해서 최대 진폭(full amplitude)으로 정보를 전송하며 이후, 동일한 극성(혹은, 상태)을 갖는 반복 비트들을 감소된 진폭으로 전송한다.
비록, 상기 일례에서는 상기 제 1 송신 회로(218)가 브리지 회로 내에 포함되어 있지만, 해당 기술분야의 당업자라면, 상기 제 1 송신 회로(218)가 디-엠퍼시스를 채용하는 다른 임의의 적절한 회로 및/또는 디바이스 내에 포함될 수도 있음을 능히 이해할 것이다. 또한, 해당 기술분야의 당업자라면, 상기 송신 회로(218)가 임의의 적절한 회로 및/또는 디바이스(예컨대, 고속의 I/O 디바이스 206)에게 전송할 수 있다는 점을 능히 이해할 것이다.
고속의 I/O 디바이스(206)는 제 2 송수신기 회로(232)를 포함한다. 제 2 송수신기 회로(232)는 제 2 송신 회로(234)와 제 2 수신 회로(236)를 포함한다. 제 2 송신 회로(234)는 제 2 디-엠퍼시스 회로(240)와 제 2 전압 모드 차동 드라이버 회로(241)를 포함한다. 송신 회로(234)는 차동 통신 링크(228)의 제 2 차동 링크(230)를 통해 정보를 전송한다. 수신 회로(232)는 차동 통신 링크(228)의 제 1 차동 링크(226)를 통해 정보를 수신한다.
제 1 디-엠퍼시스 회로(224)와 유사하게, 제 2 디-엠퍼시스 회로(240)는 디-엠퍼시스를 이용하여 정보를 송신하는데 이용되는 진폭을 선택적으로 감소시킨다. 예를 들어, 제 2 디-엠퍼시스 회로(240)는 정보의 비트들이 반복되는 경우, 정보를 전송하는데 이용되는 진폭을 감소시킨다. 좀더 상세하게는, 제 2 디-엠퍼시스 회로(240)는 각각의 극성(혹은, 상태) 전이(예컨대, 0에서 1로, 1에서 0으로, 1에서 -1로, -1에서 1로, 혹은 다른 적절한 극성 전이)에 대해서 최대 진폭(full amplitude)에서 정보를 전송하며 이후, 동일한 극성(혹은, 상태)을 갖는 반복 비트들을 감소된 진폭에서 전송한다.
비록, 상기 일례에서는 제 2 송신 회로(234)가 고속의 I/O 디바이스 내에 포함되어 있지만, 해당 기술분야의 당업자라면, 상기 제 2 송신 회로(224)가 디-엠퍼시스를 채용하는 다른 임의의 적절한 회로 및/또는 디바이스 내에 포함될 수도 있음을 능히 이해할 것이다. 또한, 해당 기술분야의 당업자라면, 상기 송신 회로(234)가 임의의 적절한 회로 및/또는 디바이스(예컨대, 브리지 회로 204)에게 전송할 수 있다는 점을 능히 이해할 것이다.
이제 도3을 참조하면, 송신 회로(218, 234)에 대한 예시적인 기능 블록도가 도시되어 있다. 송신 회로(218, 234)는 프리드라이버 회로(298), 디-엠퍼시스 회로(224, 240), 전압 모드 차동 드라이버 회로(225, 241) 및 디-엠퍼시스 제어 회로(310)를 포함한다. 동작 동안, 프리드라이버 회로(298)는 단자(302) 및 단자(304)를 통해 차동 전압 신호(300)를 송신한다. 송신 회로(218, 234)는 차동 통신 링크(226, 230)를 통하여 정보를 제공하기 위하여 차동 신호(300)의 진폭을 선택적으로 변화시킨다. 좀더 상세하게는, 디-엠퍼시스 회로(224, 240)는 각각의 극성(혹은, 상태) 전이(예컨대, 0에서 1로, 1에서 0으로, 1에서 -1로, -1에서 1로, 혹은 다른 적절한 극성 전이)에 대해서 최대 진폭(full amplitude)에서 정보를 전송하며 이후, 동일한 극성(혹은, 상태)을 갖는 반복 비트들을 감소된 진폭에서 전송한다.
디-엠퍼시스 회로(224, 240)는 양방향(bi-directional) 전류 소스 회로(308)를 포함한다. 전압 모드 차동 드라이버 회로(225, 241)는 해당 기술분야에 알려진 바와 같은 제 1 전압 모드 드라이버 회로(312)와 제 2 전압 모드 드라이버 회로(314)를 포함한다. 일실시예에서, 상기 제 1 및 제 2 전압 모드 드라이버 회로(312, 314)는 약 50 Ohm의 임피던스를 갖는다.
전압 모드 차동 드라이버 회로(225, 241)는 단자(302, 304)를 통해 프리드라이버 회로(298)에 작동적으로 결합하며 그리고 출력 단자(316, 318)를 통해 차동 링크(226, 230)에 작동적으로 결합한다. 양방향 전류 소스 회로(308)는 단자(316)와 단자(318) 사이에 작동적으로 결합한다. 디-엠퍼시스 제어 회로(310)는 프리드라이버 회로(298) 및 양방향 전류 소스 회로(308)에 작동적으로 결합한다.
차동 전압 신호(300)에 응답하여, 전압 모드 차동 드라이버 회로(225, 241)는 출력 단자(316)에 제 1 전압을 제공하고 출력 단자(318)에 제 2 전압을 제공하는바, 이는 차동 출력 전압 신호(320)를 제공하여 차동 링크(226, 230)를 통해 통신하기 위함이다. 디-엠퍼시스 제어 회로(310)는 단자(302, 304)를 통해 차동 전압 신호(300)를 모니터링하며, 예를 들면 이에 기초하여 양방향 전류 소스 회로(308)를 선택적으로 제어한다. 좀더 상세하게는, 디-엠퍼시스 제어 회로(310)는 양방향 전류 소스 회로(308)에 의해 제공되는 전류 흐름을 디-엠퍼시스 제어 정보(322)를 통해 선택적으로 제어하는바, 이는 차동 출력 전압 신호(320)를 선택적으로 디-엠퍼시스하기 위함이다.
예를 들면, 차동 전압 신호(300)의 극성 변화에 응답하여, 디-엠퍼시스 제어 회로(310)는 양방향 전류 소스 회로(308)를 제어하여 제 1 전류량만큼의 전류를 제공한다(혹은 다른 실시예에서는 전류가 제공되지 않음). 그러나, 차동 전압 신호(300)의 극성이 일정하게 유지되는 경우(즉, 극성 변화가 없는 경우), 디-엠퍼시스 제어 회로(310)는 양방향 전류 소스 회로(308)를 제어하여 제 2 전류량만큼의 전류를 제공하게 하는바, 여기서 제 2 전류량은 제 1 전류량 보다 크다. 일실시예에서, 차동 출력 전압 신호(320)를 6 dB 만큼 디-엠퍼시스하기 위하여, 상기 제 1 전류량은 약 0 mA 이며, 상기 제 2 전류량은 약 6 mA 이다. 하지만 다른 값들도 고려될 수 있다.
단자(316)에서의 제 1 전압이 단자(318)에서의 제 2 전압보다 큰 경우, 양방향 전류 소스 회로(308)는 제 1 방향(예컨대, 단자 316에서 단자 318로의 방향)의 전류 흐름을 제공한다. 이와 같이, 상기 양방향 전류 소스 회로(308)는 출력 단자(316)로부터 전류를 소싱할 수 있으며 그리고 동일한 전류(출력 단자 316로부터 소싱된 전류)를 출력 단자(318)로 싱크시킬 수 있다.
이와 유사하게, 단자(318)에서의 제 2 전압이 단자(316)에서의 제 1 전압보다 큰 경우, 양방향 전류 소스 회로(308)는 제 2 방향(예컨대, 단자 318에서 단자 316로의 방향)의 전류 흐름을 제공한다. 이와 같이, 상기 양방향 전류 소스 회로(308)는 출력 단자(318)로부터 전류를 소싱할 수 있으며 그리고 동일한 전류(출력 단자 318로부터 소싱된 전류)를 출력 단자(316)로 싱크시킬 수 있다.
따라서, 차동 출력 전압 신호(320)를 디-엠퍼시스하는데 이용되는 전류는 폐쇄 루프(closed loop)이며(즉, 포지티브 사이드를 소싱하는데 이용되는 전류와 동일한 전류가 네가티브 사이드를 싱크하는데 이용됨), 따라서 송신 회로(218, 234)는 차동 출력 전압 신호(320)를 디-엠퍼시스함에 있어서 통상적인 송신 회로(100) 보다 더 적은 전류를 필요로 하며 결과적으로, 더 적은 전력을 소모한다. 예를 들어, 단자(316)에서의 전압이 최대 진폭에서 0.9V 이고 그리고 단자(318)에서의 전압이 최대 진폭에서 0.3V 라면, 6 dB의 디-엠퍼시스를 제공하기 위해서는, 단자(316)에서의 전압은 0.75V 가 되어야 하며 그리고 단자(318)에서의 전압은 0.45V 가 되어야 한다. 송신단과 수신단 각각의 드라이버들이 50 Ohm의 임피던스를 갖는다고 가정하면, 차동 출력 전압 신호(320)를 디-엠퍼시스하기 위해서는 오직 3 mA의 여분 전류만이 필요하다. 이와 같이, 본 발명의 디-엠퍼시스 회로(224, 240)는, 도1에 도시된 종래기술에 따른 디-엠퍼시스 회로에 비하여, 약 1/3의 전류(three times less)를 요구한다(따라서, 1/3의 전력을 요구한다).
이제 도4를 참조하면, 양방향 전류 소스 회로(308)에 대한 예시적인 다이어그램이 도시되어 있다. 이러한 일례에서, 양방향 전류 소스 회로(308)는 다수의 전류 소스 회로들(400)과 바이어스 회로(402)를 포함한다. 몇몇 실시예에서, 각각의 전류 소스 회로(400)는 소정의 전류량 예컨대, 0.5mA 혹은 임의의 다른 적절한 전류량을 제공한다. 상기 디-엠퍼시스 제어 회로(310)는, 특정 전류 소스 회로(400)를 선택적으로 인에이블링시킴으로써, 양방향 전류 소스 회로(308)에 의해서 제공되는 전류의 양을 제어한다. 예를 들어, 디-엠퍼시스 제어 회로(310)는 양방향 전류 소스 회로(308)를 제어하여 1.5 mA의 전류를 제공하기 위하여, 3개의 전류 소스 회로들을 인에이블시킬 수 있다(각각의 전류 소스 회로 400는 0.5 mA의 전류를 제공한다라고 가정하자).
각각의 전류 소스 회로(400)는 제 1 및 제 2 인에이블 트랜지스터(404, 406)와 전류 소스 트랜지스터(408)를 포함한다. 몇몇 실시예에서, 상기 트랜지스터들은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(즉, NMOS 트랜지스터)이다. 하지만, 예를 들면, p-채널 금속 산화물 반도체 전계 효과 트랜지스터(즉, PMOS 트랜지스터)와 같은 임의의 적절한 트랜지스터들이 본 발명에서 이용될 수도 있다.
제 1 인에이블 트랜지스터(404)는 제 1 단자(410), 제 2 단자(412) 및 제 1 인에이블 단자(414)를 포함한다. 제 2 인에이블 트랜지스터(406)는 제 3 단자(416), 제 4 단자(418) 및 제 2 인에이블 단자(420)를 포함한다. 전류 소스 트랜지스터(408)는 제 5 단자(422), 제 6 단자(424) 및 제 3 인에이블 단자(426)를 포함한다. 상기 제 1 단자(410)는 바이어스 회로(402)에 작동적으로 결합된다. 상기 제 2 단자(412)는 제 4 단자(418) 및 제 3 인에이블 단자(426)에 작동적으로 결합된다. 상기 제 3 단자(410)는 예컨대, 접지와 같은 소스 회로(429)에 작동적으로 결합된다. 상기 제 5 단자(422)는 출력 단자(316)에 작동적으로 결합된다. 상기 제 6 단자(424)는 출력 단자(318)에 작동적으로 결합된다.
제 1 인에이블 단자(414)는 인에이블 정보(428)를 수신하는바, 인에이블 정보(428)는 디-엠퍼시스 제어 정보(322)에 기반한다. 또한, 제 2 인에이블 단자(420)는 인에이블 정보(430)를 수신하는바, 인에이블 정보(430)는 디-엠퍼시스 제어 정보(322)에 기반한다. 제 1 및 제 2 인에이블 트랜지스터(404, 406)는 디-엠퍼시스 제어 정보(322)에 응답하여, 전류 소스 트랜지스터(408)를 인에이블시켜 출력 단자들(316, 318) 사이에 전류를 제공할 수 있다. 몇몇 실시예에서, 디-엠퍼시스 제어 회로(310)는 디-엠퍼시스 제어 정보(322)를 제어 정보의 다수개의 부분들(432, 434, 436, 438, 440, 442)로 디멀티플렉싱시킬 수 있는바, 이는 특정 전류 소스 회로(400)를 선택적으로 인에이블시키기 위한 것이다. 이러한 방식으로, 디-엠퍼시스 제어 회로(310)는, 차동 출력 전압 신호(320)의 디-엠퍼시스를 변화시키기 위해서, 각각의 전류 소스 회로(400)를 선택적으로 제어(예컨대, 인에이블/디스에이블시킴)할 수 있는바, 이러한 점은 차동 통신 링크(228)의 다양한 채널들에서의 손실들(losses)을 보상하는데 이용될 수 있다.
바이어스 회로(402)는, 출력 단자들(316, 318) 사이에서 전류를 제공할 수 있도록, 전류 소스 트랜지스터(408)가 포화 영역(saturation region)에서 동작함을 보장한다. 몇몇 실시예에서, 바이어스 회로(402)는 해당 기술분야에 공지된 바와 같이 바이어스 전압을 제공하기 위해서 전류 소스(308)의 복제품(replica)을 포함할 수도 있다.
이제 도5를 참조하면, 양방향 전류 소스 회로(308)에 대한 또 다른 실시예가 도시되어 있다. 이 일례에서, 양방향 전류 소스 회로(308)는 다수의 전류 소스 회로들(500) 및 바이어스 회로(502)를 포함한다. 몇몇 실시예에서, 각각의 전류 소스 회로(500)는 소정의 전류량 예컨대, 0.5mA 혹은 임의의 다른 적절한 전류량을 제공한다. 상기 디-엠퍼시스 제어 회로(310)는, 특정 전류 소스 회로(500)를 선택적으로 인에이블링시킴으로써, 양방향 전류 소스 회로(308)에 의해서 제공되는 전류의 양을 제어한다. 예를 들어, 디-엠퍼시스 제어 회로(310)는 양방향 전류 소스 회로(308)를 제어하여 1.5 mA의 전류를 제공하기 위하여, 3개의 전류 소스 회로들을 인에이블시킬 수 있다(각각의 전류 소스 회로 500는 0.5 mA의 전류를 제공한다라고 가정하자).
각각의 전류 소스 회로(500)는 제 1 및 제 2 인에이블 트랜지스터(504, 506)와 전류 소스 트랜지스터(508)를 포함한다. 몇몇 실시예에서, 상기 트랜지스터들은 NMOS 트랜지스터이다. 하지만, 예를 들어, PMOS 트랜지스터와 같은 임의의 적절한 트랜지스터들이 본 발명에서 이용될 수도 있다.
제 1 인에이블 트랜지스터(504)는 제 1 단자(510), 제 2 단자(512) 및 제 1 인에이블 단자(514)를 포함한다. 제 2 인에이블 트랜지스터(506)는 제 3 단자(516), 제 4 단자(518) 및 제 2 인에이블 단자(520)를 포함한다. 전류 소스 트랜지스터(508)는 제 5 단자(522), 제 6 단자(524) 및 제 3 인에이블 단자(526)를 포함한다. 상기 제 1 단자(510)는 출력 단자(316)에 작동적으로 결합된다. 상기 제 2 단자(512)는 제 5 단자(522)에 작동적으로 결합된다. 상기 제 3 단자(516)는 제 6 단자(524)에 작동적으로 결합된다. 상기 제 3 인에이블 단자(526)는 바이어스 회로(502)에 작동적으로 결합된다.
제 1 및 제 2 인에이블 단자(514, 520)는 디-엠퍼시스 제어 정보(322)를 수신하여 각각의 전류 소스 회로(500)를 인에이블시킨다. 제 1 및 제 2 인에이블 트랜지스터(504, 506)는 디-엠퍼시스 제어 정보(322)에 응답하여, 전류 소스 트랜지스터(508)를 인에이블시켜 출력 단자들(316, 318) 사이에 전류를 제공할 수 있다. 몇몇 실시예에서, 디-엠퍼시스 제어 회로(310)는 디-엠퍼시스 제어 정보(322)를 제어 정보의 다수개의 부분들(530, 532, 534)로 디멀티플렉싱시킬 수 있는바, 이는 특정 전류 소스 회로(500)를 선택적으로 인에이블시키기 위한 것이다.
바이어스 회로(502)는, 출력 단자들(316, 318) 사이에서 전류를 제공할 수 있도록, 전류 소스 트랜지스터(508)가 포화 영역(saturation region)에서 동작함을 보장한다. 몇몇 실시예에서, 바이어스 회로(502)는 해당 기술분야에 공지된 바와 같이 바이어스 전압을 제공하기 위해서 전류 소스(308)의 복제품(replica)을 포함할 수도 있다.
전술한 바와 같이, 공지된 전압 모드 디-엠퍼시스 회로보다 전력을 덜 소모하는 전압 모드 디-엠퍼시스 회로가 제안된다. 본 발명에 따른 전압 모드 디-엠퍼시스 회로는 양방향 전류 소스를 이용하는바, 따라서 차동 출력 전압 신호의 포지티브 사이드를 소싱하는데 이용되는 전류와 동일한 전류가 차동 출력 전압 신호의 네가티브 사이드를 싱크하는데 이용된다. 결과적으로, 차동 출력 전압 신호를 디-엠퍼시스함에 있어 더 적은 전류가 이용되며, 이는 전압 모드 디-엠퍼시스 회로의 전력 소모를 감소시킨다. 본 발명의 다른 장점들은 해당 기술분야의 당업자들에게 능히 인식될 것이다.
또한, CDROM, RAM, ROM의 다른 형태들, 하드 드라이브, 분산형 메모리(distributed memory) 등등의 컴퓨터 판독가능 메모리 상에 저장된 실행가능한 정보(executable information)에 기초하여 집적회로를 생성하는 집적회로 설계 시스템(예컨대, 워크스테이션)이 공지되어 있다. 상기 정보는, 가령, 하드웨어 기술 언어(hardware descriptor language) 혹은 다른 적절한 언어 등과 같은 임의의 적절한 언어를 나타내는 데이터(예컨대, 컴파일되거나 혹은 다르게 표현된)를 포함할 수 있다. 이와 같이, 본 명세서에 서술된 "회로들"은 이러한 시스템에 의해서 집적회로로 제작될 수도 있다. 예를 들면, 컴퓨터 판독매체 상에 저장된 정보를 이용하여, 하나의 집적회로가 디스플레이에서 사용되기 위하여 생성될 수도 있는바, 상기 정보는, 실행되는 때에, 집적회로 설계 시스템이 전압 모드 차동 회로와 양방향 전류 소스 회로를 포함하는 집적회로를 생성할 수 있게 한다. 상기 전압 모드 차동 회로는 제 1 및 제 2 출력 단자를 포함한다. 전압 모드 차동 회로는, 차동 입력 전압에 응답하여, 제 1 출력 단자를 통해 제 1 전압을 제공하고 제 2 출력 단자를 통해 제 2 전압을 제공한다. 양방향 전류 소스 회로는 제 1 단자와 제 2 단자 사이에 작동적으로(operatively) 결합된다. 양방향 전류 소스 회로는, 상기 제 1 전압 및 제 2 전압에 기초하여, 상기 제 1 단자와 제 2 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공한다. 본 명세서에서 설명된 다른 동작들을 수행하는 "회로"를 포함하는 집적회로 역시도, 적절하게 제작될 수 있다.
비록, 본원은 특정한 일례들을 포함하지만, 본원에 개시된 것만으로 본 발명이 제한되지 않음을 유의해야 한다. 도면들, 발명의 상세한 설명 및 다음의 청구범위를 감안한다면, 본 발명의 기술적 사상 및 범위를 벗어남이 없이도, 본 발명의 다양한 변형예들, 변경들, 대체물, 및 등가물들이 커버됨을 유의해야 한다.
100 : 송신 회로 102 : 프리드라이버 회로
104 : 디-엠퍼시스 회로 106 : 전압 모드 드라이버 회로
202 : 프로세서 204 : 브리지 회로
224 : 디-엠퍼시스 회로 225 : 전압 모드 차동 드라이버 회로
310 : 디-엠퍼시스 제어 회로

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스(de-emphasizing) 하기 위한 회로로서,
    제 1 및 제 2 출력 단자를 갖는 전압 모드 차동 회로(voltage mode differential circuit) -상기 전압 모드 차동 회로는 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공하며-; 그리고
    상기 제 1 및 제 2 출력 단자 사이에 결합된 양방향(bi-directional) 전류 소스 회로 -상기 양방향 전류 소스 회로는 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 단자와 제 2 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공함-
    를 포함하며,
    상기 양방향 전류 소스 회로는, 상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 병렬로 배치된 다수개의 전류 소스 회로들을 포함하는 것을 특징으로 하는 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로.
  5. 제4항에 있어서,
    상기 다수개의 전류 소스 회로들 중 적어도 하나는,
    바이어스 회로에 결합되는 제 1 단자, 제 2 단자, 그리고 인에이블 정보의 적어도 하나의 부분(portion)을 수신하도록 된 제 1 인에이블 단자를 갖는 제 1 트랜지스터 -상기 제 1 트랜지스터는 인에이블 정보의 상기 적어도 하나의 부분에 응답하며-;
    전압 소스에 결합되는 제 3 단자, 상기 제 2 단자에 결합되는 제 4 단자, 그리고 인에이블 정보의 상기 적어도 하나의 부분을 수신하도록 된 제 2 인에이블 단자를 갖는 제 2 트랜지스터 -상기 제 2 트랜지스터는 인에이블 정보의 상기 적어도 하나의 부분에 응답하며-; 그리고
    상기 제 1 출력 단자에 결합되는 제 5 단자, 상기 제 2 출력 단자에 결합되는 제 6 단자, 그리고 상기 제 2 단자와 상기 제 4 단자에 결합되는 제 3 인에이블 단자를 갖는 제 3 트랜지스터 -상기 제 3 트랜지스터는 인에이블 정보의 상기 적어도 하나의 부분에 응답하여 상기 전류를 제공함-
    를 포함하는 것을 특징으로 하는 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로.
  6. 제4항에 있어서,
    상기 다수개의 전류 소스 회로들 중 적어도 하나는,
    상기 제 1 출력 단자에 결합되는 제 1 단자, 제 2 단자, 그리고 인에이블 정보의 적어도 하나의 부분(portion)을 수신하도록 된 제 1 인에이블 단자를 갖는 제 1 트랜지스터 -상기 제 1 트랜지스터는 인에이블 정보의 상기 적어도 하나의 부분에 응답하며-;
    상기 제 2 단자에 결합되는 제 3 단자, 제 4 단자, 그리고 바이어스 회로에 결합되는 제 2 인에이블 단자를 갖는 제 2 트랜지스터 -상기 제 2 트랜지스터는 상기 전류를 제공하며-; 그리고
    상기 제 4 단자에 결합되는 제 5 단자, 상기 제 2 출력 단자에 결합되는 제 6 단자, 그리고 인에이블 정보의 적어도 하나의 부분(portion)을 수신하도록 된 제 3 인에이블 단자를 갖는 제 3 트랜지스터 -상기 제 3 트랜지스터는 인에이블 정보의 상기 적어도 하나의 부분에 응답함-
    를 포함하는 것을 특징으로 하는 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로.
  7. 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스(de-emphasizing) 하기 위한 회로로서,
    제 1 및 제 2 출력 단자를 갖는 전압 모드 차동 회로(voltage mode differential circuit) -상기 전압 모드 차동 회로는 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공하며-;
    상기 제 1 및 제 2 출력 단자 사이에 결합된 양방향(bi-directional) 전류 소스 회로 -상기 양방향 전류 소스 회로는 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 단자와 제 2 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공하며-; 그리고
    상기 양방향 전류 소스 회로에 결합되는 제어 회로
    를 포함하며,
    상기 제어 회로는 디-엠퍼시스된 출력 신호를 생성하기 위하여 상기 전류의 크기를 선택적으로 제어하는 것을 특징으로 하는 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로.
  8. 제7항에 있어서,
    상기 제어 회로는 상기 제 1 전압과 제 2 전압의 극성이 변화함에 기초하여 상기 전류의 크기를 증가시키는 것을 특징으로 하는 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로.
  9. 제7항에 있어서,
    상기 제어 회로는 상기 제 1 전압과 제 2 전압의 극성이 변화하지 않음에 기초하여 상기 전류의 크기를 감소시키는 것을 특징으로 하는 차동 통신 링크를 통해 전송되는 정보를 디-엠퍼시스하기 위한 회로.
  10. 삭제
  11. 삭제
  12. 집적회로로서,
    상기 집적회로는 제 1 차동 신호를 송신하고 그리고 제 2 차동 신호를 수신하는 송수신기 회로를 포함하며,
    상기 송수신기 회로는 송신 회로와 수신 회로를 포함하며,
    상기 송신 회로는,
    제 1 및 제 2 출력 단자를 갖는 전압 모드 차동 회로 -상기 전압 모드 차동 회로는 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공하며-; 그리고
    상기 제 1 및 제 2 출력 단자 사이에 결합된 양방향 전류 소스 회로 -상기 양방향 전류 소스 회로는 상기 차동 입력 전압을 디-엠퍼시스하기 위하여 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 출력 단자와 제 2 출력 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공함-
    를 포함하며,
    상기 송신 회로는 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 차동 신호를 송신하며,
    상기 수신 회로는 상기 제 2 차동 신호를 수신하며,
    상기 양방향 전류 소스 회로는, 상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 병렬로 배치된 다수개의 전류 소스 회로들을 포함하는 것을 특징으로 하는 집적회로.
  13. 집적회로로서,
    상기 집적회로는 제 1 차동 신호를 송신하고 그리고 제 2 차동 신호를 수신하는 송수신기 회로를 포함하며,
    상기 송수신기 회로는 송신 회로와 수신 회로를 포함하며,
    상기 송신 회로는,
    제 1 및 제 2 출력 단자를 갖는 전압 모드 차동 회로 -상기 전압 모드 차동 회로는 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공하며-; 그리고
    상기 제 1 및 제 2 출력 단자 사이에 결합된 양방향 전류 소스 회로 -상기 양방향 전류 소스 회로는 상기 차동 입력 전압을 디-엠퍼시스하기 위하여 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 출력 단자와 제 2 출력 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공함-
    를 포함하며,
    상기 송신 회로는 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 차동 신호를 송신하며,
    상기 수신 회로는 상기 제 2 차동 신호를 수신하며,
    상기 집적회로는 상기 양방향 전류 소스 회로에 결합되는 제어 회로를 더 포함하며,
    상기 제어 회로는 디-엠퍼시스된 출력 신호를 생성하기 위하여 상기 전류의 크기를 선택적으로 제어하는 것을 특징으로 하는 집적회로.
  14. 제13항에 있어서,
    상기 제어 회로는,
    상기 제 1 전압과 제 2 전압의 극성이 변화함에 기초하여 상기 전류의 크기를 증가시키며, 그리고
    상기 제 1 전압과 제 2 전압의 극성이 변화하지 않음에 기초하여 상기 전류의 크기를 감소시키는 것을 특징으로 하는 집적회로.
  15. 삭제
  16. 시스템으로서,
    상기 시스템은 제 1 집적회로와 제 2 집적회로를 포함하며,
    상기 제 1 집적회로는 제 1 차동 신호를 송신하고 그리고 제 2 차동 신호를 수신하는 제 1 송수신기 회로를 포함하며,
    상기 제 1 송수신기 회로는, 제 1 송신 회로와 제 1 수신 회로를 포함하며,
    상기 제 1 송신 회로는,
    제 1 및 제 2 출력 단자를 갖는 제 1 전압 모드 차동 회로 -상기 제 1 전압 모드 차동 회로는 제 1 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공하며-; 그리고
    상기 제 1 및 제 2 출력 단자 사이에 결합된 제 1 양방향 전류 소스 회로 -상기 제 1 양방향 전류 소스 회로는 상기 제 1 차동 입력 전압을 디-엠퍼시스하기 위하여 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 출력 단자와 제 2 출력 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공함-
    를 포함하며,
    상기 제 1 송신 회로는 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 차동 신호를 송신하며,
    상기 제 1 수신 회로는 제 2 차동 신호를 수신하며,
    상기 제 2 집적회로는 상기 제 2 차동 신호를 송신하고 그리고 상기 제 1 차동 신호를 수신하는 제 2 송수신기 회로를 포함하며,
    상기 제 2 송수신기 회로는, 제 2 송신 회로와 제 2 수신 회로를 포함하며,
    상기 제 2 송신 회로는,
    제 3 및 제 4 출력 단자를 갖는 제 2 전압 모드 차동 회로 -상기 제 2 전압 모드 차동 회로는 제 2 차동 입력 전압에 응답하여 상기 제 3 출력 단자를 통해 제 3 전압을 제공하고 그리고 상기 제 4 출력 단자를 통해 제 4 전압을 제공하며-; 그리고
    상기 제 3 및 제 4 출력 단자 사이에 결합된 제 2 양방향 전류 소스 회로 -상기 제 2 양방향 전류 소스 회로는 상기 제 2 차동 입력 전압을 디-엠퍼시스하기 위하여 상기 제 3 전압 및 제 4 전압에 기초하여 상기 제 3 출력 단자와 제 4 출력 단자 사이에서 제 3 방향 및 제 4 방향으로 전류를 선택적으로 제공함-
    를 포함하며,
    상기 제 2 송신 회로는 상기 제 3 전압 및 제 4 전압에 기초하여 상기 제 2 차동 신호를 송신하며,
    상기 제 2 수신 회로는 상기 제 1 차동 신호를 수신하며,
    상기 시스템은 상기 제 1 집적회로에 결합되는 프로세서, 상기 제 1 집적회로에 결합되는 메모리, 그리고 상기 제 2 집적회로에 결합되는 디스플레이 중 적어도 하나를 더 포함하는 것을 특징으로 하는 시스템.
  17. 삭제
  18. 삭제
  19. 적어도 하나의 프로세서에 의해 실행되는 때에, 상기 적어도 하나의 프로세서로 하여금 회로를 동작, 설계, 구성 중 적어도 하나를 실행하게 하는 정보를 포함하는 컴퓨터 판독가능한 매체로서, 상기 회로는,
    제 1 및 제 2 출력 단자를 갖는 전압 모드 차동 회로 -상기 전압 모드 차동 회로는 차동 입력 전압에 응답하여 상기 제 1 출력 단자를 통해 제 1 전압을 제공하고 그리고 상기 제 2 출력 단자를 통해 제 2 전압을 제공하며-; 그리고
    상기 제 1 및 제 2 출력 단자 사이에 결합된 양방향(bi-directional) 전류 소스 회로 -상기 양방향 전류 소스 회로는 차동 통신 링크를 이용한 통신을 위해 상기 차동 입력 전압을 디-엠퍼시스하기 위하여, 상기 제 1 전압 및 제 2 전압에 기초하여 상기 제 1 단자와 제 2 단자 사이에서 제 1 방향 및 제 2 방향으로 전류를 선택적으로 제공함-
    를 포함하며,
    상기 회로는 상기 양방향 전류 소스 회로에 결합되는 제어 회로를 더 포함하고, 상기 제어 회로는 디-엠퍼시스된 출력 신호를 생성하기 위하여 상기 전류의 크기를 선택적으로 제어하는 것을 특징으로 컴퓨터 판독가능한 매체.
  20. 제19항에 있어서,
    상기 정보는 하드웨어 기술 언어(hardware description language)를 포함하는 것을 특징으로 컴퓨터 판독가능한 매체.
KR1020107016747A 2007-12-28 2008-12-23 차동 통신 링크를 통해 통신하는데 이용되는 전압 모드 드라이버를 위한 디-엠퍼시스 회로 KR101579554B1 (ko)

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