KR102182572B1

KR102182572B1 - 인터페이스 회로

Info

Publication number: KR102182572B1
Application number: KR1020140044832A
Authority: KR
Inventors: 김도익
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-04-15
Filing date: 2014-04-15
Publication date: 2020-11-25
Also published as: KR20150119551A; CN105049022A; EP2933923A1; CN105049022B; US20150295563A1; EP2933923B1

Abstract

본 발명의 일 실시예에 따르면, 데이터를 송신하거나 수신하는 제1 집적 회로, 상기 제1 집적 회로와 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 제2 집적 회로, 및 상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 정전류 발생 회로를 포함하되, 상기 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능한 인터페이스 회로를 제공합니다.

Description

인터페이스 회로{INTERFACE CIRCUIT}

본 발명은 인터페이스 회로에 관한 것으로, 특히 노이즈의 유입을 최소화할 수 있는 인터페이스 회로에 관한 것이다.

마이크로 프로세서와 다른 주변 장치들을 연결하는 방식은 일반적으로 어드레스/데이터 버스 방식을 사용한다. 하지만 이 같은 방식은 장치마다 많은 핀의 사용을 요구하기 때문에 PCB를 소형화시키는데 어려움이 있다.

이러한 어려움을 해결하고자 1980년대에 I2C(Inter-Integrated Circuit)이 제안되었으며, 짧은 통신거리용 직렬 인터페이스로 데이터 전송을 위해 오직 2개의 버스라인만이 필요하다. 두 개의 I/O 핀만으로 최대 400kb/s의 속도로 데이터를 주고받을 수 있다. 또한, 점대점 방식(point-to-point)이 아니라 멀티 포인트(multi-point) 방식을 지원하기 때문에 I2C 버스에는 연속적으로 디바이스들이 연결될 수 있다. 통신 직렬 인터페이스들은 점점 더 많은 양의 데이터를 전송하고, 수신하고, 저장하며, 검색하는 것이 요구되는 바, 상기 인터페이스들은 고속으로 작동을 할 수 있어야 하고, 최소한의 간섭들(노이즈)을 생성하고, 간섭에 관대할 수 있어야 하며, 적은 전력을 소모하고 IC상에서 최소한의 면적을 차지할 수 있어야 한다. 종래의 I2C 인터페이스 회로는 집적 회로(Integrated Circuit)들 간의 전송 선로에 풀업(pull-up) 저항을 통해 High Level의 신호를 인가하였으며, 풀업(pull-up) 저항과 전송 선로의 기생용량에 의해 RC delay가 발생하게 되었다. RC delay는 상기 전송 선로의 길이가 길어질수록 심하게 발생하였으며, 데이터의 전송 속도를 감소시키는 원인이 되었다. 또한, I2C의 출력이 High Level인 경우, 풀업(pull-up) 저항의 임피던스에 의해 노이즈가 쉽게 유입된다.

종래의 I2C 인터페이스 회로는 집적 회로(Integrated Circuit)들 간의 전송 선로에 풀업(pull-up) 저항을 통해 High Level의 신호를 인가하였으며, 풀업(pull-up) 저항과 전송 선로의 기생용량에 의해 RC delay가 발생하게 되었다. RC delay는 상기 전송 선로의 길이가 길어질수록 심하게 발생하였으며, 데이터의 전송 속도를 감소시키는 원인이 되었다. 또한, I2C의 출력이 High Level인 경우, 풀업(pull-up) 저항의 임피던스로 인해 노이즈가 쉽게 유입될 수 있다.

이에 본 발명이 해결하고자 하는 과제는, 노이즈의 유입을 최소화하며, 전송 속도와 전송 거리를 향상한 인터페이스 회로를 제공하고자 하는 것이다.

본 발명이 해결하고자 다른 하는 과제는, 노이즈가 유입되는 것을 방지하기 위해 소모되는 소비 전력을 최소화할 수 있는 인터페이스 회로를 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 인터페이스 회로는 데이터를 송신하거나 수신하는 제1 집적 회로, 상기 제1 집적 회로와 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 제2 집적 회로, 및 상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 정전류 발생 회로를 포함하되, 상기 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능하다.

상기 정전류 발생 회로는 상기 전송 선로의 전압을 센싱하며, 상기 전압에 대응되는 제1 전류를 생성하는 전압 센싱부, 및 상기 제1 전류에 대응되는 전류를 출력하는 정전류 발생부를 포함한다.

상기 정전류 발생부는 복수의 트랜지스터를 포함하며, 상기 정전류 발생부는 제1 전류에 대응하는 제2 전류를 출력하는 전류 거울을 포함한다.

상기 전압 센싱부는 적어도 하나 이상의 센싱 트랜지스터를 포함하며, 상기 센싱 트랜지스터는 상기 전송 선로 전압에 응답하여 턴-온되며, 상기 전송 선로 전압에 대응되는 상기 제1 전류를 생성할 수 있다.

상기 각 센싱 트렌지스터 및 상기 각 트랜지스터는 바이폴라 트랜지스터로 이루어질 수 있다.

상기 각 센싱 트렌지스터 및 상기 각 트랜지스터는 전계 효과 트랜지스터로 이루어질 수 있다.

상기 전압 센싱부는 비교기와 제1 다이오드를 포함하며, 상기 비교기는 기준 전압과 상기 전송 선로 전압을 비교하여, 기 설정된 전압을 출력할 수 있다.

상기 각 트렌지스터는 바이폴라 트랜지스터로 이루어질 수 있다.

상기 전압 센싱부는 차동 증폭기 및 복수의 다이오드를 포함하며, 상기 차동 증폭기는 상기 전송 선로 전압에 대응하는 전압을 출력할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 인터페이스 회로는 데이터를 송신하거나 수신하는 제1 집적 회로, 상기 제1 집적 회로와 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 제2 집적 회로, 및 상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 복수의 정전류 발생 회로를 포함하되, 상기 각 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능하다.

상기 각 정전류 발생 회로는, 상기 전송 선로의 전압을 센싱하며, 상기 전압에 대응되는 제1 전류를 생성하는 전압 센싱부, 및 상기 제1 전류에 대응되는 전류를 출력하는 정전류 발생부를 포함하되, 상기 정전류 발생부는 복수의 트랜지스터를 포함하며, 제1 전류에 대응하는 제2 전류를 출력하는 전류 거울을 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 인터페이스 회로는 데이터를 송신하거나 수신하는 복수의 제1 집적 회로, 상기 각 제1 집적 회로와 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 복수의 제2 집적 회로, 및 상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 정전류 발생 회로를 포함하되, 상기 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능하다.

상기 정전류 발생 회로는, 상기 전송 선로의 전압을 센싱하며, 상기 전압에 대응되는 제1 전류를 생성하는 전압 센싱부, 및 상기 제1 전류에 대응되는 전류를 출력하는 정전류 발생부를 포함하되, 상기 정전류 발생부는 복수의 트랜지스터를 포함하며, 제1 전류에 대응하는 제2 전류를 출력하는 전류 거울을 포함할 수 있다.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과 있다.

즉, 노이즈 유입을 최소화할 수 있는 인터페이스 회로를 제공할 수 있다.

또, 전송 선로에 제공되는 전류의 양을 조절하여, 소모 전력을 최소화할 수 있는 인터페이스 회로를 제공할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 인터페이스 회로의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 정전류 발생 회로의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 집적 회로의 등가 회로도이다.
도 4는 본 발명의 일실시예에 따른 인터페이스 회로의 동작을 도시한 순서도이다.
도 5는 본 발명의 일 실시예에 따른 인터페이스 회로의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 전류 미러의 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 인터페이스 회로가 Low Level에서 동작하는 특성을 도시한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 인터페이스 회로가 High Level에서 동작하는 특성을 도시한 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 전류 미러의 등가 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 동작을 도시한 순서도이다.
도 13은 본 발명의 또 다른 실시예에 따른 비교기를 도시한 회로도이다.
도 14는 도 13의 비교기의 전압 특성을 도시한 그래프이다.
도 15 내지 도 16은 본 발명의 또 다른 실시예에 따른 인터페이스 회로가 High Level에서 동작하는 특성을 도시한 회로도이다.
도 17은 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.
도 18은 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 동작을 도시한 순서도이다.
도 19는 본 발명의 또 다른 실시예에 따른 전압 센싱부의 등가 회로도이다.
도 20은 도 19의 전압 특성을 도시한 그래프이다.
도 21은 본 발명의 또 다른 실시예에 따른 인터페이스 회로가 High Level에서 동작하는 특성을 도시한 회로도이다.
도 22는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.
도 23 내지 도 29는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 명세서에서 서술하는 "인터페이스 회로"는 I2C 인터페이스 회로 또는 오픈 콜렉터((open collector) 또는 오픈 드레인(open drain)) 출력 회로를 포괄하는 의미일 수 있다.

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 인터페이스 회로의 블록도이다. 도 1을 참조하면, 인터페이스 회로는 정전류 발생 회로(100), 제1 집적 회로(200), 및 제2 집적 회로(300)를 포함할 수 있다.

정전류 발생 회로(100)는 제1 집적 회로(200)과 제2 집적 회로(300)을 연결하는 전송 선로(TL)과 병렬로 연결될 수 있으며, 전송 선로(TL)에 일정한 크기의 전류를 제공할 수 있다. 전송 선로(TL)의 내부 저항에 의하여, 전송 선로(TL)의 내부 임피던스가 증가하여, 노이즈가 쉽게 유입될 수 있으므로, 제1 집적 회로(200) 또는 제2 집적 회로(300)에 High Level의 신호를 인가할 때, 전송 선로(TL)에 전류를 제공하여, 전송 선로(TL)의 내부 임피던스를 낮출 수 있다.

정전류 발생 회로(100)는 전압 센싱부(110) 및 정전류 발생부(120)를 포함할 수 있다. 전압 센싱부(110)는 전송 선로(TL)의 전압 크기에 대응되는 제1 전류(I1)를 생성할 수 있으며, 제1 전류(I1)는 정전류 발생부(120)의 제1 경로에 흐를 수 있다. 정전류 발생부(120)는 전류 미러(current mirror)를 포함할 수 있으며, 제1 경로에 흐르는 전류와 동일한 크기의 제2 전류(I2)를 출력할 수 있다. 제2 전류(I2)는 정전류 발생부(120)의 제2 경로를 통해 흐를 수 있으며, 상기 제2 경로는 전송 선로(TL)과 전기적으로 연결될 수 있다. 전송 선로(TL)는 단일 선로로 도시되어 있지만, 이에 한하지 않고, 복수의 선로로 구성될 수 있으며, 예를 들어, 직렬 클럭 라인(SCL) 및 직렬 데이터 라인(SDL)을 포함할 수 있다.

제1 집적 회로(200)는 전송할 데이터를 인가받는 입력 버퍼(input buffer), 및 제1 트랜지스터(Q1)를 포함할 수 있다. 상기 입력 버퍼(input buffer)를 통해 입력된 데이터 신호를 전송 선로(TL)를 통해 제2 집적 회로(300)로 전송할 수 있으며, 제2 집적 회로(300)에서 전송한 데이터 신호를 제1 트랜지스터(Q1)을 통해 출력할 수 있다.

제2 집적 회로(300)는 전송할 데이터를 인가받는 입력 버퍼(input buffer), 및 제2 트랜지스터(Q2)를 포함할 수 있다. 상기 입력 버퍼(input buffer)를 통해 입력된 데이터 신호를 전송 선로(TL)를 통해 제1 집적 회로(200)로 전송할 수 있으며, 제1 집적 회로(200)에서 전송한 데이터 신호를 제2 트랜지스터(Q1)을 통해 출력할 수 있다.

즉, 본 발명의 일 실시예에 따른 인터페이스 회로는 쌍방향 간의 데이터 전송이 자유로우며, 전송 선로(TL)의 내부 임피던스를 줄여, 노이즈의 유입을 최소화할 수 있다.

도 2는 본 발명의 일 실시예에 따른 정전류 발생 회로의 등가 회로도이다. 도 2를 참조하면, 정전류 발생 회로(100)는 전압 센싱부(110) 및 정전류 발생부(120)를 포함할 수 있다.

전압 센싱부(110)는 적어도 하나의 트랜지스터 및 저항을 포함할 수 있다. 전압 센싱부(110)가 포함하는 트랜지스터(Q5)의 베이스(base)는 제1 노드(N1)와 전기적으로 연결되어 있으며, 제1 노드(N1)의 전압(VN1)과 접지 전압(GND)의 전압차(Vbe)에 따라 트랜지스터(Q5)의 콜렉터 단자에 흐르는 전류의 크기가 변할 수 있다. 콜렉터 단자에 흐르는 전류의 크기는 트랜지스터(Q5)의 소자적 특성에 따라 달라질 수 있으나, 콜렉터 단자에 흐르는 전류의 크기는 트랜지스터(Q5)의 문턱 전압(Vth, threshold voltage)에 대한 제1 노드(N1)의 전압(VN1)과 접지 전압(GND)의 전압차(Vbe)에 익스퍼넨셜(exponential)하게 비례할 수 있다. 상기 콜렉터 단자에 흐르는 전류와 제2 노드(N2)에서 접지면(GND)으로 흐르는 전류를 합이 제1 전류(I1)에 해당한다.

정전류 발생부(120)는 복수의 트랜지스터(Q3, Q4)를 포함할 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 베이스(base) 단자는 서로 맞닿아 있으며, 이미터(emitter) 단자는 제1 전원 전압(Vcc)에 연결될 수 있다. 제1 경로(P1)에 흐르는 제1 전류의 크기에 대응하여, 제2 경로(P2)에 제1 전류(I1)와 동일한 크기의 제2 전류(I2)가 흐를 수 있으며, 제2 전류(I2)는 전송 선로(TL)로 제공될 수 있다.

도 3은 본 발명의 일 실시예에 따른 집적 회로의 등가 회로도이다. 도 3을 참조하면, 제1 집적 회로(200)는 전송할 데이터를 인가받는 입력 버퍼(input buffer), 및 제1 트랜지스터(Q1)를 포함할 수 있다. 상기 입력 버퍼(input buffer)를 통해 입력된 데이터 신호를 전송 선로(TL)를 통해 제2 집적 회로(300)로 전송할 수 있으며, 제2 집적 회로(300)에서 전송한 데이터 신호를 제1 트랜지스터(Q1)을 통해 출력할 수 있다.

도 3은 집적 회로의 등가 회로를 도시하고 있으나, 이에 한정되지 않으며, 오픈 콜렉터(open collector) 출력 회로 또는 오픈 드레인(open drain) 출력 회로를 사용하여 제1 집적 회로 및 제2 집적 회로를 대체할 수 있다.

도 4는 본 발명의 일실시예에 따른 인터페이스 회로의 동작을 도시한 순서도이다.

도 4를 참조하면, 인터페이스 회로는 제1 집적 회로(200)에 High 또는 Low Level의 신호가 인가될 수 있다. 제1 집적 회로(200)에 Low Level의 신호가 인가되면, 제1 트랜지스터는 턴-온되어, 전송 선로(TL)가 접지면(GND)과 전기적으로 연결될 수 있다. 즉, 제1 집적 회로(200)에 Low Level의 신호가 인가되면, 전송 선로(TL)의 임피던스는 0에 가까워져 노이즈가 유입되기 어려워진다. 제1 집적 회로(200)에 High Level의 신호가 인가되면, 제1 트랜지스터는 턴-오프되어, 전송 선로(TL)에 High Level의 신호가 인가될 수 있다.

먼저, 정전류 발생 회로(100)의 전압 센싱부(110)는 전송 선로(TL)상에 형성되어 있는 제1 노드의 전압을(VN1)을 측정(S100)할 수 있다. 전압 센싱부(110)는 측정된 제1 노드의 전압(VN1)이 Low level인지 여부를 판단(S200)한다. 전압 센싱부(110)가 측정한 제1 노드의 전압(VN1)이 Low Level인 경우, 제1 전류(I1)를 출력할 수 없으며(S350), 제1 전류(I1)이 출력되지 않으므로, 정전류 발생부(120)는 활성화될 수 없어(S450), 전송 선로(TL) 상에 전류를 공급할 수 없다. 반면에, 전압 센싱부(110)가 측정한 제1 노드의 전압(VN1)이 High Level인 경우, 전압 센싱부(110)는 제1 전류(I1)를 출력(S300)하며, 제1 전류(I1)는 제1 경로(P1)을 통해 흐르며, 제1 전류(I1)에 의해 정전류 발생부(120)는 활성화(S400)되어, 제1 전류(I1)에 대응되는 제2 전류(I2)를 전송 선로(TL)에 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 인터페이스 회로의 등가 회로도이며, 도 6은 본 발명의 일 실시예에 따른 전류 미러의 등가 회로도이다.

도 5를 참조하면, 인터페이스 회로는 정전류 발생 회로(100), 제1 집적 회로(200), 및 제2 집적 회로(300)를 포함할 수 있다.

정전류 발생 회로(100)는 제5 트랜지스터(Q5) 및 복수의 저항(R3, R4, R5)를 포함하는 전압 센싱부(110)와 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)를 포함하는 정전류 발생부(120)를 포함할 수 있다.

전압 센싱부(110)의 제5 트랜지스터(Q5)는 베이스(base)는 제1 노드(N1)와 전기적으로 연결되어 있으며, 제1 노드(N1)의 전압(VN1)과 접지 전압(GND)의 전압차(Vbe)에 따라 트랜지스터(Q5)의 콜렉터 단자에 흐르는 전류의 크기가 변할 수 있다. 콜렉터 단자에 흐르는 전류의 크기는 트랜지스터(Q5)의 소자적 특성에 따라 달라질 수 있으나, 콜렉터 단자에 흐르는 전류의 크기는 트랜지스터(Q5)의 문턱 전압(Vth, threshold voltage)에 대한 제1 노드(N1)의 전압(VN1)과 접지 전압(GND)의 전압차(Vbe)의 비율에 익스퍼넨셜(exponential)하게 비례할 수 있다. 상기 콜렉터 단자에 흐르는 전류와 제2 노드(N2)에서 접지면(GND)으로 흐르는 전류를 합이 제1 전류(I1)에 해당한다.

정전류 발생부(120)는 복수의 트랜지스터(Q3, Q4)를 포함할 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 베이스(base) 단자는 서로 맞닿아 있으며, 이미터(emitter) 단자는 제1 전원 전압(Vcc)에 연결될 수 있다. 제1 경로(P1)에 흐르는 제1 전류의 크기에 대응하여, 제2 경로(P2)에 제1 전류(I1)와 동일한 크기의 제2 전류(I2)가 흐를 수 있으며, 제2 전류(I2)는 전송 선로(TL)로 제공될 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)가 형성하는 전류 거울에 대해서 도 6를 통해 상세히 설명한다.

도 6를 참조하면, pnp 전류 거울을 나타내는 도면으로, pnp 전류 거울은, 제1 트랜지스터(Q1)의 콜렉터(collector) 단자와 제2 트랜지스터의 콜렉터 단자는 모두 전원전압(Vcc)에 연결된다. 제2 트랜지스터(Q2)의 이미터 단자와 베이스 단자는 서로 결합된다.

기준 전류(Iref)는 제2 트랜지스터(Q2)의 이미터 단자에 인가되고, 출력 전류(Iout))는 제1 트랜지스터를 통해 흐른다. 제2 트랜지스터(Q2)와 제1 트랜지스터(Q1)의 특성이 같다면, 즉 트랜지스터의 규격(예를 들면, 폭(width), 길이(length) 등의 규격)에 의해 좌우되는 트랜지스터의 특성이 같다면 출력 전류(Iout)은 기준 전류(Iref)와 동일하게 된다. 도 4에서는 전류 거울의 콜렉터 단자에 복수의 저항(R1, R2)이 결합되어 있으나, 전류 거울의 콜렉터 단자에 결합된 복수의 저항(R1, R2)는 생략될 수 있다.

다시 도 5의 설명으로 돌아오면, 제1 집적 회로(200)는 전송할 데이터를 인가받는 입력 버퍼(210, input buffer), 및 제1 트랜지스터(Q1)를 포함할 수 있다. 상기 입력 버퍼(201, input buffer)를 통해 입력된 데이터 신호(SL/H)를 전송 선로(TL)를 통해 제2 집적 회로(300)로 전송할 수 있다. 제1 집적 회로(200)는 I2C 인터페이스 회로에서 마스터(Master) 또는 슬레이브(Slave)의 역할을 담당할 수 있다.

제2 집적 회로(300)는 전송할 데이터를 인가받는 입력 버퍼(310, input buffer), 및 제2 트랜지스터(Q2)를 포함할 수 있다. 상기 입력 버퍼(310, input buffer)를 통해 입력된 데이터 신호를 전송 선로(TL)를 통해 제1 집적 회로(200)로 전송할 수 있으며, 제1 집적 회로(200)에서 전송한 데이터 신호를 제2 트랜지스터(Q1)을 통해 출력할 수 있다.

도 7은 본 발명의 일 실시예에 따른 인터페이스 회로가 Low Level에서 동작하는 특성을 도시한 회로도이며, 도 8은 본 발명의 일 실시예에 따른 인터페이스 회로가 High Level에서 동작하는 특성을 도시한 회로도이다.

도 7을 참조하면, 제1 집적 회로의 입력단에 Low Level의 신호(SL)가 입력되면, 입력 버퍼(210)를 통해 전송 선로(TL)에 Low Level의 신호(SL)가 인가될 수 있다. 또한, Low Level의 신호(SL)가 입력되면 제1 트랜지스터(Q1) 또는 제2 트랜지스터(Q2)가 스위칭 온되어 전송 선로(TL)가 접지면과 전기적으로 연결될 수 있다. 즉, 외부에서 바라본 전송 선로(TL)의 임피던스는 0에 가까워져, 노이즈가 유입되기 어려울 수 있다.

또한, 전송 선로(TL)에 Low Level의 신호(SL)가 입력되면, 제5 트랜지스터(Q5)가 턴-온될 수 없어, 제3 저항(R3)를 통해서만 낮은 전류가 흐를 수 있다. 즉, 정전류 회로의 전류 크기를 가변하기 위한 제5 트랜지스터가 Low Level의 신호(SL)에 의해서는 동작할 수 없어, 정전류 발생 회로(100)에서 출력하는 전류의 양을 감소시킬 수 있으며, 불필요한 전류를 줄여서 소비전력을 절감할 수 있다.

도 8을 참조하면, 제1 집적 회로의 입력단에 High Level의 신호(SH)가 입력되면, 입력 버퍼(210)를 통해 전송 선로(TL)에 High Level의 신호(SH)가 인가될 수 있다. 또한, High Level의 신호(SH)가 인가되면 제1 트랜지스터(Q1) 또는 제2 트랜지스터(Q2)가 스위칭 오프될 수 있다. High Level의 신호(SH)가 인가되면, 전송 선로(TL)의 내부 저항 또는 풀업(pull-up) 저항에 의하여 노이즈가 유입되기 쉬운 상태가 된다. 이러한 노이즈의 유입을 방지하기 위해, 정전류 발생 회로(100)는 전류를 공급하여 전송 선로(TL)의 임피던스를 감소시킬 수 있다.

먼저, 전압 센싱부(110)의 제5 트랜지스터는 제1 노드(N1)의 전압(VN1)에 응답하여, 턴-온되며, 제1 노드(N1)의 전압(VN1)에 대응되는 전류(I12)가 제5 트랜지스터의 콜렉터 단자를 통해 흐를 수 있다. 제1 노드(N1)의 전압(VN1)에 대응되는 전류(I12)에 의해 제4 저항(R4)에서 전압 강하가 발생하며, 제2 노드(N2)의 전압(VN2)은 상기 강하된 전압만큼 높아진다. 제3 저항(R3)에도 제2 노드(N2)의 전압(VN2)에 대응되는 전류(I11)이 흐를 수 있다. 제1 전류는 제3 저항(R3)에도 제2 노드(N2)의 전압(VN2)에 대응되는 전류(I11)와 제1 노드(N1)의 전압(VN1)에 대응되는 전류(I12)의 합이다. 즉, High Level의 신호(SH)가 인가되었을 때의 제1 전류(I1)의 크기는 Low Level의 신호(SL)가 인가되었을 때의 제 1 전류(I1)의 크기보다 크다.

정전류 발생부(120)에서는 제1 전류(I1)와 동일한 크기의 제2 전류(I2)를 출력할 수 있으며, 제2 전류(I2)는 전송 선로(TL)에 제공된다. 전송 선로(TL)은 내부 임피던스와 기생 커패시턴스를 포함할 수 있으므로, 전송 선로(TL)의 길이가 길어짐에 따라 내부 임피던스가 증가하여, 시정수(τ)가 커진다. 시정수(τ)가 커짐에 따라 RC delay가 발생하여, 입력 신호의 상승 속도 또는 하강 속도를 느리게 할 수 있다. 즉, 정전류 발생 회로(100)가 전송 선로(TL)에 전류를 제공하여, 전송 선로(TL)의 임피던스를 줄여주는 효과가 있으며, 이는 시정수(τ)를 감소시키며, RC delay를 줄어들어, 인터페이스 회로가 고속으로 동작할 수 있다.

도 9는 본 발명의 다른 실시예에 따른 인터페이스 회로의 등가 회로도이며, 도 10은 본 발명의 다른 실시예에 따른 전류 미러의 등가 회로도이다.

도 9 내지 도 10의 인터페이스 회로는 도 5 내지 도 6의 인터페이스 회로에서 바이폴라 트랜지스터(BJT, Bipolar Junction Transistor)가 금속-산화물-반도체 전계효과 트랜지스터(MOSFET, Metal-Oxide-Semiconductor field-effect transistor, 이하 'MOSFET'이라 지칭함)로 대체되었다. 바이폴라 트랜지스터(BJT)와 MOSFET은 동작 원리가 유사하므로, 도 9 내지 도 10의 인터페이스 회로의 동작 특성은 도 5 내지 도 6의 인터페이스 회로의 동작 특성과 유사하므로, 중복되는 설명은 생략한다.

도 9를 참조하면, 인터페이스 회로는 정전류 발생 회로(100), 제1 집적 회로(200), 및 제2 집적 회로(300)를 포함할 수 있다.

정전류 발생 회로(100)는 전압 센싱부(110)와 정전류 발생부(120)를 포함할 수 있다.

전압 센싱부(110)의 제5 트랜지스터(Q5)는 게이트(gate) 단자는 제1 노드(N1)와 전기적으로 연결되어 있으며, 제1 노드(N1)의 전압(VN1)과 접지 전압(GND)의 전압차(Vgs)에 따라 트랜지스터(Q5)의 드레인 단자에 흐르는 전류의 크기가 변할 수 있다. 드레인 단자에 흐르는 전류의 크기는 트랜지스터(Q5)의 소자적 특성에 따라 달라질 수 있으나, 드레인 단자에 흐르는 전류의 크기는 트랜지스터(Q5)의 문턱 전압(Vth, threshold voltage)에 대한 제1 노드(N1)의 전압(VN1)과 접지 전압(GND)의 전압차(Vgs)의 비율에 익스퍼넨셜(exponential)하게 비례할 수 있다. 상기 드레인 단자에 흐르는 전류와 제2 노드(N2)에서 접지면(GND)으로 흐르는 전류를 합이 제1 전류(I1)에 해당한다.

정전류 발생부(120)는 복수의 트랜지스터(Q3, Q4)를 포함할 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 게이트(gate) 단자는 서로 맞닿아 있으며, 소스(source) 단자는 제1 전원 전압(Vdd)에 연결될 수 있다. 제1 경로(P1)에 흐르는 제1 전류의 크기에 대응하여, 제2 경로(P2)에 제1 전류(I1)와 동일한 크기의 제2 전류(I2)가 흐를 수 있으며, 제2 전류(I2)는 전송 선로(TL)로 제공될 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)가 형성하는 전류 거울에 대해서 도 10를 통해 상세히 설명한다.

도 10를 참조하면, P형 전류 거울을 나타내는 도면으로, P형 전류 거울은, 제1 트랜지스터(Q1)의 소스 단자와 제2 트랜지스터의 소스 단자는 모두 전원 전압(VDD)에 연결된다. 제2 트랜지스터(Q2)의 드레인 단자와 게이트 단자는 서로 결합된다.

기준 전류(Iref)는 제2 트랜지스터(Q2)의 드레인 단자에 인가되고, 출력 전류(Iout))는 제1 트랜지스터를 통해 흐른다. 제2 트랜지스터(Q2)와 제1 트랜지스터(Q1)의 특성이 같다면, 즉 트랜지스터의 규격(예를 들면, 폭(width), 길이(length) 등의 규격)에 의해 좌우되는 트랜지스터의 특성이 같다면 출력 전류(Iout)은 기준 전류(Iref)와 동일하게 된다.

도 11은 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.

도 11를 참조하면, 인터페이스 회로는 정전류 발생 회로(100), 제1 집적 회로(200), 및 제2 집적 회로(300)를 포함할 수 있다.

정전류 발생 회로(100)는 비교기(OPA1) 및 복수의 저항(R3, R4)를 포함하는 전압 센싱부(111)와 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)를 포함하는 정전류 발생부(120)를 포함할 수 있다.

전압 센싱부(111)는 기준 전압(Vref)과 제1 노드(N1)의 전압(VN1)의 크기를 비교하는 비교기(OPA1)를 이용하여 제1 노드(N1)의 전압(VN1)의 전압을 센싱할 수 있다. 비교기의 동작 원리는 도 13 내지 도 14에서 상세히 설명하도록 한다.

정전류 발생부(120)는 복수의 트랜지스터(Q3, Q4)를 포함할 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 베이스(base) 단자는 서로 맞닿아 있으며, 이미터(emitter) 단자는 제1 전원 전압(Vcc)에 연결될 수 있다. 제1 경로(P1)에 흐르는 제1 전류의 크기에 대응하여, 제2 경로(P2)에 제1 전류(I1)와 동일한 크기의 제2 전류(I2)가 흐를 수 있으며, 제2 전류(I2)는 전송 선로(TL)로 제공될 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)가 형성하는 전류 거울에 대해서 도 6에서 상세히 설명하였으므로, 생략하기로 한다.

다시 도 11의 설명으로 돌아오면, 제1 집적 회로(200)는 전송할 데이터를 인가받는 입력 버퍼(210, input buffer), 및 제1 트랜지스터(Q1)를 포함할 수 있다. 상기 입력 버퍼(201, input buffer)를 통해 입력된 데이터 신호(SL/H)를 전송 선로(TL)를 통해 제2 집적 회로(300)로 전송할 수 있다. 제1 집적 회로(200)는 I2C 인터페이스 회로에서 마스터(Master) 또는 슬레이브(Slave)의 역할을 담당할 수 있다.

도 12는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 동작을 도시한 순서도이다.

도 12를 참조하면, 정전류 발생 회로(100)의 전압 센싱부(111)는 전송 선로(TL)상에 형성되어 있는 제1 노드의 전압을(VN1)을 측정(S100)할 수 있다. 전압 센싱부(111)는 측정된 제1 노드의 전압(VN1)과 기준 전압(Vref)의 크기를 비교(S210)한다. 전압 센싱부(111)가 측정한 제1 노드의 전압(VN1)이 기준 전압(Vref)에 비해 낮은 경우, 제1 전류(I1)를 출력할 수 없으며(S350), 제1 전류(I1)이 출력되지 않으므로, 정전류 발생부(120)는 활성화될 수 없어(S450), 전송 선로(TL) 상에 전류를 공급할 수 없다. 반면에, 전압 센싱부(111)가 측정한 제1 노드의 전압(VN1)이 기준 전압(Vref)에 비해 높은 경우, 전압 센싱부(111)는 제1 전류(I1)를 출력(S300)하며, 제1 전류(I1)는 제1 경로(P1)을 통해 흐르며, 제1 전류(I1)에 의해 정전류 발생부(120)는 활성화(S400)되어, 제1 전류(I1)에 대응되는 제2 전류(I2)를 전송 선로(TL)에 출력(S500)할 수 있다.

다만, 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 전압 센싱부(111)는 기준 전압(Vref)에 비해 제1 노드의 전압(VN1)의 대소만을 판별하여, 일정한 제1 전류(I1)을 출력할 수 있다. 그러므로, 기준 전압(Vref)의 크기를 제어부(미도시)에서 변경하여, 전송 선로(TL)에 공급되는 제2 전류(I2)의 크기를 조절할 수 있다.

도 13은 본 발명의 또 다른 실시예에 따른 비교기를 도시한 회로도이며, 도 14는 도 13의 비교기의 전압 특성을 도시한 그래프이다.

도 13을 참조하면, 비교기(OPA1)는 연산 증폭기의 양의 입력 단자와 음의 입력 단자에 인가되는 전압의 크기를 비교하여, 전압을 출력할 수 있다. 일반적으로, 양의 입력 단자에 기준 전압(Vref)을 인가하며, 음의 입력 단자에 비교하고자 하는 전압을 인가한다. 비교기(OPA1)는 양의 입력 단자의 전압(Vp)와 음의 입력 단자의 전압(Vn)의 차가 0 이상인지, 또는 0미만 인지를 판단하여, 일정한 전압을 출력(Vout)을 출력할 수 있다.

도 14를 참조하면, 양의 입력 단자의 전압(Vp)와 음의 입력 단자의 전압(Vn)의 차(Vd)가 0보다 크면, 비교기(OPA1)는 양의 Saturation 전압을 출력하며, 양의 Saturation 전압은 비교기(OPA1)에 인가되는 양의 전원 전압(Vcc)의 값에 해당할 수 있다. 양의 입력 단자의 전압(Vp)와 음의 입력 단자의 전압(Vn)의 차(Vd)가 0보다 작으면, 음의 양의 Saturation 전압을 출력하며, 음의 Saturation 전압은 비교기(OPA1)에 인가되는 음의 전원 전압(VEE)의 값에 해당할 수 있다. 다만, 양의 입력 단자의 전압(Vp)와 음의 입력 단자의 전압(Vn)의 차(Vd)가 작은 경우에는 비교기(OPA1)는 증폭기로 동작할 수 있으며, 증폭기로 동작하는 경우에는 양의 입력 단자의 전압(Vp)와 음의 입력 단자의 전압(Vn)의 차(Vd)에 대해 출력되는 전압(Vout)은 선형적으로 증가할 수 있다.

즉, 비교기(OPA1)가 증폭기로 동작하는 구간에서는 전압 센싱부(111)에 가변될 수 있는 제1 전류(I1)가 흐를 수 있다.

도 15 내지 도 16은 본 발명의 또 다른 실시예에 따른 인터페이스 회로가 High Level에서 동작하는 특성을 도시한 회로도이다.

도 15를 참조하면, 제1 집적 회로의 입력단에 High Level의 신호(SH)가 입력되면, 입력 버퍼(210)를 통해 전송 선로(TL)에 High Level의 신호(SH)가 인가될 수 있다. 또한, High Level의 신호(SH)가 인가되면 제1 트랜지스터(Q1) 또는 제2 트랜지스터(Q2)가 스위칭 오프될 수 있다. High Level의 신호(SH)가 인가되면, 전송 선로(TL)의 내부 저항 또는 풀업(pull-up) 저항에 의하여 노이즈가 유입되기 쉬운 상태가 된다. 이러한 노이즈의 유입을 방지하기 위해, 정전류 발생 회로(100)는 전류를 공급하여 전송 선로(TL)의 임피던스를 감소시킬 수 있다.

먼저, 정전류 발생 회로(100)의 전압 센싱부(111)는 전송 선로(TL)상에 형성되어 있는 제1 노드의 전압을(VN1)을 측정할 수 있다. 전압 센싱부(111)는 측정된 제1 노드의 전압(VN1)과 기준 전압(Vref)의 크기를 비교한다. 전압 센싱부(111)가 측정한 제1 노드의 전압(VN1)이 기준 전압(Vref)에 비해 낮은 경우, 비교기(OPA1)는 음의 전원 전압(VEE, 도 14에 도시됨)를 출력한다. 비교기(OPA1)의 출력단은 제1 다이오드(D1)의 캐소드(Cathode) 전극과 연결될 수 있다. 제1 다이오드(D1)는 애노드(Anode) 전극에서 캐소드(Cathode) 전극 방향으로 전류가 흐를 수 있으므로, 애노드(Anode) 전극의 전압이 캐소드(Cathode) 전극의 전압보다 높아야 전류가 흐를 수 있다. 제1 다이오드(D1)의 애노드(Anode) 전극은 제2 노드(N2)에 연결되어 있으며, 캐소드(Cathode) 전극은 비교기(OPA1)의 출력단에 연결될 수 있다. 도 15에서는 비교기(OPA1)의 양의 입력 단자에 기준 전압(Vref)이 인가되었으며, 음의 입력 단자에는 제1 노드의 전압(VN1)이 인가되었으므로, 양의 입력 단자에 인가된 전압의 크기가 음의 입력 단자에 인가된 전압의 크기보다 커, 양의 saturation 전압이 출력된다. 비교기(OPA1)의 출력 전압이 제2 노드(N2)의 전압보다 높으므로, 제1 다이오드에 의해 제4 저항에 전류가 흐를 수 없으며, 제3 저항에만 적은 양의 전류가 흐른다.

즉, 제1 노드의 전압(VN1)이 기준 전압(Vref)보다 낮으면, 정전류 발생부(120)는 전송 선로(TL)에 적은 양의 전류를 출력하며, 이를 통해 정전류 발생 회로에서 소모되는 소비 전력을 감소시킬 수 있다.

도 16을 참조하면, 전압 센싱부(111)가 측정한 제1 노드의 전압(VN1)이 기준 전압(Vref)에 비해 높은 경우, 비교기(OPA1)는 양의 전원 전압(VCC, 도 14에 도시됨)를 출력한다. 비교기(OPA1)의 출력단은 제1 다이오드(D1)의 캐소드(Cathode) 전극과 연결될 수 있다. 비교기(OPA1)의 양의 입력 단자에 기준 전압(Vref)이 인가되었으며, 음의 입력 단자에는 제1 노드의 전압(VN1)이 인가되었으므로, 양의 입력 단자에 인가된 전압의 크기가 음의 입력 단자에 인가된 전압의 크기보다 작아, 음의 saturation 전압(VEE)이 출력된다. 비교기(OPA1)의 출력 전압이 제2 노드(N2)의 전압보다 낮으므로, 제1 다이오드를 통해 전류(I12)가 흐를 수 있다. 제1 노드(N1)의 전압(VN1)에 대응되는 전류(I12)에 의해 제4 저항(R4)에서 전압 강하가 발생하며, 제2 노드(N2)의 전압(VN2)은 상기 강하된 전압만큼 높아진다. 제3 저항(R3)에도 제2 노드(N2)의 전압(VN2)에 대응되는 전류(I11)이 흐를 수 있다. 제1 전류는 제3 저항(R3)에도 제2 노드(N2)의 전압(VN2)에 대응되는 전류(I11)와 제1 노드(N1)의 전압(VN1)에 대응되는 전류(I12)의 합이다. 즉, High Level의 신호(SH)가 인가되었을 때의 제1 전류(I1)의 크기는 Low Level의 신호(SL)가 인가되었을 때의 제1 전류(I1)의 크기보다 크다.

정전류 발생부(120)에서는 제1 전류(I1)와 동일한 크기의 제2 전류(I2)를 출력할 수 있으며, 제2 전류(I2)는 전송 선로(TL)에 제공하여, 전송 선로(TL)의 임피던스를 줄여주는 효과가 있으며, 이는 시정수(τ)를 감소시키며, RC delay를 줄어들어, 인터페이스 회로가 고속으로 동작할 수 있다.

도 15 내지 도 16에서 바이폴라 트랜지스터(BJT)를 이용하는 인터페이스 회로를 도시하였으나, 이에 한정되지 않으며, 제1 내지 제4 트랜지스터는 MOSFET로 대체할 수 있다.

도 17은 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.

도 17을 참조하면, 인터페이스 회로는 정전류 발생 회로(100), 제1 집적 회로(200), 및 제2 집적 회로(300)를 포함할 수 있다.

정전류 발생 회로(100)는 차동 증폭기(OPA2) 및 복수의 저항(R3, R4, R5, RC)를 포함하는 전압 센싱부(112)와 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)를 포함하는 정전류 발생부(120)를 포함할 수 있다.

전압 센싱부(112)는 연산 증폭기의 양의 입력 단에 인가되는 전압(VCC/2)과 연산 증폭기의 출력단의 전압과 제1 노드(N1)의 전압(VN1)을 전압 분배하여, 연속적으로 전압을 출력할 수 있는 차동 증폭기(OPA2)를 이용하여 제1 노드(N1)의 전압(VN1)의 전압을 센싱할 수 있다. 차동 증폭기(OPA2)의 동작 원리는 도 19 내지 도 20에서 상세히 설명하도록 한다.

제1 집적 회로(200)는 전송할 데이터를 인가받는 입력 버퍼(210, input buffer), 및 제1 트랜지스터(Q1)를 포함할 수 있다. 상기 입력 버퍼(201, input buffer)를 통해 입력된 데이터 신호(SL/H)를 전송 선로(TL)를 통해 제2 집적 회로(300)로 전송할 수 있다.

도 18은 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 동작을 도시한 순서도이다.

도 18을 참조하면, 정전류 발생 회로(100)의 전압 센싱부(112)는 전송 선로(TL)상에 형성되어 있는 제1 노드의 전압을(VN1)을 측정(S100)할 수 있다. 전압 센싱부(112)는 제2 노드(N2)의 전압(VN2)과 제3 노드(N3)의 전압(VN3)의 크기를 비교(S220)한다. 제2 노드(N2)의 전압(VN2)의 크기가 제3 노드(N3)의 전압(VN3)의 크기보다 낮은 경우, 제1 다이오드(D1)에 의해 제4 저항(R4)에 전류가 흐를 수 없어, 제1 전류(I1)를 출력할 수 없으며(S350), 제1 전류(I1)이 출력되지 않으므로, 정전류 발생부(120)는 활성화될 수 없어(S450), 전송 선로(TL) 상에 전류를 공급할 수 없다.

반면에, 제2 노드(N2)의 전압(VN2)의 크기가 제3 노드(N3)의 전압(VN3)의 크기보다 높은 경우, 전압 센싱부(112)는 제2 노드(N2)의 전압(VN2)이 접지면의 전압(0V)보다 높은지 여부를 판단(230)하며, 제2 노드(N2)의 전압(VN2)이 접지면의 전압(0V)보다 낮으면, 제2 다이오드(D2)에 의해 제3 저항(R3)에는 전류가 흐를 수 없으며, 제1 전류(I1)를 출력할 수 없으며(S350), 제1 전류(I1)이 출력되지 않으므로, 정전류 발생부(120)는 활성화될 수 없어(S450), 전송 선로(TL) 상에 전류를 공급할 수 없다.

제2 노드(N2)의 전압(VN2)이 접지면의 전압(0V)보다 높으면, 제3 저항(R3)로 제1 전류(I1)가 흐를 수 있고, 제1 전류(I1)는 제1 경로(P1)을 통해 흐르며, 제1 전류(I1)에 의해 정전류 발생부(120)는 활성화(S400)되어, 제1 전류(I1)에 대응되는 제2 전류(I2)를 전송 선로(TL)에 출력(S500)할 수 있다.

도 19는 본 발명의 또 다른 실시예에 따른 전압 센싱부의 등가 회로도이며, 도 20은 도 19의 전압 특성을 도시한 그래프이다.

도 19를 참조하면, 차동 증폭기(OPA2)는 연산 증폭기의 양의 입력 단자와 음의 입력 단자에 인가되는 전압의 크기가 동일하다는 것을 전제로 하며, 가변 저항(RC)의 크기를 조절하여, 가변 저항(RC)에 흐르는 전류를 크기를 조절할 수 있다. 가변 저항(RC)에 흐르는 전류의 양에 의해 출력 단자의 전압(Vout)을 결정할 수 있어, 제2 노드(N2)와 연산 증폭기의 출력 단자 간에 흐르는 전류(I12)의 크기를 조절할 수 있다. 연산 증폭기의 음의 입력 단자에 가변 저항이 연결되어 있으므로, 차동 증폭기(OPA2)는 반전된 전압을 출력단에 제공할 수 있다. 차동 증폭기(OPA2)는 입력 전압에 대해 출력 전압이 선형적으로 생성될 수 있어, 제1 전류(I1)의 크기를 선형적으로 조절할 수 있다. 이하, 도 20에서 차동 증폭기(OPA2)의 전압 특성을 상세히 설명한다.

도 20을 참조하면, 차동 증폭기(OPA2)는 음의 입력 단자에 가변 저항에 의해 전압 분배된 전압이 인가되므로, 반전 증폭기로 기능을 한다. 즉, 제1 노드(N1)의 전압(VN1)이 커질수록 차동 증폭기의 출력 전압(Vout)은 감소한다. 제1 노드(N1)의 전압(VN1)에 대한 차동 증폭기의 출력 전압(Vout)의 비율(A)은 가변 저항(RC)과, 제5 저항(R5)의 크기에 따라 달라질 수 있다.

또한, 연산 증폭기의 특성상, 연산 증폭기의 출력 전압은 연산 증폭기에 인가되는 전압을 넘을 수 없으므로, 차동 증폭기(OPA2)는 양의 Saturation 전압과 음의 Saturation 전압 사이에서 선형적으로 출력 전압(Vout)을 제공할 수 있다.

도 21은 본 발명의 또 다른 실시예에 따른 인터페이스 회로가 High Level에서 동작하는 특성을 도시한 회로도이다.

도 21을 참조하면, 제1 집적 회로의 입력단에 High Level의 신호(SH)가 입력되면, 입력 버퍼(210)를 통해 전송 선로(TL)에 High Level의 신호(SH)가 인가될 수 있다. 또한, High Level의 신호(SH)가 인가되면 제1 트랜지스터(Q1) 또는 제2 트랜지스터(Q2)가 스위칭 오프될 수 있다. High Level의 신호(SH)가 인가되면, 전송 선로(TL)의 내부 저항 또는 풀업(pull-up) 저항에 의하여 노이즈가 유입되기 쉬운 상태가 된다. 이러한 노이즈의 유입을 방지하기 위해, 정전류 발생 회로(100)는 전류를 공급하여 전송 선로(TL)의 임피던스를 감소시킬 수 있다.

먼저, 정전류 발생 회로(100)의 전압 센싱부(112)는 전송 선로(TL)상에 형성되어 있는 제1 노드의 전압을(VN1)을 측정할 수 있다. 전압 센싱부(112)는 차동 증폭기(OPA2)의 양의 입력 단자와 음의 입력 단자에 인가되는 전압은 거의 동일하므로, 제5 전압(R5)에는 제1 노드의 전압(VN1)과 음의 입력 단자에 인가되는 전압(VCC/2)의 차이에 해당하는 전류가 흐른다. 가변 저항(RC)에는 제5 저항(R5)와 동일한 전류가 흐르므로(이상적인 연산 증폭기는 입력 단자에 전류가 흐르지 못함), 제3 노드(N3)의 전압은 차동 증폭기(OPA2)의 양의 입력 전압(VCC/2)을 중심으로 선형적으로 변할 수 있다.

제3 노드(N3)의 전압이 제2 노드(N2)의 전압보다 낮으면, 제1 다이오드를 통해 제4 저항(R4)에 전류(I12)가 흐를 수 있으며, 제3 노드(N3)의 전압이 제2 노드(N2)의 전압보다 높으면, 제1 다이오드에 의해 제4 저항(R4)에 전류(I12)가 흐를 수 없다. 제4 저항(R4)에 흐르는 전류의 양이 클수록 제1 전류(I1)의 크기는 커지며, 전류 발생부(120)가 전송 선로(TL)에 출력하는 전류의 양이 커지므로, 전송 선로(TL)의 내부 임피던스를 줄여, 노이즈의 유입을 줄일 수 있다.

도 22는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.

도 22의 인터페이스 회로는 도 18의 인터페이스 회로에서 바이폴라 트랜지스터(BJT, Bipolar Junction Transistor)가 MOSFET으로 대체된다. 바이폴라 트랜지스터(BJT)와 MOSFET은 동작 원리가 유사하므로, 도 22의 인터페이스 회로의 동작 특성은 도 18의 인터페이스 회로의 동작 특성과 유사하므로, 중복되는 설명은 생략한다.

도 22를 참조하면, 인터페이스 회로는 정전류 발생 회로(100), 제1 집적 회로(200), 및 제2 집적 회로(300)를 포함할 수 있다.

정전류 발생 회로(100)는 전압 센싱부(112)와 정전류 발생부(120)를 포함할 수 있다. 정전류 발생부(120)는 복수의 트랜지스터(Q3, Q4)를 포함할 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 게이트(gate) 단자는 서로 맞닿아 있으며, 소스(source) 단자는 제1 전원 전압(VDD)에 연결될 수 있다. 제1 경로(P1)에 흐르는 제1 전류의 크기에 대응하여, 제2 경로(P2)에 제1 전류(I1)와 동일한 크기의 제2 전류(I2)가 흐를 수 있으며, 제2 전류(I2)는 전송 선로(TL)로 제공될 수 있다. 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)가 형성하는 전류 거울에 대해서 도 10에서 상세히 설명하였다.

도 23 내지 도 29는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 등가 회로도이다.

도 23는 본 발명의 일 실시예에 따른 인터페이스 회로의 양단에 정전류 발생 회로를 연결한 회로도를 도시한다. 도 23의 회로는 도 5의 인터페이스 회로와 유사하나, 제2 집적 회로(300)에 인접한 전송 선로(TL)에 정전류 발생 회로(100a)가 추가적으로 연결된 점이 상이하다. 전송 선로(TL)이 길어짐에 따라, 전송 선로(TL)의 내부 임피던스가 증가하므로, 정전류 발생 회로를 추가하여, 전송 선로(TL) 외부에서 바라본 전송 선로(TL)의 임피던스를 감소시킬 수 있다.

도 24는 본 발명의 다른 실시예에 따른 인터페이스 회로의 양단에 정전류 발생 회로를 연결한 회로도로, 도 11의 인터페이스 회로와 유사하나, 제2 집적 회로(300)에 인접한 전송 선로(TL)에 정전류 발생 회로(100a)가 추가적으로 연결된 점이 상이하다. 전송 선로(TL)이 길어짐에 따라, 전송 선로(TL)의 내부 임피던스가 증가하므로, 정전류 발생 회로를 추가하여, 전송 선로(TL) 외부에서 바라본 전송 선로(TL)의 임피던스를 감소시킬 수 있다.

도 25는 본 발명의 또 다른 실시예에 따른 인터페이스 회로의 양단에 정전류 발생 회로를 연결한 회로도로, 도 17의 인터페이스 회로와 유사하나, 제2 집적 회로(300)에 인접한 전송 선로(TL)에 정전류 발생 회로(100a)가 추가적으로 연결된 점이 상이하다. 전송 선로(TL)이 길어짐에 따라, 전송 선로(TL)의 내부 임피던스가 증가하므로, 정전류 발생 회로를 추가하여, 전송 선로(TL) 외부에서 바라본 전송 선로(TL)의 임피던스를 감소시킬 수 있다.

도 26은 복수의 제1 집적 회로들과 복수의 제2 집적 회로들 간의 멀티 커넥션(multi-connection)의 회로를 도시한 것으로, 복수의 마스터(master) 회로 및 복수의 슬레이브(slave) 회로 간의 연결에도 정전류 발생 회로(100)를 전송 선로(TL)에 추가하여, 노이즈의 유입을 감소시킬 수 있다. 도 26은 도 5의 인터페이스 회로와 유사하나, n개의 마스터(master) 회로와 n개의 슬레이브(slave) 회로가 전송 선로(TL)에 의해 연결되어 있다는 점이 상이하다. 복수의 회로가 전송 선로(TL)를 통해 연결되어 있더라도, 동작되는 회로의 address를 전송 선로(TL)를 통해 제공함으로써, 멀티 커넥션(multi-connection)의 회로도 도 5의 인터페이스 회로와 동일한 방식으로 동작할 수 있다. 도 26은 n개의 마스터(master) 회로와 n개의 슬레이브(slave) 회로간의 연결을 도시하고 있으나, 이에 한정되지 않으며, 한 개의 마스터(master) 회로와 복수개의 슬레이브(slave) 회로간의 연결도 가능하다.

도 27은 복수의 제1 집적 회로들과 복수의 제2 집적 회로들 간의 멀티 커넥션(multi-connection)의 회로를 도시한 것으로, 복수의 마스터(master) 회로 및 복수의 슬레이브(slave) 회로 간의 연결에도 정전류 발생 회로(100)를 전송 선로(TL)에 추가하여, 노이즈의 유입을 감소시킬 수 있다. 도 27은 도 11의 인터페이스 회로와 유사하나, n개의 마스터(master) 회로와 n개의 슬레이브(slave) 회로가 전송 선로(TL)에 의해 연결되어 있다는 점이 상이하다. 도 27은 n개의 마스터(master) 회로와 n개의 슬레이브(slave) 회로간의 연결을 도시하고 있으나, 이에 한정되지 않으며, 한 개의 마스터(master) 회로와 복수개의 슬레이브(slave) 회로간의 연결도 가능하다.

도 28은 복수의 제1 집적 회로들과 복수의 제2 집적 회로들 간의 멀티 커넥션(multi-connection)의 회로를 도시한 것으로, 복수의 마스터(master) 회로 및 복수의 슬레이브(slave) 회로 간의 연결에도 정전류 발생 회로(100)를 전송 선로(TL)에 추가하여, 노이즈의 유입을 감소시킬 수 있다. 도 28은 도 17의 인터페이스 회로와 유사하나, n개의 마스터(master) 회로와 n개의 슬레이브(slave) 회로가 전송 선로(TL)에 의해 연결되어 있다는 점이 상이하다. 도 28은 n개의 마스터(master) 회로와 n개의 슬레이브(slave) 회로간의 연결을 도시하고 있으나, 이에 한정되지 않으며, 한 개의 마스터(master) 회로와 복수개의 슬레이브(slave) 회로간의 연결도 가능하다.

도 29의 인터페이스 회로는 도 26의 인터페이스 회로에서 바이폴라 트랜지스터(BJT, Bipolar Junction Transistor)가 MOSFET으로 대체된다. 바이폴라 트랜지스터(BJT)와 MOSFET은 동작 원리가 유사하므로, 도 26의 인터페이스 회로와 유사한 동작 특성을 가진다. 도 27 내지 도 28의 인터페이스 회로 역시 바이폴라 트랜지스터(BJT, Bipolar Junction Transistor)가 MOSFET으로 대체될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 정전류 발생 회로 110: 전압 센싱부
120: 정전류 발생부 200: 제1 집적 회로
210: 제1 입력 버퍼부 300: 제2 집적 회로
310: 제2 입력 버퍼부 OPA1: 비교기
OPA2: 차동 증폭기

Claims

데이터를 송신하거나 수신하는 제1 집적 회로;
상기 제1 집적 회로와 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 제2 집적 회로; 및
상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 정전류 발생 회로를 포함하되,
상기 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능하며,
상기 정전류 발생 회로는,
상기 전송 선로의 전압을 센싱하며, 상기 전압에 대응되는 제1 전류를 생성하는 전압 센싱부; 및
상기 제1 전류에 대응하는 제2 전류를 출력하기 위한 제1 트랜지스터와 제2 트랜지스터를 갖는 전류 미러를 포함하는 정전류 발생부를 구비하고,
상기 제1 트랜지스터의 베이스 단자는 상기 제2 트랜지스터의 베이스 단자에 연결되고,
상기 제1 트랜지스터의 콜렉터 단자와 상기 제2 트랜지스터의 콜렉터 단자는 제1 전원 전압에 연결되며,
상기 제2 트랜지스터의 이미터 단자와 베이스 단자는 상기 전압 센싱부에 연결되는 인터페이스 회로.
삭제
삭제
제1항에 있어서,
상기 전압 센싱부는 적어도 하나 이상의 센싱 트랜지스터를 포함하며,
상기 센싱 트랜지스터는 상기 전송 선로 전압에 응답하여 턴-온되며, 상기 전송 선로 전압에 대응되는 상기 제1 전류를 생성하는 인터페이스 회로.
제4항에 있어서,
상기 센싱 트랜지스터, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 바이폴라 트랜지스터로 이루어진 인터페이스 회로.
제4항에 있어서,
상기 센싱 트랜지스터, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 전계 효과 트랜지스터로 이루어지는 경우,
상기 제1 트랜지스터의 베이스 단자는 상기 제1 트랜지스터의 게이트 단자에 해당하고,
상기 제2 트랜지스터의 베이스 단자는 상기 제2 트랜지스터의 게이트 단자에 해당하며,
상기 제1 트랜지스터의 콜렉터 단자는 상기 제1 트랜지스터의 드레인에 해당하고,
상기 제2 트랜지스터의 콜렉터 단자는 상기 제2 트랜지스터의 드레인 단자에 해당하며,
상기 제2 트랜지스터의 이미터 단자는 상기 제2 트랜지스터의 소스 단자에 해당하는 인터페이스 회로.
제1항에 있어서,
상기 전압 센싱부는 비교기와 제1 다이오드를 포함하며,
상기 비교기는 기준 전압과 상기 전송 선로 전압을 비교하여, 기 설정된 전압을 출력하는 인터페이스 회로.
제7항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 바이폴라 트랜지스터로 이루어진 인터페이스 회로.
제7항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 전계 효과 트랜지스터로 이루어지는 경우,
상기 제1 트랜지스터의 베이스 단자는 상기 제1 트랜지스터의 게이트 단자에 해당하고,
상기 제2 트랜지스터의 베이스 단자는 상기 제2 트랜지스터의 게이트 단자에 해당하며,
상기 제1 트랜지스터의 콜렉터 단자는 상기 제1 트랜지스터의 드레인에 해당하고,
상기 제2 트랜지스터의 콜렉터 단자는 상기 제2 트랜지스터의 드레인 단자에 해당하며,
상기 제2 트랜지스터의 이미터 단자는 상기 제2 트랜지스터의 소스 단자에 해당하는 인터페이스 회로.
제1항에 있어서,
상기 전압 센싱부는 차동 증폭기 및 복수의 다이오드를 포함하며,
상기 차동 증폭기는 상기 전송 선로 전압에 대응하는 전압을 출력하는 인터페이스 회로.
제10항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 바이폴라 트랜지스터로 이루어진 인터페이스 회로.
제10항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 전계 효과 트랜지스터로 이루어지는 경우,
상기 제1 트랜지스터의 베이스 단자는 상기 제1 트랜지스터의 게이트 단자에 해당하고,
상기 제2 트랜지스터의 베이스 단자는 상기 제2 트랜지스터의 게이트 단자에 해당하며,
상기 제1 트랜지스터의 콜렉터 단자는 상기 제1 트랜지스터의 드레인에 해당하고,
상기 제2 트랜지스터의 콜렉터 단자는 상기 제2 트랜지스터의 드레인 단자에 해당하며,
상기 제2 트랜지스터의 이미터 단자는 상기 제2 트랜지스터의 소스 단자에 해당하는 인터페이스 회로.
데이터를 송신하거나 수신하는 제1 집적 회로;
상기 제1 집적 회로와 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 제2 집적 회로; 및
상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 복수의 정전류 발생 회로를 포함하되,
상기 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능하며,
상기 정전류 발생 회로는,
상기 전송 선로의 전압을 센싱하며, 상기 전압에 대응되는 제1 전류를 생성하는 전압 센싱부; 및
상기 제1 전류에 대응하는 제2 전류를 출력하기 위한 제1 트랜지스터와 제2 트랜지스터를 갖는 전류 미러를 포함하는 정전류 발생부를 구비하고,
상기 제1 트랜지스터의 베이스 단자는 상기 제2 트랜지스터의 베이스 단자에 연결되고,
상기 제1 트랜지스터의 콜렉터 단자와 상기 제2 트랜지스터의 콜렉터 단자는 제1 전원 전압에 연결되며,
상기 제2 트랜지스터의 이미터 단자와 베이스 단자는 상기 전압 센싱부에 연결되는 인터페이스 회로.
삭제
제13항에 있어서,
상기 전압 센싱부는 적어도 하나 이상의 센싱 트랜지스터를 포함하며,
상기 센싱 트랜지스터는 상기 전송 선로 전압에 응답하여 턴-온되며, 상기 전송 선로 전압에 대응되는 상기 제1 전류를 생성하는 인터페이스 회로.
제13항에 있어서,
상기 전압 센싱부는 비교기와 제1 다이오드를 포함하며,
상기 비교기는 기준 전압과 상기 전송 선로 전압을 비교하여, 기 설정된 전압을 출력하는 인터페이스 회로.
제13항에 있어서,
상기 전압 센싱부는 차동 증폭기 및 복수의 다이오드를 포함하며,
상기 차동 증폭기는 상기 전송 선로 전압에 대응하는 전압을 출력하는 인터페이스 회로.
데이터를 송신하거나 수신하는 복수의 제1 집적 회로;
상기 복수의 제1 집적 회로 각각과 전송 선로에 의해 연결되며, 데이터를 송신하거나 수신하는 복수의 제2 집적 회로; 및
상기 전송 선로에 연결되어 일정한 크기의 전류를 상기 전송 선로에 출력하는 정전류 발생 회로를 포함하되,
상기 정전류 발생 회로는 상기 전송 선로의 전압 레벨을 센싱하여, 상기 전송 선로로 출력하는 전류의 양을 조절 가능하며,
상기 정전류 발생 회로는,
상기 전송 선로의 전압을 센싱하며, 상기 전압에 대응되는 제1 전류를 생성하는 전압 센싱부; 및
상기 제1 전류에 대응하는 제2 전류를 출력하기 위한 제1 트랜지스터와 제2 트랜지스터를 갖는 전류 미러를 포함하는 정전류 발생부를 구비하고,
상기 제1 트랜지스터의 베이스 단자는 상기 제2 트랜지스터의 베이스 단자에 연결되고,
상기 제1 트랜지스터의 콜렉터 단자와 상기 제2 트랜지스터의 콜렉터 단자는 제1 전원 전압에 연결되며,
상기 제2 트랜지스터의 이미터 단자와 베이스 단자는 상기 전압 센싱부에 연결되는 인터페이스 회로.
삭제
제18항에 있어서,
상기 전압 센싱부는 적어도 하나 이상의 센싱 트랜지스터를 포함하며,
상기 센싱 트랜지스터는 상기 전송 선로 전압에 응답하여 턴-온되며, 상기 전송 선로 전압에 대응되는 상기 제1 전류를 생성하는 인터페이스 회로.