TWI569578B - 控制電路、連接線及其控制方法 - Google Patents

控制電路、連接線及其控制方法 Download PDF

Info

Publication number
TWI569578B
TWI569578B TW104125900A TW104125900A TWI569578B TW I569578 B TWI569578 B TW I569578B TW 104125900 A TW104125900 A TW 104125900A TW 104125900 A TW104125900 A TW 104125900A TW I569578 B TWI569578 B TW I569578B
Authority
TW
Taiwan
Prior art keywords
power pin
level
equal
type transistor
gate
Prior art date
Application number
TW104125900A
Other languages
English (en)
Other versions
TW201707382A (zh
Inventor
葉承濬
Original Assignee
威盛電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 威盛電子股份有限公司 filed Critical 威盛電子股份有限公司
Priority to TW104125900A priority Critical patent/TWI569578B/zh
Priority to CN201510562380.2A priority patent/CN105159858B/zh
Priority to US14/976,363 priority patent/US10211813B2/en
Application granted granted Critical
Publication of TWI569578B publication Critical patent/TWI569578B/zh
Publication of TW201707382A publication Critical patent/TW201707382A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/28—Impedance matching networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Description

控制電路、連接線及其控制方法
本發明係有關於一種控制電路，特別是有關於一種應用於一連接線內的控制電路。
隨著科技的進步，電子裝置的種類愈來愈多。電子裝置可透過一通訊介面與一主機裝置進行資料傳輸。在目前的許多通訊介面中，以通用串列匯流排(Universal Serial Bus；以下簡稱USB)介面最常使用。
本發明提供一種控制電路，設置在一連接線中。連接線具有一第一電源接腳以及一第二電源接腳。本發明之控制電路包括一原生性N型電晶體、一第一阻抗單元以及一第二阻抗單元。原生性N型電晶體具有一第一閘極、一第一汲極以及一第一源極。第一汲極耦接第一電源接腳。第一阻抗單元耦接於第一源極與第二電源接腳之間。第二阻抗單元耦接於第一汲極與第一閘極之間。當第一電源接腳的位準等於一預設位準時，原生性N型電晶體的該第一閘極耦接一調整信號，該原生性N型電晶體的一等效阻值依據該調整信號被調整。
本發明另提供一種連接線，包括一連接埠、一原生性N型電晶體、一第一阻抗單元以及一第二阻抗單元。連接 埠用以耦接一主機裝置，並具有一第一電源接腳以及一第二電源接腳。原生性N型電晶體具有一第一閘極、一第一汲極以及一第一源極。第一汲極耦接第一電源接腳。第一阻抗單元耦接於第一源極與第二電源接腳之間。第二阻抗單元耦接於第一汲極與第一閘極之間。當第一電源接腳的位準等於一預設位準時，原生性N型電晶體的該第一閘極耦接一調整信號，該原生性N型電晶體的一等效阻值依據該調整信號被調整。
本發明更提供一種控制方法，適用於一連接線中，並提供一阻抗於該連接線的一第一電源接腳與一第二電源接腳之間，再判斷第一電源接腳的位準是否等於一預設位準，並且持續時間等於一預設時間。當第一電源接腳的位準等於預設位準，並且持續時間等於預設時間時，改變阻抗的阻值。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧操作系統
110‧‧‧主機裝置
120、120A、120B‧‧‧連接線
130‧‧‧週邊裝置
111、121、122、131‧‧‧連接埠
240‧‧‧邏輯單元
220、230、252‧‧‧阻抗單元
250‧‧‧調整單元
210‧‧‧原生性N型電晶體
VCONN‧‧‧位準
SCTR‧‧‧控制信號
SADJ‧‧‧調整信號
P1、P2‧‧‧電源接腳
251‧‧‧N型電晶體
R1~R3、RH‧‧‧電阻
GND‧‧‧接地位準
RI‧‧‧等效阻抗
112‧‧‧節點
S310、S320、S330‧‧‧步驟
第1圖為本發明之操作系統的示意圖。
第2A及2B圖為本發明之連接線的可能內部架構圖。
第3圖為本發明之控制方法的可能流程圖。
第1圖為本發明之操作系統的示意圖。如圖所示，操作系統100包括一主機裝置110、一連接線120以及一週邊裝置130。主機裝置110透過連接線120存取週邊裝置130。在本實施例中，主機裝置110係為一筆記型電腦，但並非用以限制本 發明。在其它實施例中，任何具有處理功能的電子裝置均可作為主機裝置110。主機裝置110具有一連接埠111，用以耦接連接線120的連接埠121。
連接線120具有另一連接埠122，用以耦接週邊裝置130。本發明並不限定連接埠111、121、122、131的種類。在一可能實施例中，連接埠111、121、122、131均為USB連接埠。舉例而言，連接埠111、121、122、131均為USB C型(Type C)連接埠。
週邊裝置130具有一連接埠131，用以耦接連接埠122。週邊裝置130透過連接線120接收來自主機裝置110的資料，或是提供資料予主機裝置110。在本實施例中，週邊裝置130係為一行動電話，但並非用以限制本發明。在其它實施例中，週邊裝置130可為一隨身碟、集線器或是其它電子裝置。
在一可能實施例中，連接線120具有一晶片(未顯示)，用以儲存連接線120的特性，如長度及線材。本發明並不限定晶片的所在位置。晶片可設置在連接線120的任何位置。當連接線120連接主機裝置110時，主機裝置110可根據晶片所儲存的資料，提供適當的電壓位準及信號予連接線120。
第2A圖為本發明之連接線的一可能內部架構圖。為方便說明，第2A圖僅顯示單一連接埠，但並非用以限制本發明。在其它實施例中，連接線具有複數連接埠，用以耦接一主機裝置以及一週邊裝置。如圖所示，連接線120A包括一連接埠121、一原生性N型電晶體(Native NMOS transistor)210、阻抗單元220與230。連接埠121具有複數接腳，為方便說明，第2A 圖僅顯示電源接腳P1以及P2，用以接收來自主機裝置110所提供的電源。
如圖所示，原生性N型電晶體210的汲極耦接電源接腳P1，其閘極接收一調整信號SADJ。阻抗單元220耦接於原生性N型電晶體210的源極與電源接腳P2之間。阻抗單元230耦接於原生性N型電晶體210的汲極與閘極之間。在本實施例中，阻抗單元220與230分別由電阻R1與R2構成，但並非用以限制本發明。在其它實施例，任何能提供阻抗的元件及電路架構均可作為阻抗單元220或230。
根據通用序列匯流排電力傳輸技術(USB Power Delivery)規格書中的規範，主機一開始不得直接供應5V電壓至具有通用序列匯流排電力傳輸技術規格之連接線。主機須先辨識出插入的連接線具有一0.8KΩ~1.2KΩ的電阻，之後主機才能直接供應5V電壓至該連接線。因此，在一第一期間，當連接埠121耦接主機裝置110時，主機裝置110先透過一電阻提供一電壓位準(如5V)至電源接腳P1並利用電阻分壓方式，判斷電源接腳P1的電壓位準。舉例而言，主機裝置110將一電阻RH串聯在電源接腳P1與節點112之間。在此例中，節點112係位於主機裝置110之中。主機裝置110提供一電壓位準(如5V)予節點112，並提供一接地位準GND予電源接腳P2。主機裝置110偵測電源接腳P1的位準。在本實施例中，原生性N型電晶體210的臨界電壓Vt小於0，另外，在本實施例中，原生性N型電晶體210具有二極體連接(diode-connected)型式。在此實施例中，原生性N型電晶體210係透過阻抗單元230形成二極體連接型式。
當主機裝置110提供一電壓位準(如5V)予節點112，經由電阻RH、等效阻抗RI以及阻抗單元220分壓後，在電源接腳P1上產生一分壓結果，即位準VCONN。此時，由於沒有電流流過電阻R2，因此調整信號SADJ的位準等於電源接腳P1的位準VCONN。此時，原生性N型電晶體210的閘-源極之間的壓差大於0V，使得原生性N型電晶體210為導通狀態。
在一可能實施例中，將原生性N型電晶體210的等效阻抗RI的阻值與阻抗單元220的等效阻值總合設計為介於0.8KΩ~1.2KΩ之間。因此，當主機裝置110施加電壓位準(例如5V)予節點112時，主機裝置110判斷電阻RH、RI以及R1的分壓結果，也就是判斷電源接腳P1的位準VCONN是否介於0.2V~0.8V。若是，則表示電源接腳P1的位準VCONN符合一第一預設位準(如0.2V~0.8V)，因此，在一第二期間，主機裝置110不再透過電阻RH而直接供電予電源接腳P1。舉例而言，在第二期間，電源接腳P1的位準VCONN約為5V，並且電源接腳P2的位準為一接地位準GND。
在一可能實施例中，當主機裝置110直接供電予電源接腳P1一段時間(如1秒)後(即一第三期間)，連接線120內部的一調整信號SADJ將由高位準變化至低位準。在另一可能實施例中，當主機裝置110尚未直接供電予電源接腳P1，或是供電的持續時間不等於一預設時間(如1秒)時，連接線120內部的調整信號SADJ維持在高位準。
當調整信號SADJ為低位準時，原生性N型電晶體210的閘極電壓將會減小，因而增加原生性N型電晶體210的等 效阻抗RI的等效阻值。由於原生性N型電晶體210與阻抗單元220的總阻值增加，故可減小流經原生性N型電晶體210以及阻抗單元220的電流，進而減少功率損耗。然而，當調整信號SADJ為高位準時，原生性N型電晶體210的等效阻抗RI的等效阻值維持不變，直到調整信號SADJ為低位準。
在另一實施例中，當連接埠121連接主機裝置110時，在一第一期間，主機裝置110透過電阻RH提供一第一電壓位準予第一電源接腳P1。由於電阻RH、等效阻抗RI與電阻R1串聯在一起，故第一電源接腳P1的電壓位準係為電阻RH、等效阻抗RI與電阻R1分壓後的電壓位準。在一第二期間，主機裝置110直接提供一第二電壓位準(例如5V)予電源接腳P1，而不再透過電阻RH，其中第二電壓位準大於第一電壓位準。在一第三期間(例如當調整信號SADJ為低位準時)，原生性N型電晶體210的等效阻值被調整(例如為增加)。
第2B圖為本發明之連接線的另一可能內部示意圖。第2B圖相似第2A圖，不同之處在於第2B圖多了一邏輯單元240以及一調整單元250。在本實施例中，邏輯單元240偵測電源接腳P1的位準VCONN，並根據偵測結果產生控制信號SCTR。在一可能實施例中，邏輯單元240具有一偵測電路(未顯示)以及一計數器(未顯示)。偵測電路用以偵測電源接腳P1的位準VCONN是否等於一第二預設位準。計數器用以判斷電源接腳P1的位準VCONN等於第二預設位準的持續時間。
當電源接腳P1的位準VCONN等於第二預設位準，並且持續時間等於一預設時間時，控制信號SCTR為一高位準。 然而，當電源接腳P1的位準不等於第二預設位準，或是持續時間不等於預設時間時，邏輯單元240將控制信號SCTR設定成一低位準。
調整單元250根據控制信號SCTR調整調整信號SADJ。在本實施例中，調整單元250包括一N型電晶體251以及一阻抗單元252。N型電晶體251的閘極接收控制信號SCTR，其汲極耦接原生性N型電晶體210的閘極，用以提供調整信號SADJ。N型電晶體251的源極耦接電源接腳P2。阻抗單元252耦接於N型電晶體251的閘極與源極之間。在本實施例中，阻抗單元252係由一電阻R3所構成，但並非用以限制本發明。在其它實施例中，任何可提供阻抗的元件及電路架構，均可作為阻抗單元252。
當電源接腳P1的位準VCONN等於第二預設位準，並且持續時間等於一預設時間時，控制信號SCTR為高位準。因此，N型電晶體251被導通，並將原生性N型電晶體210的閘極電壓下拉至接地位準GND。此時，由於原生性N型電晶體210的閘-源極之間的壓差小於0V，故可增加原生性N型電晶體210的等效阻抗RI的阻值，進而減小流經阻抗單元220的電流。
在另一可能實施例中，當電源接腳P1的位準VCONN不等於第二預設位準，或是等於第二預設位準但持續時間不等於一預設時間時，控制信號SCTR為低位準。因此，N型電晶體251不被導通，故不調整原生性N型電晶體210的等效阻抗RI的阻值，直到電源接腳P1的位準VCONN等於第二預設位準，並且持續時間等於一預設時間。
第3圖為本發明之控制方法的一可能流程圖。本發 明的控制方法適用於一連接線。首先，在連接線的一第一電源接腳與第二電源接腳之間提供一阻抗(步驟S310)。在一可能實施例中，該阻值係為一原生性N型電晶體與一電阻串聯後的總阻值，如0.8KΩ~1.2KΩ。
判斷第一電源接腳的位準是否符合一預設條件(步驟S320)。在一可能實施例中，預設條件係指第一電源接腳的位準等於一預設位準，並且持續時間等於一預設時間。在另一可能實施例，預設時間約為1秒，但並非用以限制本發明。
若第一電源接腳的位準不符合預設條件，則回到步驟S310，不調整該阻抗的阻值，直到第一電源接腳的位準符合預設條件。當第一電源接腳的位準符合預設條件時，則調整該阻抗的阻值，用以減小流經阻抗的電流(步驟S330)。在一可能實施例中，步驟S330係調整原生性N型電晶體的等效阻值，或是調整串聯原生性N型電晶體的電阻的阻值。
本發明並不限定如何調整原生性N型電晶體的等效阻值。在一可能實施例中，步驟S330係改變原生性N型電晶體的閘-源極之間的壓差，用以調整控制原生性N型電晶體的等效阻抗的阻值。舉例而言，當原生性N型電晶體的閘-源極之間的壓差愈小時，原生性N型電晶體具有較大的等效阻值。相反地，當原生性N型電晶體的閘-源極之間的壓差愈大時，原生性N型電晶體具有較小的等效阻值。當原生性N型電晶體具有較大的等效阻值時，流經原生性N型電晶體的電流較小，故可減少功率損耗。
除非另作定義，在此所有詞彙(包含技術與科學詞 彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧主機裝置
120A‧‧‧連接線
121‧‧‧連接埠
220、230‧‧‧阻抗單元
210‧‧‧原生性N型電晶體
VCONN‧‧‧位準
SADJ‧‧‧調整信號
P1、P2‧‧‧電源接腳
R1、R2、RH‧‧‧電阻
GND‧‧‧接地位準
RI‧‧‧等效阻抗
112‧‧‧節點

Claims (14)

  1. 一種控制電路，設置在一連接線中，該連接線具有一第一電源接腳以及一第二電源接腳，該控制電路包括：一原生性N型電晶體，具有一第一閘極、一第一汲極以及一第一源極，該第一汲極直接耦接該第一電源接腳；一第一阻抗單元，耦接於該第一源極與該第二電源接腳之間；以及一第二阻抗單元，耦接於該第一汲極與該第一閘極之間，其中當該第一電源接腳的位準等於一預設位準時，該原生性N型電晶體的該第一閘極耦接一調整信號，該原生性N型電晶體的一等效阻值依據該調整信號被調整。
  2. 如申請專利範圍第1項所述之控制電路，更包括：一邏輯單元，根據該第一電源接腳的位準，產生並調整一控制信號；以及一調整單元，根據該控制信號，產生該調整信號以調整該等效阻值。
  3. 如申請專利範圍第2項所述之控制電路，其中該調整單元更包括：一N型電晶體，具有一第二閘極、一第二汲極以及一第二源極，該第二閘極接收該控制信號，該第二汲極耦接該第一閘極，該第二源極耦接該第二電源接腳；以及一第三阻抗單元，耦接於該第二閘極與該第二源極之間。
  4. 如申請專利範圍第2項所述之控制電路，其中當該第一電源接腳的位準等於該預設位準，並該第一電源接腳的位準等 於該預設位準的一持續時間等於一預設時間時，該調整單元根據該控制信號調整該等效阻值。
  5. 如申請專利範圍第4項所述之控制電路，其中當該第一電源接腳的位準不等於該預設位準，或是該持續時間不等於該預設時間時，該調整單元根據該控制信號不調整該等效阻值。
  6. 如申請專利範圍第1項所述之控制電路，其中該原生性N型電晶體之一臨界電壓小於0，並且該原生性N型電晶體與該第二阻抗單元構成一二極體連接型式。
  7. 一種連接線，包括：一連接埠，用以耦接一主機裝置，並具有一第一電源接腳以及一第二電源接腳；一原生性N型電晶體，具有一第一閘極、一第一汲極以及一第一源極，該第一汲極直接耦接該第一電源接腳；一第一阻抗單元，耦接於該第一源極與該第二電源接腳之間；以及一第二阻抗單元，耦接於該第一汲極與該第一閘極之間，其中當該第一電源接腳的位準等於一預設位準時，該原生性N型電晶體的該第一閘極耦接一調整信號，該原生性N型電晶體的一等效阻值依據該調整信號被調整。
  8. 如申請專利範圍第7項所述之連接線，其中該連接埠係為USB-C型連接埠。
  9. 如申請專利範圍第7項所述之連接線，其中當該連接埠連接該主機裝置時，在一第一期間，該主機裝置提供一第一電 壓位準予該第一電源接腳，在一第二期間，該主機裝置提供一第二電壓位準予該第一電源接腳，該第二電壓位準大於該第一電壓位準，在一第三期間，該等效阻值被調整。
  10. 如申請專利範圍第7項所述之連接線，更包括：一邏輯單元，根據該第一電源接腳的位準，產生一控制信號；以及一調整單元，根據該控制信號，產生該調整信號以調整該等效阻值。
  11. 如申請專利範圍第10項所述之連接線，其中該調整單元更包括：一N型電晶體，具有一第二閘極、一第二汲極以及一第二源極，該第二閘極接收該控制信號，該第二汲極耦接該第一閘極，該第二源極耦接該第二電源接腳；以及一第三阻抗單元，耦接於該第二閘極與該第二源極之間。
  12. 如申請專利範圍第10項所述之連接線，其中當該第一電源接腳的位準等於該預設位準，並該第一電源接腳的位準等於該預設位準的一持續時間等於一預設時間時，該調整單元根據該控制信號調整該等效阻值，當該第一電源接腳的位準不等於該預設位準，或是該持續時間不等於該預設時間時，該調整單元根據該控制信號不調整該等效阻值。
  13. 如申請專利範圍第7項所述之連接線，其中該原生性N型電晶體之一臨界電壓小於0，並且該原生性N型電晶體與該第二阻抗單元構成一二極體連接型式。
  14. 一種控制方法，適用於一連接線中，並包括： 提供一阻抗於該連接線的一第一電源接腳與一第二電源接腳之間，其中該阻抗直接連接該第一電源接腳；以及判斷該第一電源接腳的位準是否等於一預設位準以及該第一電源接腳的位準等於該預設位準的一持續時間是否等於一預設時間，當該第一電源接腳的位準等於該預設位準，並且該持續時間等於該預設時間，改變該阻抗的阻值。
TW104125900A 2015-08-10 2015-08-10 控制電路、連接線及其控制方法 TWI569578B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW104125900A TWI569578B (zh) 2015-08-10 2015-08-10 控制電路、連接線及其控制方法
CN201510562380.2A CN105159858B (zh) 2015-08-10 2015-09-07 控制电路、连接线及其控制方法
US14/976,363 US10211813B2 (en) 2015-08-10 2015-12-21 Control circuit, connection line and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104125900A TWI569578B (zh) 2015-08-10 2015-08-10 控制電路、連接線及其控制方法

Publications (2)

Publication Number Publication Date
TWI569578B true TWI569578B (zh) 2017-02-01
TW201707382A TW201707382A (zh) 2017-02-16

Family

ID=54800719

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104125900A TWI569578B (zh) 2015-08-10 2015-08-10 控制電路、連接線及其控制方法

Country Status (3)

Country Link
US (1) US10211813B2 (zh)
CN (1) CN105159858B (zh)
TW (1) TWI569578B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI666875B (zh) * 2018-12-25 2019-07-21 瑞昱半導體股份有限公司 連接電路及其連接方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9780776B1 (en) * 2016-11-01 2017-10-03 Nuvoton Technology Corporation Power detector circuit using native transistor
KR20200026534A (ko) * 2018-09-03 2020-03-11 삼성전자주식회사 전력 정보에 기반하여 외부 전자 장치를 식별하는 방법, 이를 지원하는 전자 장치 및 저장 매체

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268561B2 (en) * 2004-09-20 2007-09-11 Texas Instruments Incorporated USB attach detection for USB 1.1 and USB OTG devices
TWI296370B (en) * 2005-10-18 2008-05-01 Rdc Semiconductor Co Ltd Peripheral device connection current compensation circuit
US7982428B2 (en) * 2007-07-05 2011-07-19 Samsung Electronics Co., Ltd. Apparatus and method of recharging a battery using a USB device in a portable device
US20130300213A1 (en) * 2012-05-09 2013-11-14 Hon Hai Precision Industry Co., Ltd. Identification circuit
US8688888B1 (en) * 2012-12-31 2014-04-01 Giga-Byte Technology Co., Ltd. Computer peripheral device and operating method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2737319B1 (fr) * 1995-07-25 1997-08-29 Sgs Thomson Microelectronics Generateur de reference de tension et/ou de courant en circuit integre
JP5064905B2 (ja) * 2007-06-26 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置
CN202042887U (zh) * 2011-05-03 2011-11-16 深圳Tcl新技术有限公司 一种充电输入过压保护电路
US8829945B2 (en) * 2011-07-05 2014-09-09 Silicon Laboratories Inc. Circuit and method for dynamic biasing of an output stage
US9601203B2 (en) * 2012-06-09 2017-03-21 Synopsys, Inc. Floating gate non-volatile memory bit cell
US9632521B2 (en) * 2013-03-13 2017-04-25 Analog Devices Global Voltage generator, a method of generating a voltage and a power-up reset circuit
CN203707735U (zh) * 2013-12-19 2014-07-09 惠州比亚迪电子有限公司 通用串行总线usb接口电路及应用其的移动终端
US9158325B1 (en) * 2014-04-22 2015-10-13 Infineon Technologies Ag Cable quality detection and power consumer devices
US9710406B2 (en) * 2014-12-15 2017-07-18 Intel Corporation Data transmission using PCIe protocol via USB port

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268561B2 (en) * 2004-09-20 2007-09-11 Texas Instruments Incorporated USB attach detection for USB 1.1 and USB OTG devices
TWI296370B (en) * 2005-10-18 2008-05-01 Rdc Semiconductor Co Ltd Peripheral device connection current compensation circuit
US7982428B2 (en) * 2007-07-05 2011-07-19 Samsung Electronics Co., Ltd. Apparatus and method of recharging a battery using a USB device in a portable device
US20130300213A1 (en) * 2012-05-09 2013-11-14 Hon Hai Precision Industry Co., Ltd. Identification circuit
US8688888B1 (en) * 2012-12-31 2014-04-01 Giga-Byte Technology Co., Ltd. Computer peripheral device and operating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI666875B (zh) * 2018-12-25 2019-07-21 瑞昱半導體股份有限公司 連接電路及其連接方法

Also Published As

Publication number Publication date
US20170047908A1 (en) 2017-02-16
TW201707382A (zh) 2017-02-16
CN105159858B (zh) 2018-11-02
CN105159858A (zh) 2015-12-16
US10211813B2 (en) 2019-02-19

Similar Documents

Publication Publication Date Title
CN112074996B (zh) 用于通用串行总线c型（usb-c）连接器系统的过电压保护
US10859640B2 (en) Device and method of detecting leakage current generation condition in USB interface
US20170346240A1 (en) Over-voltage protection systems and methods
US7521966B2 (en) USB 2.0 transmitter using only 2.5 volt CMOS devices
US11784485B2 (en) USB Type-C port short protection
US11181561B2 (en) Foreign substance detecting circuits, electronic devices having the same, and foreign substance detecting methods
EP3623905A1 (en) Usb power delivery dead-battery control
TWI569578B (zh) 控制電路、連接線及其控制方法
TWI713528B (zh) 指示定向的連接器
TW201315149A (zh) 用於可反向連接器之保護電路
TWI574149B (zh) 介面供電電路
TW202145734A (zh) 連接埠控制裝置
JP2007518179A (ja) プルアップ回路
TWI583134B (zh) 介面供電電路
US20150362970A1 (en) Integrated circuit with multi-voltage input/output (i/o) cells
TWI583135B (zh) 介面供電電路
US9836074B2 (en) Current generation circuits and semiconductor devices including the same
KR102182572B1 (ko) 인터페이스 회로
US8832470B2 (en) Powering universal serial bus systems
US20190339759A1 (en) Connectors, power supply control devices, and host interface devices including connector and power supply control device
US8495273B2 (en) Switch employing precharge circuits
TWI544218B (zh) 過電流偵測系統及偵測電路
US20230318281A1 (en) Over-voltage protection circuit for use in usb type-c port and related method
US7902874B1 (en) Combined full speed and high speed driver
Lee et al. A 2-Gb/s CMOS SLVS Transmitter with Asymmetric Impedance Calibration for Mobile Interfaces