CN105159858A - 控制电路、连接线及其控制方法 - Google Patents

控制电路、连接线及其控制方法 Download PDF

Info

Publication number
CN105159858A
CN105159858A CN201510562380.2A CN201510562380A CN105159858A CN 105159858 A CN105159858 A CN 105159858A CN 201510562380 A CN201510562380 A CN 201510562380A CN 105159858 A CN105159858 A CN 105159858A
Authority
CN
China
Prior art keywords
level
power pins
type transistor
original
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510562380.2A
Other languages
English (en)
Other versions
CN105159858B (zh
Inventor
叶承濬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Labs Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN105159858A publication Critical patent/CN105159858A/zh
Application granted granted Critical
Publication of CN105159858B publication Critical patent/CN105159858B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/28—Impedance matching networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一种控制电路、连接线及其控制方法。该控制电路设置在一连接线中。连接线具有一第一电源引脚以及一第二电源引脚。本发明的控制电路包括一原生性N型晶体管、一第一阻抗单元以及一第二阻抗单元。原生性N型晶体管具有一第一栅极、一第一漏极以及一第一源极。第一漏极耦接第一电源引脚。第一阻抗单元耦接于第一源极与第二电源引脚之间。第二阻抗单元耦接于第一漏极与第一栅极之间。当第一电源引脚的电平等于一预设电平时，原生性N型晶体管的该第一栅极耦接一调整信号，该原生性N型晶体管的一等效阻值依据该调整信号被调整。

Description

控制电路、连接线及其控制方法
技术领域
本发明涉及一种控制电路，特别涉及一种应用于一连接线内的控制电路。
背景技术
随着科技的进步，电子装置的种类愈来愈多。电子装置可通过一通信接口与一主机装置进行数据传输。在目前的许多通信接口中，以通用串行总线(UniversalSerialBus；以下简称USB)接口最常使用。
发明内容
本发明提供一种控制电路，设置在一连接线中。连接线具有一第一电源引脚以及一第二电源引脚。本发明的控制电路包括一原生性N型晶体管、一第一阻抗单元以及一第二阻抗单元。原生性N型晶体管具有一第一栅极、一第一漏极以及一第一源极。第一漏极耦接第一电源引脚。第一阻抗单元耦接于第一源极与第二电源引脚之间。第二阻抗单元耦接于第一漏极与第一栅极之间。当第一电源引脚的电平等于一预设电平时，原生性N型晶体管的该第一栅极耦接一调整信号，该原生性N型晶体管的一等效阻值依据该调整信号被调整。
本发明还提供一种连接线，包括一连接端口、一原生性N型晶体管、一第一阻抗单元以及一第二阻抗单元。连接端口用以耦接一主机装置，并具有一第一电源引脚以及一第二电源引脚。原生性N型晶体管具有一第一栅极、一第一漏极以及一第一源极。第一漏极耦接第一电源引脚。第一阻抗单元耦接于第一源极与第二电源引脚之间。第二阻抗单元耦接于第一漏极与第一栅极之间。当第一电源引脚的电平等于一预设电平时，原生性N型晶体管的该第一栅极耦接一调整信号，该原生性N型晶体管的一等效阻值依据该调整信号被调整。
本发明还提供一种控制方法，适用于一连接线中，并提供一阻抗于该连接线的一第一电源引脚与一第二电源引脚之间，再判断第一电源引脚的电平是否等于一预设值，并且持续时间等于一预设时间。当第一电源引脚的电平等于预设值，并且持续时间等于预设时间时，改变阻抗的阻值。
为让本发明的特征和优点能更明显易懂，下文特举出实施例，并配合附图，作详细说明如下：
附图说明
图1为本发明的操作系统的示意图。
图2A及图2B为本发明的连接线的可能内部架构图。
图3为本发明的控制方法的可能流程图。
【符号说明】
100：操作系统；110：主机装置；
120、120A、120B：连接线；130：外围装置；
111、121、122、131：连接端口；240：逻辑单元；
220、230、252：阻抗单元；250：调整单元；
210：原生性N型晶体管；VCONN：电平；
SCTR：控制信号；SADJ：调整信号；
P1、P2：电源引脚；251：N型晶体管；
R1～R3、RH：电阻；GND：接地电平；
RI：等效阻抗；112：节点；
S310、S320、S330：步骤。
具体实施方式
图1为本发明的操作系统的示意图。如图所示，操作系统100包括一主机装置110、一连接线120以及一外围装置130。主机装置110通过连接线120存取外围装置130。在本实施例中，主机装置110为一笔记型计算机，但并非用以限制本发明。在其它实施例中，任何具有处理功能的电子装置均可作为主机装置110。主机装置110具有一连接端口111，用以耦接连接线120的连接端口121。
连接线120具有另一连接端口122，用以耦接外围装置130。本发明并不限定连接端口111、121、122、131的种类。在一可能实施例中，连接端口111、121、122、131均为USB连接端口。举例而言，连接端口111、121、122、131均为USBC型(TypeC)连接端口。
外围装置130具有一连接端口131，用以耦接连接端口122。外围装置130通过连接线120接收来自主机装置110的数据，或是提供数据给主机装置110。在本实施例中，外围装置130为一移动电话，但并非用以限制本发明。在其它实施例中，外围装置130可为一随身碟、集线器或是其它电子装置。
在一可能实施例中，连接线120具有一芯片(未显示)，用以存储连接线120的特性，如长度及线材。本发明并不限定芯片的所在位置。芯片可设置在连接线120的任何位置。当连接线120连接主机装置110时，主机装置110可根据芯片所存储的数据，提供适当的电压电平及信号给连接线120。
图2A为本发明的连接线的一可能内部架构图。为方便说明，图2A仅显示单一连接端口，但并非用以限制本发明。在其它实施例中，连接线具有多个连接端口，用以耦接一主机装置以及一外围装置。如图所示，连接线120A包括一连接端口121、一原生性N型晶体管(NativeNMOStransistor)210、阻抗单元220与230。连接端口121具有多个引脚，为方便说明，图2A仅显示电源引脚P1以及P2，用以接收来自主机装置110所提供的电源。
如图所示，原生性N型晶体管210的漏极耦接电源引脚P1，其栅极接收一调整信号SADJ。阻抗单元220耦接于原生性N型晶体管210的源极与电源引脚P2之间。阻抗单元230耦接于原生性N型晶体管210的漏极与栅极之间。在本实施例中，阻抗单元220与230分别由电阻R1与R2构成，但并非用以限制本发明。在其它实施例，任何能提供阻抗的元件及电路架构均可作为阻抗单元220或230。
根据通用串行总线电力传输技术(USBPowerDelivery)规格书中的规范，主机一开始不得直接供应5V电压至具有通用串行总线电力传输技术规格的连接线。主机须先辨识插入的连接线具有一0.8KΩ～1.2KΩ的电阻，之后主机才能直接供应5V电压至该连接线。因此，在一第一期间，当连接端口121耦接主机装置110时，主机装置110先通过一电阻提供一电压电平(如5V)至电源引脚P1并利用电阻分压方式，判断电源引脚P1的电压电平。举例而言，主机装置110将一电阻RH串联在电源引脚P1与节点112之间。在此例中，节点112位于主机装置110之中。主机装置110提供一电压电平(如5V)给节点112，并提供一接地电平GND给电源引脚P2。主机装置110检测电源引脚P1的电平。在本实施例中，原生性N型晶体管210的临界电压Vt小于0，另外，原生性N型晶体管210具有二极管连接(diode-connected)形式。在此实施例中，原生性N型晶体管210通过阻抗单元230形成二极管连接形式。当主机装置110提供一电压电平(如5V)给节点112，经由电阻RH产生电源引脚P1的电平VCONN，此时在电阻R2上并无电流流过，因此调整信号SADJ的电平等于电源引脚P1的电平VCONN，此时，原生性N型晶体管210的栅-源极之间的压差大于0V，使得原生性N型晶体管210为导通状态。另外，将原生性N型晶体管210的等效阻抗RI的阻值与阻抗单元220的等效阻值总合设计为介于0.8KΩ～1.2KΩ之间。因此，当主机装置110施加电压电平(例如5V)给节点112时，主机装置110利用RH、R1以及RI电阻分压方式判断出分压后的结果，也就是电源引脚P1的电压电平是否介于0.2V～0.8V。若是，电源引脚P1的电平VCONN将符合一第一预设值(如0.2V～0.8V)，因此，在一第二期间，主机装置110便不再通过电阻RH而直接供电给电源引脚P1。举例而言，在第二期间，电源引脚P1的电平VCONN约为5V，并且电源引脚P2的电平为一接地电平GND。
在一可能实施例中，当主机装置110直接供电给电源引脚P1一段时间(如1秒)后(即一第三期间)，连接线120内部的一调整信号SADJ将由高电平变化至低电平。在另一可能实施例中，当主机装置110尚未直接供电给电源引脚P1，或是供电的持续时间不等于一预设时间(如1秒)时，连接线120内部的调整信号SADJ维持在高电平。
当调整信号SADJ为低电平时，原生性N型晶体管210的栅极电压将会减小，因而增加原生性N型晶体管210的等效阻抗RI的等效阻值。由于原生性N型晶体管210与阻抗单元220的总阻值增加，故可减小流经原生性N型晶体管210以及阻抗单元220的电流，进而减少功率损耗。然而，当调整信号SADJ为高电平时，原生性N型晶体管210的等效阻抗RI的等效阻值维持不变，直到调整信号SADJ为低电平。
在另一实施例中，当连接端口121连接主机装置110时，在一第一期间，主机装置110提供一第一电压电平(例如5V经过分压电阻RH、R1以及RI分压后的电压)给第一电源引脚P1，在一第二期间，主机装置110提供一第二电压电平(例如5V)给电源引脚P1，该第二电压电平大于该第一电压电平，在一第三期间(例如当调整信号SADJ为低电平时)，原生性N型晶体管210的等效阻值被调整(例如为增加)。
图2B为本发明的连接线的另一可能内部示意图。图2B相似图2A，不同之处在于图2B多了一逻辑单元240以及一调整单元250。在本实施例中，逻辑单元240检测电源引脚P1的电平VCONN，并根据检测结果产生控制信号SCTR。在一可能实施例中，逻辑单元240具有一检测电路(未显示)以及一计数器(未显示)。检测电路用以检测电源引脚P1的电平VCONN是否等于一第二预设值。计数器用以判断电源引脚P1的电平VCONN等于第二预设值的持续时间。
当电源引脚P1的电平VCONN等于第二预设值，并且持续时间等于一预设时间时，控制信号SCTR为一高电平。然而，当电源引脚P1的电平不等于第二预设值，或是持续时间不等于预设时间时，逻辑单元240将控制信号SCTR设定成一低电平。
调整单元250根据控制信号SCTR调整调整信号SADJ。在本实施例中，调整单元250包括一N型晶体管251以及一阻抗单元252。N型晶体管251的栅极接收控制信号SCTR，其漏极耦接原生性N型晶体管210的栅极，用以提供调整信号SADJ。N型晶体管251的源极耦接电源引脚P2。阻抗单元252耦接于N型晶体管251的栅极与源极之间。在本实施例中，阻抗单元252由一电阻R3所构成，但并非用以限制本发明。在其它实施例中，任何可提供阻抗的元件及电路架构，均可作为阻抗单元252。
当电源引脚P1的电平VCONN等于第二预设值，并且持续时间等于一预设时间时，控制信号SCTR为高电平。因此，N型晶体管251被导通，并将原生性N型晶体管210的栅极电压下拉至接地电平GND。此时，由于原生性N型晶体管210的栅-源极之间的压差小于0V，故可增加原生性N型晶体管210的等效阻抗RI的阻值，进而减小流经阻抗单元220的电流。
在另一可能实施例中，当电源引脚P1的电平VCONN不等于第二预设值，或是等于第二预设值但持续时间不等于一预设时间时，控制信号SCTR为低电平。因此，N型晶体管251不被导通，故不调整原生性N型晶体管210的等效阻抗RI的阻值，直到电源引脚P1的电平VCONN等于第二预设值，并且持续时间等于一预设时间。
图3为本发明的控制方法的一可能流程图。本发明的控制方法适用于一连接线。首先，在连接线的一第一电源引脚与第二电源引脚之间提供一阻抗(步骤S310)。在一可能实施例中，该阻值为一原生性N型晶体管与一电阻串联后的总阻值，如0.8KΩ～1.2KΩ。
判断第一电源引脚的电平是否符合一预设条件(步骤S320)。在一可能实施例中，预设条件指第一电源引脚的电平等于一预设值，并且持续时间等于一预设时间。在另一可能实施例，预设时间约为1秒，但并非用以限制本发明。
若第一电源引脚的电平不符合预设条件，则回到步骤S310，不调整该阻抗的阻值，直到第一电源引脚的电平符合预设条件。当第一电源引脚的电平符合预设条件时，则调整该阻抗的阻值，用以减小流经阻抗的电流(步骤S330)。在一可能实施例中，步骤S330调整原生性N型晶体管的等效阻值，或是调整串联原生性N型晶体管的电阻的阻值。
本发明并不限定如何调整原生性N型晶体管的等效阻值。在一可能实施例中，步骤S330改变原生性N型晶体管的栅-源极之间的压差，用以调整控制原生性N型晶体管的等效阻抗的阻值。举例而言，当原生性N型晶体管的栅-源极之间的压差愈小时，原生性N型晶体管具有较大的等效阻值。相反地，当原生性N型晶体管的栅-源极之间的压差愈大时，原生性N型晶体管具有较小的等效阻值。当原生性N型晶体管具有较大的等效阻值时，流经原生性N型晶体管的电流较小，故可减少功率损耗。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属领域技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (14)

1.一种控制电路，设置在连接线中，该连接线具有第一电源引脚以及第二电源引脚，该控制电路包括：
原生性N型晶体管，具有第一栅极、第一漏极以及第一源极，该第一漏极耦接该第一电源引脚；
第一阻抗单元，耦接于该第一源极与该第二电源引脚之间；以及
第二阻抗单元，耦接于该第一漏极与该第一栅极之间，其中当该第一电源引脚的电平等于预设电平时，该原生性N型晶体管的该第一栅极耦接调整信号，该原生性N型晶体管的等效阻值依据该调整信号被调整。
2.如权利要求1所述的控制电路，还包括：
逻辑单元，根据该第一电源引脚的电平，产生并调整控制信号；以及
调整单元，根据该控制信号，产生该调整信号以调整所述效阻值。
3.如权利要求2所述的控制电路，其中该调整单元还包括：
N型晶体管，具有第二栅极、第二漏极以及第二源极，该第二栅极接收该控制信号，该第二漏极耦接该第一栅极，该第二源极耦接该第二电源引脚；以及
第三阻抗单元，耦接于该第二栅极与该第二源极之间。
4.如权利要求2所述的控制电路，其中当该第一电源引脚的电平等于该预设电平，并该第一电源引脚的电平等于该预设电平的持续时间等于预设时间时，该调整单元根据该控制信号调整所述效阻值。
5.如权利要求4所述的控制电路，其中当该第一电源引脚的电平不等于该预设电平，或是该持续时间不等于该预设时间时，该调整单元根据该控制信号不调整所述效阻值。
6.如权利要求1所述的控制电路，其中该原生性N型晶体管的临界电压小于0，并且该原生性N型晶体管与该第二阻抗单元构成二极管连接形式。
7.一种连接线，包括：
连接端口，用以耦接主机装置，并具有第一电源引脚以及第二电源引脚；
原生性N型晶体管，具有第一栅极、第一漏极以及第一源极，该第一漏极耦接该第一电源引脚；
第一阻抗单元，耦接于该第一源极与该第二电源引脚之间；以及
第二阻抗单元，耦接于该第一漏极与该第一栅极之间，其中当该第一电源引脚的电平等于预设电平时，该原生性N型晶体管的该第一栅极耦接调整信号，该原生性N型晶体管的等效阻值依据该调整信号被调整。
8.如权利要求7所述的连接线，其中该连接端口为USB-C型连接端口。
9.如权利要求7所述的连接线，其中当该连接端口连接该主机装置时，在第一期间，该主机装置提供第一电压电平给该第一电源引脚，在第二期间，该主机装置提供第二电压电平给该第一电源引脚，该第二电压电平大于该第一电压电平，在一第三期间，所述效阻值被调整。
10.如权利要求7所述的连接线，还包括：
逻辑单元，根据该第一电源引脚的电平，产生控制信号；以及
调整单元，根据该控制信号，产生该调整信号以调整所述效阻值。
11.如权利要求10所述的连接线，其中该调整单元还包括：
N型晶体管，具有第二栅极、第二漏极以及第二源极，该第二栅极接收该控制信号，该第二漏极耦接该第一栅极，该第二源极耦接该第二电源引脚；以及
第三阻抗单元，耦接于该第二栅极与该第二源极之间。
12.如权利要求10所述的连接线，其中当该第一电源引脚的电平等于该预设电平，并该第一电源引脚的电平等于该预设电平的持续时间等于预设时间时，该调整单元根据该控制信号调整所述效阻值，当该第一电源引脚的电平不等于该预设电平，或是该持续时间不等于该预设时间时，该调整单元根据该控制信号不调整所述效阻值。
13.如权利要求7所述的连接线，其中该原生性N型晶体管的临界电压小于0，并且该原生性N型晶体管与该第二阻抗单元构成二极管连接形式。
14.一种控制方法，适用于连接线中，并包括：
提供阻抗于该连接线的第一电源引脚与第二电源引脚之间；以及
判断该第一电源引脚的电平是否等于预设值以及该第一电源引脚的电平等于该预设值的持续时间是否等于预设时间，当该第一电源引脚的电平等于该预设值，并且该持续时间等于该预设时间，改变该阻抗的阻值。
CN201510562380.2A 2015-08-10 2015-09-07 控制电路、连接线及其控制方法 Active CN105159858B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104125900 2015-08-10
TW104125900A TWI569578B (zh) 2015-08-10 2015-08-10 控制電路、連接線及其控制方法

Publications (2)

Publication Number Publication Date
CN105159858A true CN105159858A (zh) 2015-12-16
CN105159858B CN105159858B (zh) 2018-11-02

Family

ID=54800719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510562380.2A Active CN105159858B (zh) 2015-08-10 2015-09-07 控制电路、连接线及其控制方法

Country Status (3)

Country Link
US (1) US10211813B2 (zh)
CN (1) CN105159858B (zh)
TW (1) TWI569578B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108023579A (zh) * 2016-11-01 2018-05-11 新唐科技股份有限公司 使用原生晶体管的电源检测电路及检测功率的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026534A (ko) * 2018-09-03 2020-03-11 삼성전자주식회사 전력 정보에 기반하여 외부 전자 장치를 식별하는 방법, 이를 지원하는 전자 장치 및 저장 매체
TWI666875B (zh) * 2018-12-25 2019-07-21 瑞昱半導體股份有限公司 連接電路及其連接方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202042887U (zh) * 2011-05-03 2011-11-16 深圳Tcl新技术有限公司 一种充电输入过压保护电路
CN203707735U (zh) * 2013-12-19 2014-07-09 惠州比亚迪电子有限公司 通用串行总线usb接口电路及应用其的移动终端
US20140266140A1 (en) * 2013-03-13 2014-09-18 Analog Devices Technology Voltage Generator, a Method of Generating a Voltage and a Power-Up Reset Circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2737319B1 (fr) * 1995-07-25 1997-08-29 Sgs Thomson Microelectronics Generateur de reference de tension et/ou de courant en circuit integre
US7268561B2 (en) * 2004-09-20 2007-09-11 Texas Instruments Incorporated USB attach detection for USB 1.1 and USB OTG devices
TWI296370B (en) * 2005-10-18 2008-05-01 Rdc Semiconductor Co Ltd Peripheral device connection current compensation circuit
JP5064905B2 (ja) * 2007-06-26 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置
KR20090003878A (ko) * 2007-07-05 2009-01-12 삼성전자주식회사 유에스비 장치를 이용한 휴대 단말기의 배터리 충전 장치및 방법
US8829945B2 (en) * 2011-07-05 2014-09-09 Silicon Laboratories Inc. Circuit and method for dynamic biasing of an output stage
CN103389951A (zh) * 2012-05-09 2013-11-13 鸿富锦精密工业（深圳）有限公司 Usb识别电路
US9601203B2 (en) * 2012-06-09 2017-03-21 Synopsys, Inc. Floating gate non-volatile memory bit cell
US8688888B1 (en) * 2012-12-31 2014-04-01 Giga-Byte Technology Co., Ltd. Computer peripheral device and operating method thereof
US9158325B1 (en) * 2014-04-22 2015-10-13 Infineon Technologies Ag Cable quality detection and power consumer devices
US9710406B2 (en) * 2014-12-15 2017-07-18 Intel Corporation Data transmission using PCIe protocol via USB port

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202042887U (zh) * 2011-05-03 2011-11-16 深圳Tcl新技术有限公司 一种充电输入过压保护电路
US20140266140A1 (en) * 2013-03-13 2014-09-18 Analog Devices Technology Voltage Generator, a Method of Generating a Voltage and a Power-Up Reset Circuit
CN203707735U (zh) * 2013-12-19 2014-07-09 惠州比亚迪电子有限公司 通用串行总线usb接口电路及应用其的移动终端

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108023579A (zh) * 2016-11-01 2018-05-11 新唐科技股份有限公司 使用原生晶体管的电源检测电路及检测功率的方法
CN108023579B (zh) * 2016-11-01 2021-12-10 新唐科技股份有限公司 使用原生晶体管的电源检测电路及检测功率的方法

Also Published As

Publication number Publication date
US10211813B2 (en) 2019-02-19
CN105159858B (zh) 2018-11-02
TW201707382A (zh) 2017-02-16
US20170047908A1 (en) 2017-02-16
TWI569578B (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
US11372468B2 (en) Power supply architecture for USB-C controllers
CN111858432A (zh) Type-C连接器子系统的低功率实现
DE112016000994T5 (de) Ein niedrigstrom-typ-c-empfänger mit hoher leerlaufrausch- und dc-pegel-unterdrückung
US9601916B2 (en) Back power protection circuit
CN104809088A (zh) 连接装置及其控制芯片与控制方法
CN105159858A (zh) 控制电路、连接线及其控制方法
US8935451B2 (en) Network card detecting circuit
US20130166809A1 (en) Drive circuit for peripheral component interconnect-express (pcie) slots
US8836414B2 (en) Device and method for compensating for voltage drops
CN102915076B (zh) 计算机主板及其电压调节电路
CN105095137A (zh) 控制芯片及连接模块
US9557789B2 (en) Power control device
US20160328350A1 (en) Restart system and motherboard thereof
CN101604278B (zh) Usb连接端口的供电测试方法
US7454630B1 (en) System and method for interconnecting downstream USB ports using limited power during unconfigured state
US9018982B2 (en) Over-voltage tolerant level detection circuit
KR101903866B1 (ko) 전기 과부하 보호를 위한 저전력 클램프
CN104346305B (zh) 普通sim卡控制器支持低阻抗sim卡的方法和系统
CN108292149B (zh) 用于提高计算系统在被对接时的性能的功率递送架构
CN201118442Y (zh) 一种低压电源电路
CN107610734B (zh) Eeprom的供电电路及eeprom
US20160335213A1 (en) Motherboard with multiple interfaces
US9229502B2 (en) Fast wake-up of differential receivers using common mode decoupling capacitors
CN103376831B (zh) 具有显示面板的电子装置
US7741826B1 (en) Device and method for compensating for ground voltage elevations

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200624

Address after: Chinese Taiwan New Taipei City

Patentee after: VIA LABS Inc.

Address before: Chinese Taiwan New Taipei City

Patentee before: Via Technologies, Inc.