KR102155190B1

KR102155190B1 - 입력 버퍼 및 이를 포함하는 메모리 장치

Info

Publication number: KR102155190B1
Application number: KR1020140056366A
Authority: KR
Inventors: 심용; 배승준; 윤원주
Original assignee: 삼성전자주식회사
Priority date: 2014-05-12
Filing date: 2014-05-12
Publication date: 2020-09-11
Also published as: KR20150129424A; US20150325274A1; US9214202B2

Abstract

입력 버퍼는 제1 버퍼부, 피드백 부 및 제2 버퍼부를 포함한다. 제1 버퍼부는 입력 신호에 기초하여 출력 노드로 증폭 신호를 출력한다. 피드백 부는 출력 노드와 연결되는 피드백 회로를 이용하여 증폭 신호를 제어한다. 제2 버퍼부는 출력 노드로부터 증폭 신호를 버퍼링하여 버퍼 출력 신호를 제공한다. 본 발명에 따른 입력 버퍼를 사용하면 피드백 부에 포함되는 피드백 회로에 의해 제1 인버터 노드의 전압이 감소되지 않기 때문에 입력 버퍼를 고속으로 동작시킬 수 있다.

Description

입력 버퍼 및 이를 포함하는 메모리 장치{INPUT BUFFER AND MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 입력 버퍼 및 이를 포함하는 메모리 장치에 관한 것이다.

버퍼는 데이터를 일시적으로 저장하며 하나의 장치에서 다른 장치로 데이터를 송신할 때 일어나는 시간의 차이나 속도의 차이를 보상하기 위하여 사용된다.

최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화가 진행되고 있다. 메모리 장치의 고성능화를 위해 메모리 장치에 포함되는 버퍼의 고속화는 필수적이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 입력 버퍼에 포함되는 피드백 회로로 인한 신호의 크기 감소를 방지하여 성능을 높일 수 있는 입력 버퍼를 제공하는 것이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 입력 버퍼에 포함되는 피드백 회로로 인한 신호의 크기 감소를 방지하여 성능을 높일 수 있는 메모리 장치를 제공하는 것이다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 입력 버퍼는 제1 버퍼부, 피드백 부 및 제2 버퍼부를 포함한다. 제1 버퍼부는 입력 신호에 기초하여 출력 노드로 증폭 신호를 출력한다. 피드백 부는 상기 출력 노드와 연결되는 피드백 회로를 이용하여 상기 증폭 신호를 제어한다. 제2 버퍼부는 상기 출력 노드로부터 상기 증폭 신호를 버퍼링하여 버퍼 출력 신호를 제공한다.

예시적인 실시예에 있어서, 상기 피드백 부는 피드백 저항부 및 피드백 인버터부를 포함할 수 있다. 피드백 저항부는 상기 출력 노드로부터 상기 증폭 신호를 수신하고, 피드백 노드에 피드백 신호를 제공할 수 있다. 피드백 인버터부는 상기 피드백 노드 및 상기 출력 노드 사이에 연결되고, 상기 피드백 노드로부터 수신되는 상기 피드백 신호에 기초하여 상기 증폭 신호를 제어할 수 있다.

예시적인 실시예에 있어서, 상기 피드백 저항부는 저항의 크기가 조절되는 가변 저항을 포함할 수 있다.

예시적인 실시예에 있어서, 상기 가변 저항은 복수의 저항들 및 복수의 저항 스위치들을 포함할 수 있다. 상기 복수의 저항들은 직렬 또는 병렬로 연결될 수 있다. 상기 복수의 저항 스위치들은 상기 복수의 저항들 각각에 연결될 수 있다.

예시적인 실시예에 있어서, 상기 피드백 인버터부는 로직 하이 및 로직 로우를 구분하는 로직 문턱값이 조절되는 피드백 인버터를 포함할 수 있다.

예시적인 실시예에 있어서, 상기 피드백 인버터의 로직 문턱값은 상기 제2 버퍼부에 포함되는 상기 제1 인버터의 로직 문턱값과 일치할 수 있다.

예시적인 실시예에 있어서, 상기 피드백 인버터는 복수의 피모스 트랜지스터들, 복수의 엔모스 트랜시스터들 및 복수의 트랜지스터 스위치들을 포함할 수 있다. 상기 복수의 피모스 트랜지스터들은 전원 전압에 연결될 수 있다. 상기 복수의 엔모스 트랜시스터들은 접지 전압에 연결될 수 있다. 상기 복수의 트랜지스터 스위치들은 상기 복수의 피모스 트랜지스터들 및 상기 복수의 엔모스 트랜지스터들 각각을 상기 출력 노드에 연결할 수 있다.

예시적인 실시예에 있어서, 상기 복수의 트랜지스터 스위치들은 상기 입력 버퍼 외부에서 제공되는 복수의 제어 신호들 각각에 기초하여 독립적으로 제어될 수 있다.

예시적인 실시예에 있어서, 상기 복수의 제어 신호들에 따라 상기 복수의 피모스 트랜지스터들 및 상기 복수의 엔모스 트랜지스터들 각각을 제어하여 상기 로직 문턱 전압이 조절될 수 있다.

예시적인 실시예에 있어서, 상기 입력 버퍼 외부로부터 제공되는 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-온 또는 턴-오프될 수 있다.

예시적인 실시예에 있어서, 상기 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-오프되는 경우, 상기 피드백 부에 포함되는 상기 병렬로 연결되는 복수의 저항 스위치들은 턴-오프될 수 있다.

예시적인 실시예에 있어서, 상기 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-오프되는 경우, 상기 피드백 부에 포함되는 상기 복수의 트랜지스터 스위치들은 턴-오프될 수 있다.

예시적인 실시예에 있어서, 상기 피드백 부는 상기 피드백 저항부 및 상기 피드백 인버터부 사이에 피드백 스위치를 더 포함할 수 있다. 상기 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-오프되는 경우, 상기 피드백 스위치는 턴-오프될 수 있다.

예시적인 실시예에 있어서, 상기 제1 버퍼부는 인버터를 이용하여 구현될 수 있다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치는 입력 버퍼 및 메모리 셀 어레이를 포함한다. 상기 입력 버퍼는 입력 신호에 기초하여 버퍼 출력 신호를 출력한다. 상기 메모리 셀 어레이는 상기 버퍼 출력 신호에 상응하는 데이터를 저장한다. 상기 입력 버퍼는 제1 버퍼부, 피드백 부 및 제2 버퍼부를 포함한다. 상기 제1 버퍼부는 입력 신호에 기초하여 출력 노드로 증폭 신호를 출력한다. 상기 피드백 부는 상기 출력 노드와 연결되는 피드백 회로를 이용하여 상기 증폭 신호를 제어한다. 상기 제2 버퍼부는 상기 출력 노드로부터 상기 증폭 신호를 버퍼링하여 버퍼 출력 신호를 제공한다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 제1 버퍼부가 입력 신호에 기초하여 출력 노드에 증폭 신호를 출력하는 단계, 상기 출력 노드에 연결되는 피드백 회로를 이용하여 상기 증폭 신호를 제어하는 단계, 제2 버퍼부가 상기 제1 노드로부터 수신되는 상기 증폭 신호를 버퍼링하여 버퍼 출력 신호를 제공하는 단계 및 상기 버퍼 출력 신호를 메모리 셀 어레이에 제공하는 단계를 포함한다.

예시적인 실시예에 있어서, 상기 제1 버퍼부에 전달되는 상기 입력 신호는 제1 입력 신호 및 제2 입력 신호를 포함할 수 있다. 상기 제2 입력 신호는 제1 입력 신호의 반전 신호일 수 있다.

예시적인 실시예에 있어서, 상기 제1 버퍼부에 전달되는 상기 입력 신호는 제1 입력 신호 및 제2 입력 신호를 포함할 수 있다. 상기 제2 입력 신호는 상기 제1 버퍼부를 포함하는 입력 버퍼 외부로부터 제공되는 기준 신호일 수 있다.

예시적인 실시예에 있어서, 상기 제2 버퍼부는 논리 연산 게이트를 포함하여 구현되고, 상기 논리 연산 게이트의 로직 문턱값은 상기 피드백 회로에 포함되는 인버터의 로직 문턱값과 일치할 수 있다.

예시적인 실시예에 있어서, 상기 논리 연산 게이트의 입력들 중 하나의 입력에는 상기 제2 버퍼부를 포함하는 입력 버퍼 외부로부터 제공되는 게이트 제어 신호가 제공될 수 있다.

본 발명의 실시예들에 따른 입력 버퍼는 입력 버퍼에 포함되는 피드백 회로로 인한 신호의 크기 감소를 방지하여 입력 버퍼를 포함하는 메모리 장치의 성능을 높일 수 있다.

도 1은 본 발명의 실시예들에 따른 입력 버퍼를 나타내는 블록도이다.
도 2는 도 1의 입력 버퍼에 포함되는 피드백 부를 나타내는 블록도이다.
도 3은 도 2의 피드백 부에 포함되는 피드백 저항부의 일 예를 나타내는 회로도이다.
도 4는 도 2의 피드백 부에 포함되는 피드백 저항부의 다른 예를 나타내는 회로도이다.
도 5는 도 2의 피드백 부에 포함되는 피드백 인버터부의 동작을 설명하기 위한 도면이다.
도 6은 기존 입력 버퍼의 일 예를 나타내는 도면이다.
도 7은 도 6의 기존 입력 버퍼에 포함되는 출력 노드의 전압을 나타내는 도면이다.
도 8은 도 6의 기존 입력 버퍼에 포함되는 제1 인버터 노드의 전압을 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 입력 버퍼를 나타내는 블록도이다.
도 10은 도 9의 입력 버퍼에 포함되는 출력 노드의 전압을 나타내는 도면이다.
도 11은 도 9의 입력 버퍼에 포함되는 제1 인버터 노드의 전압을 나타내는 도면이다.
도 12는 도 9의 입력 버퍼에 포함되는 피드백 인버터부의 일 예를 나타내는 회로도이다.
도 13은 인에이블 신호에 의해 제어되는 피드백 저항부의 일 예를 나타내는 도면이다.
도 14는 인에이블 신호에 의해 제어되는 피드백 인버터부의 일 예를 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 입력 버퍼를 나타내는 블록도이다.
도 16은 도 1의 입력 버퍼에 포함되는 제1 버퍼부의 일 예를 나타내는 도면이다.
도 17은 도 16의 제1 버퍼부의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 20은 도 18의 입력 버퍼에 포함되는 제2 버퍼부의 일 예를 나타내는 회로도이다.
도 21은 도 18의 입력 버퍼에 포함되는 제2 버퍼부의 다른 예를 나타내는 회로도이다.
도 22는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 23은 도 22의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 입력 버퍼를 나타내는 블록도이고, 도 2는 도 1의 입력 버퍼에 포함되는 피드백 부를 나타내는 블록도이다.

입력 버퍼(10)는 제1 버퍼부(100), 피드백 부(300) 및 제2 버퍼부(500)를 포함한다. 제1 버퍼부(100)는 입력 신호(S_IN)에 기초하여 출력 노드(N_B1)로 증폭 신호(S_A)를 출력한다. 예를 들어 입력 신호(S_IN)는 제1 입력 신호(S_IN1) 및 제2 입력 신호(S_IN2)일 수 있다. 제2 입력 신호(S_IN2)는 제1 입력 신호(S_IN1)의 반전 신호일 수 있다. 제1 버퍼부(100)는 제1 입력 신호(S_IN1) 및 제2 입력 신호(S_IN2)의 차이를 증폭하는 차동 증폭기일 수 있다. 또한 제2 입력 신호(S_IN2)는 제1 버퍼부(100)의 외부에서 제공되는 기준 신호일 수 있다. 제1 버퍼부(100)는 제1 입력 신호(S_IN1)와 기준 신호에 기초하여 출력 노드(N_B1)로 증폭 신호(S_A)를 제공할 수 있다. 예를 들어 제1 버퍼부(100)는 인버터를 이용하여 구현될 수 있다. 인버터는 입력 신호(S_IN)에 기초하여 증폭 신호(S_A)를 출력할 수 있다.

피드백 부(300)는 출력 노드(N_B1)와 연결되는 피드백 회로를 이용하여 증폭 신호(S_A)를 제어한다. 피드백 부(300)는 출력 노드(N_B1)에 연결될 수 있다. 피드백 부(300)는 피드백 저항부(310) 및 피드백 인버터부(330)를 포함할 수 있다. 피드백 저항부(310)는 출력 노드(N_B1)로부터 증폭 신호(S_A)를 수신하고, 피드백 노드(N_FB)에 피드백 신호(S_FB)를 제공할 수 있다. 피드백 인버터부(330)는 피드백 노드(N_FB) 및 출력 노드(N_B1) 사이에 연결되고, 피드백 노드(N_FB)로부터 수신되는 피드백 신호(S_FB)에 기초하여 증폭 신호(S_A)를 제어할 수 있다.

도 9를 참조하여 후술하는 바와 같이, 피드백 인버터부(330)는 피드백 인버터를 포함할 수 있다. 제2 버퍼부(500)는 복수의 인버터들을 포함할 수 있다. 피드백 부(300)는 출력 노드(N_B1)와 연결되어 증폭 신호(S_A)를 제어할 수 있다. 증폭 신호(S_A)는 제2 버퍼부(500)에 포함되는 제1 인버터(501)에 전달될 수 있다. 제1 인버터(501)는 증폭 신호(S_A)를 반전하여 제1 인버터 노드(N_INV1)에 반전된 증폭 신호(/S_A)를 제공할 수 있다. 제2 버퍼부(500)에 포함되는 제1 인버터 노드(N_INV1)의 전압은 피드백 부(300)에 의해 감소되지 않을 수 있다. 제1 인버터 노드(N_INV1)의 전압이 감소하는 경우, 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션(duty distorsion)이 발생하여 입력 신호(S_IN)와 버퍼 출력 신호(S_BO) 사이에 에러가 발생할 수 있다.

제2 버퍼부(500)는 출력 노드(N_B1)로부터 증폭 신호(S_A)를 버퍼링하여 버퍼 출력 신호(S_BO)를 제공한다. 제2 버퍼부(500)는 복수의 인버터들을 포함할 수 있다. 제2 버퍼부(500)에 포함되는 복수의 인버터들은 단계적으로 증폭 신호(S_A)를 증폭하여 버퍼 출력 신호(S_BO)를 제공할 수 있다. 예를 들어 증폭 신호(S_A)를 16배 증폭시켜 버퍼 출력 신호(S_BO)를 제공하는 경우, 제1 인버터(501)는 증폭 신호(S_A)를 2배 증폭시켜 제2 인버터(502)에 제공하고, 제2 인버터(502)는 제1 인버터(501) 출력 신호를 2배 증폭시켜 제3 인버터(503)에 제공하고, 제3 인버터(503)는 제2 인버터(502) 출력 신호를 2배 증폭시켜 제4 인버터(504)에 제공하고, 제4 인버터(504)는 제3 인버터(503) 출력 신호를 2배 증폭시켜 버퍼 출력 신호(S_BO)로서 출력할 수 있다.

본 발명에 따른 입력 버퍼(10)는 피드백 부(300)를 출력 노드(N_B1)에 연결하여 제2 버퍼부(500)에 포함되는 제1 인버터 노드(N_INV1)와 분리하여 배치할 수 있다. 피드백 부(300)를 제1 인버터(501)와 분리하여 배치하면, 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압은 감소되지 않을 수 있다. 제1 인버터 노드(N_INV1)의 전압이 감소하는 경우, 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션이 발생하여 입력 신호(S_IN)와 버퍼 출력 신호(S_BO) 사이에 에러가 발생할 수 있다. 본 발명에 따른 입력 버퍼(10)를 사용하면 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압이 감소되지 않기 때문에 입력 버퍼(10)를 고속으로 동작시킬 수 있다.

도 3은 도 2의 피드백 부에 포함되는 피드백 저항부의 일 예를 나타내는 회로도이고, 도 4는 도 2의 피드백 부에 포함되는 피드백 저항부의 다른 예를 나타내는 회로도이다.

도 3 및 도 4를 참조하면, 피드백 저항부(310)는 복수의 저항들을 포함할 수 있다. 피드백 저항부(310)는 저항의 크기가 조절되는 가변 저항을 포함할 수 있다.

예시적인 실시예에 있어서, 가변 저항은 복수의 저항들 및 복수의 저항 스위치들을 포함할 수 있다. 복수의 저항들(311a 내지 314a 및 316a 내지 319a)은 직렬 또는 병렬로 연결될 수 있다. 복수의 저항 스위치들(311b내지 314b 및 316b 내지 319b)은 복수의 저항들(311a 내지 314a 및 316a 내지 319a) 각각에 연결될 수 있다.

예를 들어 복수의 저항들이 직렬로 연결되는 경우, 복수의 저항들은 제1 내지 제4 저항들(311a 내지 314a)을 포함할 수 있다. 제1 내지 제4 저항들(311a 내지 314a)은 제1 내지 제4 저항 스위치들(311b 내지 314b)에 의해 제어될 수 있다. 제1 저항 스위치(311b)가 턴-온되는 경우, 제2 저항(312a), 제3 저항(313a) 및 제4 저항(314a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 제2 저항 스위치(312b)가 턴-온되는 경우, 제1 저항(311a), 제3저항(313a) 및 제4 저항(314a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 제3 저항 스위치(313b)가 턴-온되는 경우, 제1 저항(311a), 제2 저항(312a) 및 제4 저항(314a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 제4 저항 스위치(314b)가 턴-온되는 경우, 제1 저항(311a), 제2 저항(312a) 및 제3 저항(313a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 턴-온되는 저항 스위치의 개수가 증가하면 가변 저항의 저항 값은 감소할 수 있다. 가변 저항은 피드백 부(300)에 포함되는 피드백 저항일 수 있다.

예를 들어 복수의 저항들이 병렬로 연결되는 경우, 복수의 저항들은 제1 내지 제4 저항들(316a 내지 319a)을 포함할 수 있다. 제1 내지 제4 저항들(316a 내지 319a)은 제1 내지 제4 저항 스위치들(316b 내지 319b)에 의해 제어될 수 있다. 제1 저항 스위치(316b)가 턴-온되는 경우, 제1 저항(316b)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 제2 저항 스위치(317b)가 턴-온되는 경우, 제2 저항(317a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 제3 저항 스위치(318b)가 턴-온되는 경우, 제3 저항(318a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 제4 저항 스위치(319b)가 턴-온되는 경우, 제4 저항(319a)을 통해서 출력 노드(N_B1)와 피드백 노드(N_FB)는 연결될 수 있다. 턴-온되는 저항 스위치의 개수가 증가하면 가변 저항의 저항 값은 감소할 수 있다. 가변 저항은 피드백 부(300)에 포함되는 피드백 저항일 수 있다.

도 5는 도 2의 피드백 부에 포함되는 피드백 인버터부의 동작을 설명하기 위한 도면이다.

도 5를 참조하면, 피드백 인버터부(330)는 로직 하이 및 로직 로우를 구분하는 로직 문턱값이 조절되는 피드백 인버터(335)를 포함할 수 있다. 예를 들어, 제1 곡선(CURVE1)에서 로직 문턱값은 제1 문턱 전압(VTH1)일 수 있다. 이 경우, 피드백 인버터(335)의 로직 문턱값이 제1 문턱 전압(VTH1)일 수 있다. 피드백 인버터(335)의 입력 전압이 제1 문턱 전압(VTH1)보다 작은 경우, 피드백 인버터(335)의 입력 전압은 로직 로우이고, 피드백 인버터(335)의 출력 전압은 로직 하이일 수 있다. 피드백 인버터(335)의 입력 전압이 제1 문턱 전압(VTH1)보다 큰 경우, 피드백 인버터(335)의 입력 전압은 로직 하이이고, 피드백 인버터(335)의 출력 전압은 로직 로우일 수 있다. 제2 곡선(CURVE2)에서 로직 문턱값은 제2 문턱 전압(VTH2)일 수 있다. 이 경우, 피드백 인버터(335)의 로직 문턱값이 제2 문턱 전압(VTH2)일 수 있다. 피드백 인버터(335)의 입력 전압이 제2 문턱 전압(VTH2)보다 작은 경우, 피드백 인버터(335)의 입력 전압은 로직 로우이고, 피드백 인버터(335)의 출력 전압은 로직 하이일 수 있다. 피드백 인버터(335)의 입력 전압이 제2 문턱 전압(VTH2)보다 큰 경우, 피드백 인버터(335)의 입력 전압은 로직 하이이고, 피드백 인버터(335)의 출력 전압은 로직 로우일 수 있다. 제3 곡선(CURVE3)에서 로직 문턱값은 제3 문턱 전압(VTH3)일 수 있다. 이 경우, 피드백 인버터(335)의 로직 문턱값이 제3 문턱 전압(VTH3)일 수 있다. 피드백 인버터(335)의 입력 전압이 제3 문턱 전압(VTH3)보다 작은 경우, 피드백 인버터(335)의 입력 전압은 로직 로우이고, 피드백 인버터(335)의 출력 전압은 로직 하이일 수 있다. 피드백 인버터(335)의 입력 전압이 제3 문턱 전압(VTH3)보다 큰 경우, 피드백 인버터(335)의 입력 전압은 로직 하이이고, 피드백 인버터(335)의 출력 전압은 로직 로우일 수 있다.

제1 문턱 전압(VTH1)은 제2 문턱 전압(VTH2)보다 작을 수 있고, 제2 문턱 전압(VTH2)은 제3 문턱 전압(VTH3)보다 작을 수 있다. 피드백 인버터(335)의 문턱값이 조절되는 경우, 피드백 인버터(335)의 문턱값은 제2 버퍼부(500)에 포함되는 제1 인버터(501)의 문턱값과 동일할 수 있다. 이 경우, 제2 버퍼부(500)에 포함되는 제1 인버터 노드(N_INV1)와 출력 노드(N_B1) 사이에 저항을 연결하여 피드백 회로를 구성하는 것과 유사한 결과를 얻을 수 있다. 다만 본 발명에 따른 입력 버퍼(10)와 같이, 피드백 부(300)를 제1 인버터(501)와 분리하여 배치하면, 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압은 감소되지 않을 수 있다. 제1 인버터 노드(N_INV1)의 전압이 감소하는 경우, 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션이 발생하여 입력 신호(S_IN)와 버퍼 출력 신호(S_BO) 사이에 에러가 발생할 수 있다. 본 발명에 따른 입력 버퍼(10)를 사용하면 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압이 감소되지 않기 때문에 입력 버퍼(10)를 고속으로 동작시킬 수 있다.

도 6은 기존 입력 버퍼의 일 예를 나타내는 도면이고, 도 7은 도 6의 기존 입력 버퍼에 포함되는 출력 노드의 전압을 나타내는 도면이고, 도 8은 도 6의 기존 입력 버퍼에 포함되는 제1 인버터 노드의 전압을 나타내는 도면이다.

도 6 내지 도 8을 참조하면, 기존의 입력 버퍼(10a)는 제1 버퍼부(100a) 및 제2 버퍼부(500)를 포함할 수 있다. 제1 버퍼부(100a)는 입력 신호(S_IN)에 기초하여 출력 노드(N_B1)로 증폭 신호(S_AA)를 출력할 수 있다. 제2 버퍼부(500)는 증폭 신호(S_AA)를 버퍼링하여 버퍼 출력 신호(S_BO)를 제공할 수 있다. 기존의 입력 버퍼(10a)에서는 제2 버퍼부(500a)에 포함되는 제1 인버터(501a)의 입력단과 출력단 사이에 피드백 저항(501b)이 연결될 수 있다. 제2 버퍼부(500a)에 포함되는 제1 인버터(501a)의 입력단은 출력 노드(N_B1)일 수 있다. 제2 버퍼부(500a)에 포함되는 제1 인버터(501a)의 출력단은 제1 인버터 노드(N_INV1)일 수 있다. 제2 버퍼부(500a)에 포함되는 제1 인버터(501a) 및 피드백 저항(501b)에 의해 형성되는 피드백 회로가 형성될 수 있다.

도 7을 참조하면, 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되지 않은 경우의 출력 노드(N_B1)의 전압은 실선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되는 경우의 출력 노드(N_B1)의 전압은 점선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 형성되는 피드백 회로에 의해 출력 노드(N_B1)의 전압은 피드백 회로가 없는 경우의 출력 노드(N_B1)의 전압보다 감소할 수 있다.

도 8을 참조하면, 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되지 않은 경우의 제1 인버터 노드(N_INV1)의 전압은 실선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되는 경우의 제1 인버터 노드(N_INV1)의 전압은 점선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 형성되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압은 피드백 회로가 없는 경우의 제1 인버터 노드(N_INV1)의 전압보다 감소할 수 있다. 입력 버퍼(10a)가 고속으로 동작하는 경우, 제1 인버터 노드(N_INV1)의 전압이 감소하면 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션(duty distorsion)이 발생하여 입력 신호(S_IN)와 버퍼 출력 신호(S_BO) 사이에 에러가 발생할 수 있다.

도 9는 본 발명의 일 실시예에 따른 입력 버퍼를 나타내는 블록도이고, 도 10은 도 9의 입력 버퍼에 포함되는 출력 노드의 전압을 나타내는 도면이고 도 11은 도 9의 입력 버퍼에 포함되는 제1 인버터 노드의 전압을 나타내는 도면이다.

입력 버퍼(10)는 제1 버퍼부(100), 피드백 부(300) 및 제2 버퍼부(500)를 포함한다. 제1 버퍼부(100)는 입력 신호(S_IN)에 기초하여 출력 노드(N_B1)로 증폭 신호(S_A)를 출력한다. 예를 들어 입력 신호(S_IN)는 제1 입력 신호(S_IN1) 및 제2 입력 신호(S_IN2)일 수 있다. 제2 입력 신호(S_IN2)는 제1 입력 신호(S_IN1)의 반전 신호일 수 있다. 또한 제2 입력 신호(S_IN2)는 제1 버퍼부(100)의 외부에서 제공되는 기준 신호일 수 있다.

피드백 인버터부(330)는 피드백 인버터(335)를 포함할 수 있다. 제2 버퍼부(500)는 복수의 인버터들을 포함할 수 있다. 피드백 부(300)는 출력 노드(N_B1)와 연결되어 증폭 신호(S_A)를 제어할 수 있다. 증폭 신호(S_A)는 제2 버퍼부(500)에 포함되는 제1 인버터(501)에 전달될 수 있다. 제1 인버터(501)는 증폭 신호(S_A)를 반전하여 제1 인버터 노드(N_INV1)에 반전된 증폭 신호(S_A)를 제공할 수 있다. 제2 버퍼부(500)에 포함되는 제1 인버터 노드(N_INV1)의 전압은 피드백 부(300)에 의해 감소되지 않을 수 있다. 제1 인버터 노드(N_INV1)의 전압이 감소하는 경우, 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션(duty distorsion)이 발생하여 입력 신호(S_IN)와 버퍼 출력 신호(S_BO) 사이에 에러가 발생할 수 있다.

제2 버퍼부(500)는 출력 노드(N_B1)로부터 증폭 신호(S_A)를 버퍼링하여 버퍼 출력 신호(S_BO)를 제공한다.

예시적인 실시예에 있어서, 피드백 인버터(335)의 로직 문턱값은 제2 버퍼부(500)에 포함되는 제1 인버터(501)의 로직 문턱값과 일치할 수 있다. 예를 들어 도 6의 입력 버퍼(10a)에 포함되는 피드백 회로는 도 9의 피드백 부(300)에 포함되는 피드백 회로일 수 있다. 도 6의 피드백 저항(501b)은 도 9의 피드백 저항부(310)에 포함되는 가변 저항과 대응될 수 있다. 도 6의 제2 버퍼부(500a)에 포함되는 제1 인버터(501a)는 도 9의 피드백 인버터부(330)에 포함되는 피드백 인버터(335)일 수 있다. 도 9와 같이 피드백 회로를 제2 버퍼부(500)와 분리하여 배치하는 경우, 피드백 회로에 의한 제1 인버터 노드(N_INV1)의 전압이 감소하는 것을 방지할 수 있다. 이 경우, 입력 버퍼(10)가 고속으로 동작하더라도 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션이 발생하지 않을 수 있다. 본 발명에 따른 입력 버퍼(10)를 사용하면 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압이 감소되지 않기 때문에 입력 버퍼(10)를 고속으로 동작시킬 수 있다. 이 경우, 피드백 부(300)에 포함되는 피드백 회로는 도 5의 제2 버퍼부(500a)에 포함되는 피드백 회로와 동일한 특성을 가질 수 있다. 따라서 피드백 인버터(335)의 로직 문턱값은 제2 버퍼부(500)에 포함되는 제1 인버터(501)의 로직 문턱값과 일치할 수 있다.

도 10을 참조하면, 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되지 않은 경우의 출력 노드(N_B1)의 전압은 실선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되는 경우의 출력 노드(N_B1)의 전압은 점선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 형성되는 피드백 회로에 의해 출력 노드(N_B1)의 전압은 피드백 회로가 없는 경우의 출력 노드(N_B1)의 전압보다 감소할 수 있다.

도 11을 참조하면, 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되지 않은 경우의 제1 인버터 노드(N_INV1)의 전압은 실선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 피드백 회로가 형성되는 경우의 제1 인버터 노드(N_INV1)의 전압은 점선으로 표시될 수 있다. 출력 노드(N_B1)와 제1 인버터 노드(N_INV1) 사이에 형성되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압은 피드백 회로가 없는 경우의 제1 인버터 노드(N_INV1)의 전압은 동일할 수 있다.

피드백 부(300)를 제2 버퍼부(500)에 포함되는 제1 인버터(501)와 분리하여 배치하면, 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압은 감소되지 않을 수 있다. 제1 인버터 노드(N_INV1)의 전압이 감소하는 경우, 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션이 발생하여 입력 신호(S_IN)와 버퍼 출력 신호(S_BO) 사이에 에러가 발생할 수 있다. 본 발명에 따른 입력 버퍼(10)를 사용하면 피드백 부(300)에 포함되는 피드백 회로에 의해 제1 인버터 노드(N_INV1)의 전압이 감소되지 않기 때문에 입력 버퍼(10)를 고속으로 동작시킬 수 있다.

도 12는 도 9의 입력 버퍼에 포함되는 피드백 인버터부의 일 예를 나타내는 회로도이다.

도 12를 참조하면, 피드백 인버터부(330)는 피드백 인버터(335)를 포함할 수 있다. 피드백 인버터(335)는 복수의 피모스 트랜지스터들(331a 내지 334a), 복수의 엔모스 트랜시스터들(331b 내지 334b) 및 복수의 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)을 포함할 수 있다. 복수의 피모스 트랜지스터들(331a 내지 334a)은 전원 전압에 연결될 수 있다. 복수의 엔모스 트랜시스터들(331b 내지 334b)은 접지 전압에 연결될 수 있다. 복수의 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)은 복수의 피모스 트랜지스터들(331a 내지 334a) 및 복수의 엔모스 트랜지스터들(331b 내지 334b) 각각을 출력 노드(N_B1)에 연결할 수 있다.

예시적인 실시예에 있어서, 복수의 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)은 입력 버퍼(10) 외부에서 제공되는 복수의 제어 신호들(CS1 내지 CS8) 각각에 기초하여 독립적으로 제어될 수 있다. 예를 들어, 복수의 피모스 트랜지스터들은 제1 내지 제4 피모스 트랜지스터들(331a 내지 334a)을 포함할 수 있다. 복수의 엔모스 트랜지스터들은 제1 내지 제4 엔모스 트랜지스터들(331b 내지 334b)을 포함할 수 있다. 복수의 트랜지스터 스위치들은 제1 내지 제8 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)을 포함할 수 있다. 제1 내지 제4 피모스 트랜지스터들(331a 내지 334a)은 제1 내지 제 4 트랜지스터 스위치들(331c 내지 334c)에 연결될 수 있다. 제1 내지 제4 엔모스 트랜지스터들(331b 내지 334b)은 제5 내지 제8 트랜지스터 스위치들(331d 내지 334d)에 연결될 수 있다. 제1 내지 제8 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)은 제1 내지 제8 제어 신호들(CS1 내지 CS8) 각각에 기초하여 독립적으로 제어될 수 있다.

예를 들어, 제1 내지 제4 제어 신호들(CS1 내지 CS4)에 의해 제1 내지 제4 피모스 트랜지스터들(331a 내지 334a)을 제어하여 피드백 인버터(335)의 로직 문턱값을 조절할 수 있다. 제5 내지 제 8 제어 신호들(CS5 내지 CS8)에 의해 제1 내지 제4 엔모스 트랜지스터들(331b 내지 334b)을 제어하여 피드백 인버터(335)의 로직 문턱값을 조절할 수 있다. 또한 제1 내지 제8 제어 신호들(CS1 내지 CS8)에 의해 제1 내지 제4 피모스 트랜지스터들(331a 내지 334a) 및 제 1 내지 제4 엔모스 트랜지스터들(331b 내지 334b)을 동시에 제어하여 피드백 인버터(335)의 로직 문턱값을 조절할 수 있다. 피드백 인버터부(330)에 포함되는 피드백 인버터(335)의 로직 문턱값은 제1 내지 제8 제어 신호들(CS1 내지 CS8)을 이용해서 조절될 수 있다. 피드백 인버터(335)의 로직 문턱값이 제2 버퍼부(500)에 포함되는 제1 인버터(501)의 로직 문턱값과 일치하도록 제1 내지 제8 제어 신호를 조절할 수 있다.

예를 들어 도 6의 입력 버퍼(10a)에 포함되는 피드백 회로는 도 9의 피드백 부(300)에 포함되는 피드백 회로일 수 있다. 도 6의 피드백 저항(501b)은 도 9의 피드백 저항부(310)에 포함되는 가변 저항과 대응될 수 있다. 도 6의 제2 버퍼부(500a)에 포함되는 제1 인버터(501a)는 도 9의 피드백 인버터부(330)에 포함되는 피드백 인버터(335)일 수 있다. 도 9와 같이 피드백 회로를 제2 버퍼부(500)와 분리하여 배치하는 경우, 피드백 회로에 의한 제1 인버터 노드(N_INV1)의 전압이 감소하는 것을 방지할 수 있다. 이 경우, 입력 버퍼(10)가 고속으로 동작하더라도 제2 버퍼부(500)에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션이 발생하지 않을 수 있다. 이 경우, 피드백 부(300)에 포함되는 피드백 회로는 도 6의 제2 버퍼부(500a)에 포함되는 피드백 회로와 동일한 특성을 가질 수 있다. 따라서 피드백 인버터(335)의 로직 문턱값은 제2 버퍼부(500)에 포함되는 제1 인버터(501)의 로직 문턱값과 일치할 수 있다.

예시적인 실시예에 있어서, 복수의 제어 신호들(CS1 내지 CS8)에 따라 복수의 피모스 트랜지스터들(331a 내지 334a) 및 복수의 엔모스 트랜지스터들(331a 내지 334a) 각각을 제어하여 로직 문턱 전압이 조절될 수 있다.

도 13은 인에이블 신호에 의해 제어되는 피드백 저항부의 일 예를 나타내는 도면이다.

도 13을 참조하면, 피드백 저항부(310)는 복수의 저항들을 포함할 수 있다. 피드백 저항부(310)는 저항의 크기가 조절되는 가변 저항을 포함할 수 있다. 예시적인 실시예에 있어서, 입력 버퍼(10) 외부로부터 제공되는 인에이블 신호(EN)에 기초하여 제1 버퍼부(100)가 턴-온 또는 턴-오프될 수 있다.

예를 들어 복수의 저항들이 병렬로 연결되는 경우, 복수의 저항들은 제1 내지 제4 저항들(316a 내지 319a)을 포함할 수 있다. 복수의 저항 스위치들은 제1 내지 제4 저항 스위치들(316b 내지 319b)을 포함할 수 있다. 입력 버퍼(10) 외부로부터 제공되는 인에이블 신호(EN)에 기초하여 제1 버퍼부(100)가 턴-오프되는 경우, 제1 저항(316a)과 피드백 노드(N_FB) 사이에 연결되는 제1 저항 스위치(316b)는 턴-오프되고, 제2 저항(317a)과 피드백 노드(N_FB) 사이에 연결되는 제2 저항 스위치(317b)는 턴-오프되고, 제3 저항(318a)과 피드백 노드(N_FB) 사이에 연결되는 제3 저항 스위치(318b)는 턴-오프되고, 제4 저항(319a)과 피드백 노드(N_FB) 사이에 연결되는 제4 저항 스위치(319b)는 턴-오프될 수 있다. 제1 버퍼부(100)가 동작을 중단하는 경우, 입력 버퍼(10)의 동작은 중단될 수 있다. 입력 버퍼(10)의 동작이 중단되는 경우, 피드백 저항부(310)에 포함되는 저항 스위치들(316b 내지 319b)은 턴-오프될 수 있다.

예시적인 실시예에 있어서, 인에이블 신호(EN)에 기초하여 제1 버퍼부(100)가 턴-오프되는 경우, 피드백 부(300)에 포함되는 상기 병렬로 연결되는 복수의 저항 스위치들(316b 내지 319b)은 턴-오프될 수 있다.

도 14는 인에이블 신호에 의해 제어되는 피드백 인버터부의 일 예를 나타내는 도면이다.

도 14를 참조하면, 피드백 인버터부(330)는 피드백 인버터(335)를 포함할 수 있다. 피드백 인버터(335)는 복수의 피모스 트랜지스터들(331a 내지 334a), 복수의 엔모스 트랜지스터들(331b 내지 334b) 및 복수의 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)을 포함할 수 있다. 복수의 피모스 트랜지스터들(331a 내지 334a)은 전원 전압에 연결될 수 있다. 복수의 엔모스 트랜시스터들은 접지 전압에 연결될 수 있다. 복수의 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)은 복수의 피모스 트랜지스터들(331a 내지 334a) 및 복수의 엔모스 트랜지스터들(331b 내지 334b) 각각을 출력 노드(N_B1)에 연결할 수 있다.

예시적인 실시예에 있어서, 인에이블 신호(EN)에 기초하여 제1 버퍼부(100)가 턴-오프되는 경우, 피드백 부(300)에 포함되는 복수의 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)은 턴-오프될 수 있다.

예를 들어, 복수의 피모스 트랜지스터들은 제1 내지 제4 피모스 트랜지스터들(331a 내지 334a)을 포함할 수 있다. 복수의 엔모스 트랜지스터들(331b 내지 334b)은 제1 내지 제4 엔모스 트랜지스터들(331b 내지 334b)을 포함할 수 있다. 복수의 트랜지스터 스위치들은 제1 내지 제8 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)을 포함할 수 있다. 제1 내지 제4 피모스 트랜지스터들(331a 내지 334a)은 제1 내지 제 4 트랜지스터 스위치들(331c 내지 334c)에 연결될 수 있다. 제1 내지 제4 엔모스 트랜지스터들(331b 내지 334b)은 제5 내지 제8 트랜지스터 스위치들(331d 내지 334d)에 연결될 수 있다. 인에이블 신호(EN)에 기초하여 제1 버퍼부(100)가 턴-오프되는 경우, 제1 내지 제8 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)은 인에이블 신호(EN)에 기초하여 턴-오프될 수 있다. 제1 버퍼부(100)가 동작을 중단하는 경우, 입력 버퍼(10)의 동작은 중단될 수 있다. 입력 버퍼(10)의 동작이 중단됨에도 불구하고, 제1 내지 제8 트랜지스터 스위치들(331c 내지 334c 및 331d 내지 334d)이 턴-온되면 전원 전압과 접지 전압 사이에 전류가 흐를 수 있다. 입력 버퍼(10)가 동작을 중단한 경우, 전원 전압과 접지 전압 사이에 전류가 흐르는 것을 방지하기 위하여 제1 내지 제8 트랜지스터 스위치를 턴-오프할 수 있다.

도 15는 본 발명의 일 실시예에 따른 입력 버퍼를 나타내는 블록도이다.

도 15를 참조하면, 입력 버퍼(10)는 제1 버퍼부(100), 피드백 부(300) 및 제2 버퍼부(500)를 포함할 수 있다. 제1 버퍼부(100)는 입력 신호(S_IN)에 기초하여 출력 노드(N_B1)로 증폭 신호(S_A)를 출력할 수 있다. 피드백 부(300)는 출력 노드(N_B1)와 연결되는 피드백 회로를 이용하여 증폭 신호(S_A)를 제어할 수 있다. 제2 버퍼부(500)는 출력 노드(N_B1)로부터 증폭 신호(S_A)를 버퍼링하여 버퍼 출력 신호(S_BO)를 제공할 수 있다.

예시적인 실시예에 있어서, 피드백 부(300)는 피드백 저항부(310) 및 피드백 인버터부(330) 사이에 피드백 스위치(350, 370)를 더 포함할 수 있다. 인에이블 신호(EN)에 기초하여 제1 버퍼부(100)가 턴-오프되는 경우, 피드백 스위치(350, 370)는 턴-오프될 수 있다. 예를 들어 피드백 스위치(350)는 피드백 저항부(310) 및 피드백 인버터부(330) 사이에 피드백 신호(S_FB)가 전달되는 도선 상에 형성될 수 있다. 또한 피드백 스위치(370)는 피드백 저항부(310) 및 피드백 인버터부(330) 사이에 증폭 신호(S_A)가 전달되는 도선 상에 형성될 수 있다. 제1 버퍼부(100)가 인에이블 신호(EN)에 기초하여 동작을 중단하는 경우, 입력 버퍼(10)의 동작은 중단될 수 있다. 입력 버퍼(10)의 동작이 중단되는 경우, 피드백 부(300)에 포함되는 피드백 스위치(350, 370)는 턴-오프될 수 있다.

도 16은 도 1의 입력 버퍼에 포함되는 제1 버퍼부의 일 예를 나타내는 도면이고, 도 17은 도 16의 제1 버퍼부의 동작을 설명하기 위한 도면이다.

도 16 및 도 17을 참조하면, 제1 버퍼부(100)는 인버터를 포함할 수 있다. 제1 버퍼부(100)는 입력 신호(S_IN)를 증폭할 수 있다. 제1 버퍼부(100)에 포함되는 인버터(110)는 증폭기로 사용될 수 있다. 예를 들어 제1 버퍼부(100)에 포함되는 인버터(110)의 입력 전압(VIN)은 점선으로 표시될 수 있다. 제1 버퍼부(100)에 포함되는 인버터(110)의 출력 전압(VOUT)은 실선으로 표시될 수 있다. 제1 버퍼부(100)에 포함되는 인버터(110)의 입력 전압(VIN)이 로직 문턱값보다 작은 경우, 인버터의 출력 전압(VOUT)은 전원 전압일 수 있다. 제1 버퍼부(100)에 포함되는 인버터(110)의 입력 전압(VIN)이 로직 문턱값보다 큰 경우, 인버터의 출력 전압(VOUT)은 접지 전압일 수 있다. 결과적으로 인버터(110)의 입력 전압(VIN)은 전원 전압 또는 접지 전압으로 증폭되어 인버터(110)의 출력 전압(VOUT)으로 제공될 수 있다.

도 18은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.

도 9 및도 18을 참조하면, 메모리 장치는 입력 버퍼(10) 및 메모리 셀 어레이(200)를 포함한다. 입력 버퍼(10)는 입력 신호(S_IN)에 기초하여 버퍼 출력 신호(S_BO)를 출력한다. 메모리 셀 어레이(200)는 버퍼 출력 신호(S_BO)에 상응하는 데이터를 저장한다.

제2 버퍼부(500)는 출력 노드(N_B1)로부터 증폭 신호(S_A)를 버퍼링하여 버퍼 출력 신호(S_BO)를 제공한다. 제2 버퍼부(500)는 복수의 인버터들을 포함할 수 있다. 제2 버퍼부(500)에 포함되는 복수의 인버터들은 단계적으로 증폭 신호(S_A)를 증폭하여 버퍼 출력 신호(S_BO)를 제공할 수 있다. 예를 들어 증폭 신호(S_A)를 16배 증폭시켜 버퍼 출력 신호(S_BO)를 제공하는 경우, 제1 인버터(501)는 증폭 신호(S_A)를 2배 증폭시켜 제2 인버터(502)에 제공하고, 제2 인버터(502)는 제1 인버터 출력 신호를 2배 증폭시켜 제3 인버터(503)에 제공하고, 제3 인버터(503)는 제2 인버터(502) 출력 신호를 2배 증폭시켜 제4 인버터(504)에 제공하고, 제4 인버터(504)는 제3 인버터(503) 출력 신호를 2배 증폭시켜 버퍼 출력 신호(S_BO)로서 출력할 수 있다.

도 19는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.

도 19를 참조하면, 메모리 장치의 동작 방법에서는 제1 버퍼부(100)가 입력 신호(S_IN)에 기초하여 출력 노드(N_B1)에 증폭 신호(S_A)를 출력한다(S100). 출력 노드(N_B1)에 연결되는 피드백 회로를 이용하여 증폭 신호(S_A)를 제어한다(S101). 제2 버퍼부(500)가 제1 노드로부터 수신되는 증폭 신호(S_A)를 버퍼링하여 버퍼 출력 신호(S_BO)를 제공한다(S102) 버퍼 출력 신호(S_BO)를 메모리 셀 어레이(200)에 제공한다(S103).

예시적인 실시예에 있어서, 제1 버퍼부(100)에 전달되는 입력 신호(S_IN)는 제1 입력 신호(S_IN1) 및 제2 입력 신호(S_IN2)를 포함할 수 있다. 제2 입력 신호(S_IN2)는 제1 입력 신호(S_IN1)의 반전 신호일 수 있다.

예시적인 실시예에 있어서, 제1 버퍼부(100)에 전달되는 입력 신호(S_IN)는 제1 입력 신호(S_IN1) 및 제2 입력 신호(S_IN2)를 포함할 수 있다. 제2 입력 신호(S_IN2)는 제1 버퍼부(100)를 포함하는 입력 버퍼(10) 외부로부터 제공되는 기준 신호일 수 있다.

도 20은 도 18의 입력 버퍼에 포함되는 제2 버퍼부의 일 예를 나타내는 회로도이다.

도 20을 참조하면, 제2 버퍼부(500)는 논리 연산 게이트(501e)를 포함하여 구현되고, 논리 연산 게이트(501e)의 로직 문턱값은 피드백 회로에 포함되는 피드백 인버터(335)의 로직 문턱값과 일치할 수 있다. 예를 들어 제2 버퍼부(500)는 논리 연산 게이트(501e) 및 복수의 인버터들(502 내지 504)을 포함할 수 있다. 논리 연산 게이트(501e)는 낸드 게이트일 수 있다. 낸드 게이트(501e)의 입력들 중 하나의 입력에 제1 게이트 제어 신호(S_GC1)가 전달될 수 있다. 제1 게이트 제어 신호(S_GC1)가 로직 하이인 경우 증폭 신호(S_A)가 로직 하이이면 낸드 게이트(501e)의 출력은 로직 로우가 될 수 있다. 제1 게이트 제어 신호(S_GC1)가 로직 하이인 경우 증폭 신호(S_A)가 로직 로우이면 낸드 게이트(501e)의 출력은 로직 하이가 될 수 있다. 다시 말해서 낸드 게이트(501e)는 인버터와 같이 사용될 수 있다. 제1 게이트 제어 신호(S_GC1)는 제2 버퍼부(500)를 제어하는 신호로서 사용될 수 있다.

도 21은 도 18의 입력 버퍼에 포함되는 제2 버퍼부의 다른 예를 나타내는 회로도이다.

도 21을 참조하면, 제2 버퍼부(500)는 논리 연산 게이트(503f) 및 복수의 인버터들(501 내지 502 및 504)을 포함할 수 있다. 논리 연산 게이트(503f)는 노어 게이트일 수 있다. 노어 게이트(503f)의 입력들 중 하나의 입력에 제2 게이트 제어 신호(S_GC2)가 전달될 수 있다. 제2 게이트 제어 신호(S_GC2)가 로직 로우인 경우 증폭 신호(S_A)가 로직 하이이면 노어 게이트(503f)의 출력은 로직 로우가 될 수 있다. 제2 게이트 제어 신호(S_GC2)가 로직 로우인 경우 증폭 신호(S_A)가 로직 로우이면 노어 게이트(503f)의 출력은 로직 하이가 될 수 있다. 다시 말해서 노어 게이트(503f)는 인버터와 같이 사용될 수 있다. 제2 게이트 제어 신호(S_GC2)는 제2 버퍼부(500)를 제어하는 신호로서 사용될 수 있다.

예시적인 실시예에 있어서, 논리 연산 게이트의 입력들 중 하나의 입력에는 제2 버퍼부(500)를 포함하는 입력 버퍼(10) 외부로부터 제공되는 게이트 제어 신호(S_GC2)가 제공될 수 있다.

도 22는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 22를 참조하면, 컴퓨팅 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 컴퓨팅 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.

컴퓨팅 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 컴퓨팅 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.

도 23은 도 22의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 23을 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.

어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.

또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.

한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

본 발명에 따른 입력 버퍼는 피드백 부를 출력 노드에 연결하여 제2 버퍼부에 포함되는 제1 인버터 노드와 분리하여 배치할 수 있다. 피드백 부를 제1 인버터와 분리하여 배치하면, 피드백 부에 포함되는 피드백 회로에 의해 제1 인버터 노드의 전압은 감소되지 않을 수 있다. 제1 인버터 노드의 전압이 감소하는 경우, 제2 버퍼부에 포함되는 복수의 인버터들의 출력에서 듀티 디스토션이 발생하여 입력 신호와 버퍼 출력 신호 사이에 에러가 발생할 수 있다. 본 발명에 따른 입력 버퍼를 사용하면 피드백 부에 포함되는 피드백 회로에 의해 제1 인버터 노드의 전압이 감소되지 않기 때문에 입력 버퍼를 고속으로 동작시킬 수 있다.

본 발명의 실시예들에 따른 입력 버퍼는 피드백 회로로 인한 신호의 크기 감소를 방지하여 성능을 높일 수 있어 입력 버퍼를 사용하는 반도체 장치에 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

입력 신호에 기초하여 출력 노드로 증폭 신호를 출력하는 제1 버퍼부;
상기 출력 노드와 연결되는 피드백 회로를 이용하여 상기 증폭 신호를 제어하는 피드백 부; 및
상기 출력 노드로부터 상기 증폭 신호를 버퍼링하여 버퍼 출력 신호를 제공하는 제2 버퍼부를 포함하고,
상기 피드백 부는,
상기 출력 노드로부터 상기 증폭 신호를 수신하고, 피드백 노드에 피드백 신호를 제공하는 피드백 저항부; 및
상기 피드백 노드 및 상기 출력 노드 사이에 연결되고, 상기 피드백 노드로부터 수신되는 상기 피드백 신호에 기초하여 상기 증폭 신호를 제어하는 피드백 인버터부를 포함하며,
상기 피드백 인버터부는 로직 하이 및 로직 로우를 구분하는 로직 문턱값이 조절되는 피드백 인버터를 포함하고,
상기 피드백 인버터의 로직 문턱값은 상기 제2 버퍼부에 포함되는 제1 인버터의 로직 문턱값과 일치하는 것을 특징으로 하는 입력 버퍼.
제1 항에 있어서,
상기 피드백 저항부는 저항의 크기가 조절되는 가변 저항을 포함하고,
상기 가변 저항은,
직렬 또는 병렬로 연결되는 복수의 저항들; 및
상기 복수의 저항들 각각에 연결되는 복수의 저항 스위치들을 포함하는 것을 특징으로 하는 입력 버퍼.
삭제
제2 항에 있어서, 상기 피드백 인버터는,
전원 전압에 연결되는 복수의 피모스 트랜지스터들;
접지 전압에 연결되는 복수의 엔모스 트랜시스터들; 및
상기 복수의 피모스 트랜지스터들 및 상기 복수의 엔모스 트랜지스터들 각각을 상기 출력 노드에 연결하는 복수의 트랜지스터 스위치들을 포함하는 것을 특징으로 하는 입력 버퍼.
제4 항에 있어서,
상기 복수의 트랜지스터 스위치들은 상기 입력 버퍼 외부에서 제공되는 복수의 제어 신호들 각각에 기초하여 독립적으로 제어되고,
상기 복수의 제어 신호들에 따라 상기 복수의 피모스 트랜지스터들 및 상기 복수의 엔모스 트랜지스터들 각각을 제어하여 상기 로직 문턱값이 조절되는 것을 특징으로 하는 입력 버퍼.
제4 항에 있어서,
상기 입력 버퍼 외부로부터 제공되는 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-온 또는 턴-오프되고,
상기 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-오프되는 경우, 상기 피드백 부에 포함되는 상기 복수의 트랜지스터 스위치들은 턴-오프되는 것을 특징으로 하는 입력 버퍼.
제6 항에 있어서,
상기 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-오프되는 경우, 상기 피드백 부에 포함되는 상기 병렬로 연결되는 복수의 저항 스위치들은 턴-오프되는 것을 특징으로 하는 입력 버퍼.
제6 항에 있어서,
상기 피드백 저항부 및 상기 피드백 인버터부 사이에 피드백 스위치를 더 포함하고,
상기 인에이블 신호에 기초하여 상기 제1 버퍼부가 턴-오프되는 경우, 상기 피드백 스위치는 턴-오프되는 것을 특징으로 하는 입력 버퍼.
제8 항에 있어서,
상기 제1 버퍼부는 인버터를 이용하여 구현되는 것을 특징으로 하는 입력 버퍼.
입력 신호에 기초하여 버퍼 출력 신호를 출력하는 입력 버퍼; 및
상기 버퍼 출력 신호에 상응하는 데이터를 저장하는 메모리 셀 어레이를 포함하고,
상기 입력 버퍼는,
입력 신호에 기초하여 출력 노드로 증폭 신호를 출력하는 제1 버퍼부;
상기 출력 노드와 연결되는 피드백 회로를 이용하여 상기 증폭 신호를 제어하는 피드백 부; 및
상기 출력 노드로부터 상기 증폭 신호를 버퍼링하여 버퍼 출력 신호를 제공하는 제2 버퍼부를 포함하고,
상기 피드백 부는,
상기 출력 노드로부터 상기 증폭 신호를 수신하고, 피드백 노드에 피드백 신호를 제공하는 피드백 저항부; 및
상기 피드백 노드 및 상기 출력 노드 사이에 연결되고, 상기 피드백 노드로부터 수신되는 상기 피드백 신호에 기초하여 상기 증폭 신호를 제어하는 피드백 인버터부를 포함하며,
상기 피드백 인버터부는 로직 하이 및 로직 로우를 구분하는 로직 문턱값이 조절되는 피드백 인버터를 포함하고,
상기 피드백 인버터의 로직 문턱값은 상기 제2 버퍼부에 포함되는 제1 인버터의 로직 문턱값과 일치하는 것을 특징으로 하는 메모리 장치.