JPH06120781A - フリップフロップ - Google Patents

Abstract

(57)【要約】 【目的】 消費電力の低減を図る。 【構成】 論理ゲートＧ２００、Ｇ２０２、Ｇ２０４及
びＧ２３２にて、マスターラッチが構成されている。論
理ゲートＧ２３３、Ｇ２１２、Ｇ２１４及びＧ２３４に
て、スレーブラッチが構成されている。又、論理ゲート
Ｇ２２６a 及びＧ２２８にて、クロック信号ＣＫが、フ
リップフロップの各部に分配されている。クリア入力信
号ＣＬバーがＬ状態となると、フリップフロップにはＬ
状態が強制設定される。このとき、前記クロック信号Ｃ
Ｋの分配が停止される。従って、前記クリア入力信号Ｃ
Ｌの入力時の前記クロック信号ＣＫの変化による不必要
な消費電力を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されるクロック信
号に同期してデータ入力信号に従った論理状態に変化す
ると共に、強制設定入力信号の入力時には、前記クロッ
ク信号及び前記データ入力信号に拘らず、前記論理状態
を所定状態に強制設定するフリップフロップに係り、あ
るいは、データ入力信号の入力時には、これに従った論
理状態に変化すると共に、強制設定入力信号の入力時に
は、前記データ入力信号に拘らず、前記論理状態を所定
状態に強制設定するフリップフロップに係り、その消費
電力を低減することができるフリップフロップに関す
る。

【０００２】

【従来の技術】電子機器の集積回路化は、電子機器全体
の大きさを小型化することができるだけでなく、電子機
器の信頼性の向上や消費電力の低減などの多くの利点を
有している。又、近年では、従来アナログ回路にて構成
された電子機器のデジタル回路化が進んでいる。デジタ
ル論理演算を行う論理回路は、組合せ回路と、順序回路
とに大別することができる。前記組合せ回路は、現在の
入力のみで所定の論理演算を行い、この論理演算結果を
出力するというものである。一方、前記順序回路は、出
力を現在の入力のみでは定めず、入力や該順序回路の過
去の履歴に依存して定めるものである。

【０００３】前記順序回路は、その入力の過去の履歴や
当該順序回路の過去の履歴を記憶する手段、即ちフリッ
プフロップを備えている。ある程度複雑な、一般的な論
理回路は、ほとんど前記順序回路となっている。従っ
て、一般的な論理回路には、フリップフロップが多く用
いられている。前記組合せ回路となっているものは、メ
モリのアドレスデコーダなど、比較的簡単なものに多
い。又、該フリップフロップには、様々な形態のものが
用いられており、それぞれ特徴を有している。

【０００４】以下、後述する本願の発明の特徴をより明
らかにするため、回路例を用いながら、従来のフリップ
フロップをより詳細に説明する。

【０００５】図７は、従来から用いられているマスタス
レーブＤフリップフロップの一例の回路図である。

【０００６】この図７において、論理ゲートＧ１００、
Ｇ１０２、Ｇ１０４及びＧ１３２にて、マスターラッチ
が構成されている。一方、論理ゲートＧ１３３、Ｇ１１
２、Ｇ１１４及びＧ１３４にて、スレーブラッチが構成
されている。該スレーブラッチからは、論理ゲートＧ１
２２を介して出力Ｑが出力され、論理ゲートＧ１２４を
介して出力ＱＮが出力される。又、当該マスタスレーブ
Ｄフリップフロップの各部には、論理ゲートＧ１２６及
びＧ１２８にてクロックＣＫから生成されるクロックΦ
及びクロックΦバーが供給される。

【０００７】この図７に示されるマスタスレーブＤフリ
ップフロップは、前記クロックＣＫのポジティブエッジ
にデータ入力信号Ｄの論理状態を記憶すると共に、該記
憶されている論理状態を出力Ｑとして出力すると共に、
該論理状態を反転させたものを出力Ｑとして出力する。

【０００８】前記マスターラッチにおいて、前記論理ゲ
ートＧ１００は、前記クロックＣＫがＬ状態のときに、
前記データ入力信号Ｄの論理状態を反転させたものを出
力する。又、該論理ゲートＧ１００は、前記クロック信
号ＣＫがＨ状態のときには、その出力はハイインピーダ
ンスとなる。又、当該マスターラッチにおいて、インバ
ータゲートである前記論理ゲートＧ１０２及びＧ１０４
にて、前記論理ゲートＧ１００を介して入力された前記
データ入力信号Ｄが記憶される。なお、前記論理ゲート
Ｇ１３２は、トランスファゲートである。該論理ゲート
Ｇ１３２は、前記クロック信号ＣＫがＨ状態のときにオ
ンとなり、Ｌ状態のときにオフとなる。

【０００９】次に、前記スレーブラッチにおいて、前記
論理ゲートＧ１３３は、トランスファゲートとなってい
る。該論理ゲートＧ１３３は、前記クロック信号ＣＫが
Ｈ状態のときにオンとなり、Ｌ状態のときにオフとな
る。又、当該スレーブラッチにおいて、前記論理ゲート
Ｇ１３３を介して入力される前記マスターラッチの出力
は、インバータゲートである前記論理ゲートＧ１１２及
びＧ１１４にて記憶される。なお、前記論理ゲートＧ１
３４は、トランスファゲートである。該論理ゲートＧ１
３４は、前記クロック信号ＣＫがＬ状態のときにオンと
なり、Ｈ状態のときにオフとなる。

【００１０】この図７に示されるようなマスタスレーブ
Ｄフリップフロップによれば、その入力とその出力に関
してフリップフロップを多数段接続したときに生ずる、
いわゆるレーシングという誤動作を確実に防止すること
が可能である。なお、この図７に示されるマスタスレー
ブＤフリップフロップの論理は、該図７の真理値表に示
される通りである。

【００１１】図８は、従来から用いられているクリア信
号入力付マスタスレーブＤフリップフロップの一例の回
路図である。

【００１２】この図８においては、クロック信号ＣＫの
ポジティブエッジに、データ入力信号Ｄの論理状態を記
憶すると共に、該記憶内容を出力Ｑとして出力し、又、
該論理状態を反転させたものを出力ＱＮとして出力す
る。又、該マスタスレーブＤフリップフロップは、クリ
ア入力信号ＣＬバーを有している。該クリア入力信号Ｃ
ＬバーがＬ状態となると、前記データ入力信号Ｄや前記
クロック信号ＣＫに拘らず、記憶されている論理状態及
び前記出力ＱがいずれもＬ状態となり、前記出力ＱＮは
Ｈ状態となる。

【００１３】前記図８に示されるマスタスレーブＤフリ
ップフロップにおいて、論理ゲートＧ２００、Ｇ２０
２、Ｇ２０４及びＧ２３２にてマスターラッチが構成さ
れている。又、該マスタスレーブＤフリップフロップに
おいて、論理ゲートＧ２３３、Ｇ２１２、Ｇ２１４及び
Ｇ２３４にてスレーブラッチが構成されている。該スレ
ーブラッチに記憶されている論理状態は、前記出力Ｑと
して出力され、該論理状態の反転したものは前記出力Ｑ
Ｎとして出力される。又、入力される前記クロック信号
ＣＫから論理ゲートＧ２２６及びＧ２２８によって、ク
ロック信号Φ、及び、クロック信号Φバーが生成され
る。該クロック信号φバーは、前記クロック信号ＣＫや
前記クロック信号Φと位相が１８０°異なる。これらク
ロック信号Φ及びΦバーは、当該マスタスレーブＤフリ
ップフロップの各部へと分配される。

【００１４】なお、この図８に示される前記マスタスレ
ーブＤフリップフロップの論理は、該図８の真理値表に
示される通りである。

【００１５】図９は、従来から用いられているプリセッ
ト入力付マスタスレーブＤフリップフロップの一例の回
路図である。

【００１６】この図９に示されるマスタスレーブＤフリ
ップフロップは、入力されるクロック信号ＣＫのポジテ
ィブエッジに、このとき入力されているデータ入力信号
Ｄの論理状態を記憶する。又、該マスタスレーブＤフリ
ップフロップは、プリセット入力信号ＰＲバーを入力す
る。該プリセット入力信号ＰＲバーがＬ状態となると、
前記データ入力信号Ｄ及び前記クロック信号ＣＫに拘ら
ず、記憶されている前記論理状態が強制的にＨ状態とな
る。従って、このときには、前記出力ＱがＨ状態とな
り、前記出力ＱＮがＬ状態となる。

【００１７】この図９に示されるマスタスレーブＤフリ
ップフロップにおいて、論理ゲートＧ３００、Ｇ３０
２、Ｇ３０４及びＧ３３２にて、マスターラッチが構成
されている。又、論理ゲートＧ３３３、Ｇ３１２、Ｇ３
１４及びＧ３３４にて、スレーブラッチが構成されてい
る。該スレーブラッチで記憶されている論理状態は、論
理ゲートＧ３２２及びＧ３２４によって、前記出力Ｑあ
るいは前記出力ＱＮとして出力される。又、入力されて
いる前記クロック信号ＣＫから、論理ゲートＧ３２６及
びＧ３２８にてクロック信号Φが生成される。又、前記
論理ゲートＧ３２６によって、前記クロック信号ＣＫ及
び前記クロック信号Φと位相が１８０°異なる、クロッ
ク信号Φバーが生成される。これらクロック信号Φ及び
Φバーは、当該マスタスレーブＤフリップフロップの各
部へと分配される。なお、この図９に示されるマスタス
レーブＤフリップフロップの論理内容は、該図９の真理
値表に示される通りである。

【００１８】図１０は、従来から用いられているクリア
入力及びプリセット入力付マスタスレーブＤフリップフ
ロップの一例の回路図である。

【００１９】この図１０に示されるマスタスレーブＤフ
リップフロップは、これに入力されるクロック信号ＣＫ
のポジティブエッジに、これに入力されるデータ入力信
号Ｄの論理状態を記憶する。又、当該マスタスレーブＤ
フリップフロップに入力されるプリセット入力信号ＰＲ
バーがＬ状態となると、前記データ入力信号Ｄや前記ク
ロック信号ＣＫに拘らず、これに記憶されている前記論
理状態が強制的にＨ状態となる。又、当該マスタスレー
ブＤフリップフロップに入力されているクリア入力信号
ＣＬバーがＬ状態となると、前記データ入力信号Ｄ、前
記クロック信号ＣＫ更には前記プリセット入力信号ＰＲ
バーに拘らず、これに記憶されている前記論理状態が強
制的にＬ状態となる。なお、この図１０に示される前記
マスタスレーブＤフリップフロップの論理は、当該図１
０の真理値表に示される通りである。

【００２０】この図１０に示される前記マスタスレーブ
Ｄフリップフロップにおいて、論理ゲートＧ４００、Ｇ
４０２、Ｇ４０４及びＧ４３２にて、マスターラッチが
構成されている。又、論理ゲートＧ４３３、Ｇ４１２、
Ｇ４１４及びＧ４３４にて、スレーブラッチが構成され
ている。該スレーブラッチに記憶されている論理状態
は、論理ゲートＧ４２２及びＧ４２３及びＧ４２４を介
して、出力Ｑとして出力される。又、該論理状態を反転
させたものが、出力ＱＮとして出力される。又、当該マ
スタスレーブＤフリップフロップに入力される前記クロ
ック信号ＣＫから、論理ゲートＧ４２６及びＧ４２８に
よって、クロック信号Φが生成される。又、前記論理ゲ
ートＧ４２６にて、前記クロック信号ＣＫ及び前記クロ
ック信号Φと位相が１８０°異なるクロック信号Φバー
が生成される。又、前記クリア入力信号ＣＬバーの入力
に、論理ゲートＧ４４０が用いられててる。前記プリセ
ット入力信号ＰＲバーの入力に、論理ゲートＧ４４２が
用いられている。

【００２１】

【発明が達成しようとする課題】前記図７〜図１０を用
いて前述したマスタスレーブＤフリップフロップなど、
前述した順序回路にて数多く用いられている様々なフリ
ップフロップにおいては、その消費電力の低減が共通の
課題である。

【００２２】論理回路のＣＭＯＳ（complementary meta
l oxide semiconductor ）化によって、消費電力が低減
されている。又、ラップトップコンピュータなどの携帯
型装置の実用化にあたっては、消費電力をより低減する
ことが課題となっている。更に、半導体集積回路の集積
度の向上に伴って、１チップ当りのジュール熱による発
熱量も問題となっており、この点でも消費電力の低減は
重要な課題となっている。

【００２３】本発明は、前記従来の問題点を解決するべ
く成されたもので、その消費電力を低減することができ
るフリップフロップを提供することを目的とする。

【００２４】

【課題を達成するための手段】本願の第１発明のフリッ
プフロップは、入力されるクロック信号に同期してデー
タ入力信号に従った論理状態に変化すると共に、強制設
定入力信号の入力時には、前記クロック信号及び前記デ
ータ入力信号に拘らず、前記論理状態を所定状態に強制
設定するフリップフロップにおいて、前記強制設定入力
信号の入力時には、前記クロック信号の、当該フリップ
フロップ内での分配範囲を縮小するクロック分配停止回
路を備えたことにより、前記課題を達成したものであ
る。

【００２５】又、本願の第２発明のフリップフロップ
は、データ入力信号の入力時には、これに従った論理状
態に変化すると共に、強制設定入力信号の入力時には、
前記データ入力信号に拘らず、前記論理状態を所定状態
に強制設定するフリップフロップにおいて、前記強制設
定入力信号の入力時には、前記データ入力信号の、当該
フリップフロップ内での分配範囲を縮小するデータ入力
分配停止回路を備えたことにより、前記課題を達成した
ものである。

【００２６】又、前記第２発明のフリップフロップにお
いて、前記データ入力分配停止回路の少なくとも一部の
回路と、前記強制設定を行う回路の少なくとも一部の回
路とを、複合的に構成することにより、同じく前記課題
を達成すると共に、用いる回路素子の数を低減したもの
である。

【００２７】

【作用】本発明は、フリップフロップのうち、特に、強
制設定入力信号を入力しているフリップフロップに着目
して成されたものである。該強制設定入力信号は、例え
ば、前記図８に示される前述のマスタスレーブＤフリッ
プフロップや、前記図１０に示される前述のマスタスレ
ーブＤフリップフロップの、前述のクリア入力信号ＣＬ
バーなどである。あるいは、前記図９の前述マスタスレ
ーブＤフリップフロップや、前記図１０の前述のマスタ
スレーブＤフリップフロップの、前述のプリセット入力
信号ＰＲバーなどである。

【００２８】本発明は、このような強制設定入力信号を
具体的に限定するものではなく、前記データ入力信号に
拘らず、そのフリップフロップに記憶される前記論理状
態を所定状態、例えばＨ状態やＬ状態に強制設定するた
めの入力であればよい。又、該強制設定入力信号は、前
記第１発明については、前記データ入力信号と前記クロ
ック信号とに拘らず、そのフリップフロップに記憶され
る前記論理状態を所定状態に強制設定するための入力で
あればよい。

【００２９】前記第１発明のフリップフロップは、その
消費電力の低減のために、前記強制設定入力信号の入力
時には、前記クロック信号の、当該フリップフロップ内
での分配範囲を縮小するクロック分配停止回路を備えて
いる。該クロック分配停止回路にてその分配範囲が縮小
されるクロック信号は、例えば、前記図８〜前記図１０
に示されるそれぞれのマスタスレーブＤフリップフロッ
プにおける、前記クロック信号ＣＫや、前記クロック信
号Φや、前記クロック信号Φバーなどである。

【００３０】前記強制設定入力信号の入力時には、その
フリップフロップに記憶される論理状態は、所定状態に
強制設定される。このとき、前記クロック信号が入力さ
れても、このように記憶されている論理状態は変化しな
い。しかしながら、該クロック信号が入力されることに
よって、そのフリップフロップ中のある回路部分の論理
状態が無意味に変化してしまうことがある。このよう
に、その論理状態が無意味に変化してしまうと、その変
化時に不必要な消費電力が発生してしまう。本願の第１
発明は、この点に着目して成されたものであって、前記
強制設定入力信号の入力時に、前記クロック信号の分配
範囲を縮小することによって、このような不必要な消費
電力を低減することが可能である。

【００３１】なお、本第１発明のフリップフロップを用
いる回路を、本第１発明は特に限定するものではない。
しかしながら、本第１発明が適用されたフリップフロッ
プは、前記強制設定入力信号の入力時に、前記クロック
信号のその論理状態が頻繁に変化する回路部分に用いた
場合、本第１発明を適用したことによるその消費電力の
低減効果がより大きくなる。

【００３２】一方、前記第２発明のフリップフロップに
おいては、その消費電力を低減するために、前記強制設
定入力信号の入力時には、前記データ入力信号の、当該
フリップフロップ内での分配範囲を縮小するデータ入力
分配停止回路を備えるようにしている。当該第２発明の
フリップフロップにおいて、前記データ入力信号は、前
記図８〜前記図１０を用いて前述したそれぞれの前記マ
スタスレーブＤフリップフロップにおける、前記データ
入力信号Ｄなどである。

【００３３】前述のように前記強制設定入力信号の入力
時には、前記データ入力信号に拘らず、そのフリップフ
ロップに記憶されている前記論理状態は所定状態に強制
設定され続ける。このような前記強制設定入力信号の入
力時に、前記データ入力信号が変化しても、そのフリッ
プフロップ内で記憶されている前記論理状態が変化しな
い。これにも拘らず、この時、そのフリップフロップ中
のある回路部分が無意味に動作してしまうことがある。
このように、ある回路部分が無意味に動作してしまう
と、その回路部分の論理状態の変化時などに、不必要な
消費電力が発生してしまう。

【００３４】本第２発明では、このような不必要な消費
電力に着目して成されたものである。本第２発明では、
前述のような前記データ入力分配停止回路を備え、この
ように無意味にある回路部分が動作してしまう恐れがあ
る場合には、前記データ入力信号のそのフリップフロッ
プ内での分配範囲を縮小している。前記データ入力信号
が分配されなければ、その回路部分は一定の論理状態の
定常状態を保ち、不必要な消費電力を発生しない。従っ
て、本第２発明によれば、フリップフロップ全体での消
費電力の低減を図ることが可能である。

【００３５】本第２発明のフリップフロップを用いる回
路を、本第２発明は特に限定するものではない。しかし
ながら、前記強制設定入力信号の入力時にも、前記デー
タ入力信号のその論理状態が頻繁に変化するような回路
部分に、本第２発明が適用されたフリップフロップを用
いるようにした場合には、本第２発明を適用したことに
よる消費電力の低減の効果はより大きくなる。

【００３６】なお、本第２発明はこれに限定されるもの
ではないが、前記データ入力分配停止回路の少なくとも
一部の回路と、前記強制設定入力信号に従って前述のよ
うな強制設定を行う回路の少なくとも一部の回路とを、
複合的に構成してもよい。本願の発明者は、本第２発明
の前記データ入力分配停止回路が、前記強制設定を行う
回路の近傍にて構成することができることに着目してい
る。又、後述する本願発明の第３実施例及び第４実施例
の如く、前記データ入力分配停止回路の少なくとも一部
の回路と、前記強制設定を行う回路の少なくとも一部の
回路とを複合的に構成したマスタスレーブＤフリップフ
ロップの回路を見出している。このように、複合的に構
成することによって、用いる回路素子の数を減少するこ
とができ、例えば、集積度の向上などを図ることが可能
である。

【００３７】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３８】図１は、前記第１発明が適用された第１実
施例のクリア入力付マスタスレーブＤフリップフロップ
の回路図である。

【００３９】この図１に示される前記第１実施例のマス
タスレーブＤフリップフロップは、前記図８を用いて前
述した従来から用いられているクリア入力付マスタスレ
ーブＤフリップフロップに、前記第１発明を適用したも
のである。前記図８に示されるものに比べ、この図１に
示されるマスタスレーブＤフリップフロップは、前記論
理ゲートＧ２２６が論理ゲートＧ２２６a に変更されて
いる。即ち、前記図８に示されるインバータゲートであ
る前記論理ゲートＧ２２６が、この図１に示されるＮＡ
ＮＤゲートである前記論理ゲートＧ２２６a に変更され
ている。この図１の前記第１実施例において、前記第１
発明における前記クロック分配停止回路は、この論理ゲ
ートＧ２２６a となっている。

【００４０】この図１に示される前記第１発明におい
て、前記クリア入力信号ＣＬバーが入力されると、即
ち、該クリア入力信号ＣＬバーがＬ状態となると、前記
論理ゲートＧ２２６a の出力は、前記クロック信号ＣＫ
に拘らず、常にＨ状態となる。従って、前記クリア入力
信号ＣＬバーの入力時には、前記クロック信号Φは常に
Ｌ状態となり、前記クロック信号Φバーは常にＨ状態と
なる。従って、これらクロック信号Φあるいはクロック
信号Φバーを入力している回路部分、例えば論理ゲート
Ｇ２００及びＧ２３２〜２３４は、前記クロック信号Ｃ
Ｋの変化にも拘らず、常に定常状態であり、その論理状
態が変化することはない。

【００４１】従って、前記クリア入力信号ＣＬバーの入
力時に、前記クロック信号ＣＫのその論理状態が変化す
る場合には、本第１実施例によれば、前記図８に示され
るマスタスレーブＤフリップフロップに比べ、その消費
電力を低減することが可能である。

【００４２】図２は、前記第２発明が適用された第２実
施例のクリア入力付マスタスレーブＤフリップフロップ
の回路図である。

【００４３】この図２に示される前記第２実施例のフリ
ップフロップは、前記図８に示される前述のクリア入力
付マスタスレーブＤフリップフロップにおいて、前記第
２発明を適用したものである。この図２に示される前記
第２実施例は、前記図８に示される前述のマスタスレー
ブＤフリップフロップにおける前記論理ゲートＧ２００
が、論理ゲートＧ２００a に変更されたものである。即
ち、前記図８に示されるトライステートインバータゲー
トである前記論理ゲートＧ２００が、この図２に示され
るトライステートＮＡＮＤゲートである前記論理ゲート
Ｇ２００a に変更されたものである。

【００４４】図３は、前記第２実施例に用いられるトラ
イステートＮＡＮＤゲートの回路図である。

【００４５】この図３に示されるように、前記図２に示
される前記第２実施例に用いられる前記論理ゲートＧ２
００a は、ＰチャネルＭＯＳ（metal oxide semiconduc
tor）トランジスタＴＰ１０〜ＴＰ１２と、Ｎチャネル
ＭＯＳトランジスタＴＮ１０〜ＴＮ１２にて構成されて
いる。

【００４６】前記ＰチャネルＭＯＳトランジスタＴＰ１
０及びＴＰ１１は、それぞれのソース及びドレンに関し
て並列に接続されている。又、これらＰチャネルＭＯＳ
トランジスタＴＰ１０及びＴＰ１１の、ソースは電源Ｖ
ＤＤに接続され、ドレンは前記ＰチャネルＭＯＳトラン
ジスタＴＰ１２のソースに接続されている。又、前記Ｐ
チャネルＭＯＳトランジスタＴＰ１０のゲートには、前
記データ入力信号Ｄが入力される。一方、前記Ｐチャネ
ルＭＯＳトランジスタＴＰ１１のゲートには、前記クリ
ア入力信号ＣＬバーが入力される。

【００４７】前記ＰチャネルＭＯＳトランジスタＴＰ１
２のドレンは、前記ＮチャネルＭＯＳトランジスタＴＮ
１０のドレン及び出力ＯＵＴに接続されている。従っ
て、前記ＮチャネルＭＯＳトランジスタＴＮ１０のドレ
ンは、前記ＰチャネルＭＯＳトランジスタＴＰ１２のド
レン及び前記出力ＯＵＴに接続されていることとなる。
該ＮチャネルＭＯＳトランジスタＴＮ１０のソースと、
前記ＮチャネルＭＯＳトランジスタＴＮ１１のドレンと
は接続されている。該ＮチャネルＭＯＳトランジスタＴ
Ｎ１１のソースと、前記ＮチャネルＭＯＳトランジスタ
ＴＮ１２のドレンとは接続されている。該ＮチャネルＭ
ＯＳトランジスタＴＮ１２のソースは、グランドＧＮＤ
に接続されている。

【００４８】前記ＰチャネルＭＯＳトランジスタＴＰ１
２のゲートには、前記クロック信号Φが入力されてい
る。前記ＮチャネルＭＯＳトランジスタＴＮ１０のゲー
トには、前記クロック信号Φバーが入力されている。前
記ＮチャネルＭＯＳトランジスタＴＮ１１のゲートに
は、前記クリア入力信号ＣＬバーが入力されている。前
記ＮチャネルＭＯＳトランジスタＴＮ１２のゲートに
は、前記データ入力信号Ｄが入力されている。

【００４９】この図３に示されるようなトライステート
ＮＡＮＤゲートは、前記クロック信号ΦがＬ状態であ
り、且つ、前記クロック信号ΦバーがＨ状態となると、
前記出力ＯＵＴから、前記データ入力信号Ｄと前記クリ
ア入力信号ＣＬバーとの論理積を出力する。一方、前記
クロック信号ΦがＨ状態となり、且つ、前記クロック信
号ΦバーがＬ状態となると、前記出力ＯＵＴは、前記デ
ータ入力信号Ｄ及び前記クリア入力信号ＣＬバーに拘ら
ず、常にハイインピーダンスとなる。

【００５０】前記図２及び前記図３を用いて説明した前
記第２実施例では、前記クリア入力信号ＣＬバーが入力
されると、即ち、該クリア入力信号ＣＬバーがＬ状態と
なると、前記クロック信号ΦがＬ状態であり、且つ、前
記クロック信号ΦバーがＨ状態の場合には、前記論理ゲ
ートＧ２００a の出力は、前記データ入力信号Ｄに拘ら
ず、常にＨ状態となる。一方、前記クリア入力信号ＣＬ
バーが入力されているとき、前記クロック信号ΦがＨ状
態であり、且つ、前記クロック信号ΦバーがＬ状態の場
合には、前記論理ゲートＧ２００a の出力は、前記デー
タ入力信号Ｄに拘らず、常にハイインピーダンスとな
る。従って、本第２実施例では、前記クリア入力信号Ｃ
Ｌバーの入力時に、前記データ入力信号Ｄに拘らず、前
記論理ゲートＧ２００a の出力がＬ状態となることはな
い。従って、本第２実施例によれば、前記クリア入力信
号ＣＬバーの入力時には、前記データ入力信号Ｄは、当
該フリップフロップ内での分配範囲が縮小されているこ
とになる。これは、該データ入力信号Ｄに拘らず、前記
論理ゲートＧ２００a の出力がＬ状態とはならないこと
による。従って、前記クリア入力信号ＣＬバーの入力時
に前記データ入力信号Ｄが変化する場合には、前記図８
に示されるものに比べ、その消費電力を低減することが
できる。

【００５１】図４は、前記第２発明が適用された第３実
施例のクリア入力付マスタスレーブＤフリップフロップ
の回路図である。

【００５２】この図４に示される第３実施例のフリップ
フロップは、前記図８に示される前述のクリア入力付マ
スタスレーブＤフリップフロップにおいて、前記第２発
明を適用したものである。又、この図４に示される第３
実施例のフリップフロップは、前記図２及び前記図３を
用いて前述した前記第２実施例の変形例ともなってい
る。

【００５３】この図４に示される第３実施例は、前記図
８に示される前述のマスタスレーブＤフリップフロップ
の、トライステートインバータゲートである前記論理ゲ
ートＧ２００をトライステートＮＡＮＤゲートＧ２００
b に変更し、ＮＡＮＤゲートである前記論理ゲートＧ２
０４をインバータゲートである論理ゲートＧ２０４aに
変更したものである。本第３実施例に用いられるトライ
ステートＮＡＮＤゲートである前記論理ゲートＧ２００
b は、前記図２や前記図３に示される前記論理ゲートＧ
２００a とは一部異なっており、図５を用いて詳しく後
述する通りである。

【００５４】図５は、前記第３実施例に用いられるトラ
イステートＮＡＮＤゲートの回路図である。

【００５５】この図５においては、前記図４に示され
る、トライステートＮＡＮＤゲートである前記論理ゲー
トＧ２００b の回路図が示されている。該論理ゲートＧ
２００b には、合計３個のＰチャネルＭＯＳトランジス
タＴＰ２０〜ＴＰ２２と、合計３個のＮチャネルＭＯＳ
トランジスタＴＮ２０〜ＴＮ２２とにより構成されてい
る。

【００５６】この図５において、前記ＰチャネルＭＯＳ
トランジスタＴＰ２０のソースは電源ＶＤＤに接続さ
れ、そのドレンは前記ＰチャネルＭＯＳトランジスタＴ
Ｐ２２のソースに接続されている。一方、前記Ｐチャネ
ルＭＯＳトランジスタＴＰ２１については、そのソース
は前記電源ＶＤＤに接続されている。又、前記Ｐチャネ
ルＭＯＳトランジスタＴＰ２２のドレンと、前記Ｐチャ
ネルＭＯＳトランジスタＴＰ２１のドレンと、前記Ｎチ
ャネルＭＯＳトランジスタＴＮ２０のドレンと、出力Ｏ
ＵＴとは互いに接続されている。

【００５７】前記ＮチャネルＭＯＳトランジスタＴＮ２
０のソースと、前記ＮチャネルＭＯＳトランジスタＴＮ
２１のドレンとは接続されている。該ＮチャネルＭＯＳ
トランジスタＴＮ２１のソースと、前記ＮチャネルＭＯ
ＳトランジスタＴＮ２２のドレンとは接続されている。
該ＮチャネルＭＯＳトランジスタＴＮ２２のソースは、
グランドＧＮＤに接続されている。

【００５８】前記ＰチャネルＭＯＳトランジスタＴＰ２
０のゲートには、前記データ入力信号Ｄが入力されてい
る。前記ＰチャネルＭＯＳトランジスタＴＰ２１のゲー
トには、前記クリア入力信号ＣＬバーが入力されてい
る。前記ＰチャネルＭＯＳトランジスタＴＰ２２のゲー
トには、前記クロック信号Φが入力されている。前記Ｎ
チャネルＭＯＳトランジスタＴＮ２０のゲートには、前
記クロック信号Φバーが入力されている。前記Ｎチャネ
ルＭＯＳトランジスタＴＮ２１のゲートには、前記クリ
ア入力信号ＣＬバーが入力されている。前記Ｎチャネル
ＭＯＳトランジスタＴＮ２２のゲートには、前記データ
入力信号Ｄが入力されている。

【００５９】この図５に示されるようなトライステート
ＮＡＮＤゲートにおいては、前記クロック信号ΦがＬ状
態となり、且つ、前記クロック信号ΦバーがＨ状態とな
ると、前記出力ＯＵＴからは、前記データ入力信号Ｄと
前記クリア入力信号ＣＬバーとの論理積が出力される。
又、前記クロック信号ΦがＨ状態となり、且つ、前記ク
ロック信号ΦバーがＬ状態となり、更に、前記クリア入
力信号ＣＬバーがＨ状態となると、前記出力ＯＵＴはハ
イインピーダンスとなる。又、前記クロック信号ΦがＨ
状態であって、且つ、前記クロック信号ΦバーがＬ状態
であっても、前記クリア入力信号ＣＬバーがＬ状態の場
合には、前記出力ＯＵＴはＨ状態となる。従って、この
図５に示されるトライステートＮＡＮＤゲートにおいて
は、前記クリア入力信号ＣＬバーがＬ状態の場合には、
前記データ入力信号Ｄや前記クロック信号Φや前記クロ
ック信号Φバーに拘らず、前記出力ＯＵＴはＨ状態とな
る。

【００６０】前記図５及び前記図６を用いて以上説明し
た第３実施例によれば、トライステートＮＡＮＤゲート
である前記論理ゲートＧ２００b において、前記第２発
明の前記データ入力分配停止回路の少なくとも一部の回
路と、前記クリア入力信号ＣＬバーによって強制設定を
行う回路の少なくとも一部の回路とが、複合的に構成さ
れている。このため、従来ＮＡＮＤゲートであった前記
論理ゲートＧ２０４を、本第３実施例ではインバータゲ
ートである前記論理ゲートＧ２０４a とすることができ
る。

【００６１】従って、本第３実施例によれば、前記図８
に示される従来のマスタスレーブＤフリップフロップに
比べ、前記クリア入力信号ＣＬバーの入力時における前
記データ入力信号Ｄが変化することによる不必要な消費
電力を削減することができるだけでなく、前述の第２実
施例に比べ、用いる回路素子の数を減少することができ
る。

【００６２】例えば、前記図８において、前記論理ゲー
トＧ２００のトランジスタ数を４個とし、前記論理ゲー
トＧ２０４のトランジスタ数を４個とする。又、前記図
４の前記論理ゲートＧ２００b のトランジスタ数を６個
とし、前記論理ゲートＧ２０４a のトランジスタ数を２
個とする。この場合、本第３実施例では、前述のように
消費電力を低減することができると共に、用いるトラン
ジスタの数は、前記図８に示される従来のマスタスレー
ブＤフリップフロップのトランジスタの数と同数とする
ことができている。

【００６３】図６は、前記第１発明及び前記第２発明が
共に適用された第４実施例のクリア入力付マスタスレー
ブＤフリップフロップの回路図である。

【００６４】この図６に示される第４実施例のフリップ
フロップは、前記図８に示される従来のクリア入力付マ
スタスレーブＤフリップフロップにおいて、前記第１発
明及び前記第２発明を適用したものである。

【００６５】この図６に示される第４実施例では、前記
図８に示されるトライステートインバータゲートである
前記論理ゲートＧ２００が、前記図３に示されるトライ
ステートＮＡＮＤゲートである論理ゲートＧ２００a に
変更されている。前記図８に示されるＮＡＮＤゲートで
ある前記論理ゲートＧ２０４が、インバータゲートであ
る論理ゲートＧ２０４a に変更されている。前記図８の
インバータゲートである前記論理ゲートＧ２２６が、Ｎ
ＡＮＤゲートである論理ゲートＧ２２６a に変更されて
いる。

【００６６】前記論理ゲートＧ２２６a では、前記第１
発明の前記クロック分配停止回路が構成されている。前
記論理ゲートＧ２００a では、前記第２発明の前記デー
タ入力分配停止回路が構成されている。又、これら論理
ゲートＧ２２６a 及びＧ２００a 、更には論理ゲートＧ
２２８などが複合的に作用することによって、前記クリ
ア入力信号ＣＬバーによる強制設定を行う回路も複合的
に構成されている。

【００６７】従って、この第４実施例では、前記図８に
おいてＮＡＮＤゲートであった前記論理ゲートＧ２０４
が、よりトランジスタ数の少ないインバータゲートであ
る前記論理ゲートＧ２０４a に変更されている。従っ
て、この第４実施例では、前記図８に示される従来のク
リア入力付マスタスレーブＤフリップフロップに比べ
て、そのトランジスタ数が２個だけ増加させただけで、
前記クリア入力信号ＣＬバーの入力時、即ち該クリア入
力信号ＣＬバーのＬ状態となっているときに、前記クロ
ック信号ＣＫが変化したり、あるいは、前記データ入力
信号Ｄが変化しても、これらいずれの信号の変化による
不必要な消費電力の発生を低減することができている。

【００６８】又、前記第４実施例では、前記クリア入力
信号ＣＬバーに関するリムーバルタイムは零となってい
る。このクリア入力信号ＣＬバーのリムーバルタイムと
は、該クリア入力信号ＣＬバーが入力されているとき、
即ち、該クリア入力信号ＣＬバーのＬ状態のとき、前記
クロック信号ＣＫのポジティブエッジが発生した場合、
該ポジティブエッジから前記クリア入力信号ＣＬバーの
ポジティブエッジまでの、誤動作を生じないための待つ
べき時間である。

【００６９】なお、以上説明した前記第１実施例〜第４
実施例では、前記図８に示される従来のクリア入力付マ
スタスレーブＤフリップフロップにおいて、前記第１発
明あるいは前記第２発明を適用したものである。しかし
ながら、前記第１発明あるいは前記第２発明は、このよ
うな前記クリア入力付マスタスレーブＤフリップフロッ
プへの適用のみに限定されるものではない。例えば、前
記図９に示される従来のプリセット入力付マスタスレー
ブＤフリップフロップにも適用することができ、前記図
１０に示される従来のクリア入力及びプリセット入力付
マスタスレーブＤフリップフロップにも適用することが
可能である。

【００７０】例えば、前記図９の前記論理ゲートＧ３２
６を２入力ＮＡＮＤゲート（前記論理ゲートＧ２２６a
）に変更したり、前記図１０の前記論理ゲートＧ４２
６を２入力ＮＡＮＤゲート（前記論理ゲートＧ２２６a
）に変更し、これら２入力ＮＡＮＤゲートの一方の入
力には前記クロック信号ＣＫを入力し、他方の入力には
前記プリセット入力信号ＰＲバーを入力するようにす
る。これによって、前記図９や前記図１０に示されるフ
リップフロップにおいても、前記第１発明を適用するこ
とができる。

【００７１】又、例えば、前記図９の前記論理ゲートＧ
３００を前記図３に示されるトライステートＮＡＮＤゲ
ートに変更したり、前記図１０に示される前記論理ゲー
トＧ４００を前記図３に示されるトライステートＮＡＮ
Ｄゲートに変更し、これらトライステートＮＡＮＤゲー
トの一方の入力には前記データ入力信号Ｄを入力し、他
方の入力には前記プリセット入力信号ＰＲバーを入力す
るようにしてもよい。これによって、前記図９や前記図
１０に示されるフリップフロップにおいても、前記第２
発明を適用することが可能である。

【００７２】

【発明の効果】以上説明した通り、本発明によれば、フ
リップフロップの消費電力を低減することができるとい
う優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本願の第１発明が適用された第１実施例のクリ
ア入力付マスタスレーブＤフリップフロップの回路図

【図２】本願の第２発明が適用された第２実施例のクリ
ア入力付マスタスレーブＤフリップフロップの回路図

【図３】前記第２実施例に用いられるトライステートＮ
ＡＮＤゲートの回路図

【図４】前記第２発明が適用された第３実施例のクリア
入力付マスタスレーブＤフリップフロップの回路図

【図５】前記第３実施例に用いられるトライステートＮ
ＡＮＤゲートの回路図

【図６】前記第１発明及び前記第２発明が適用された第
４実施例のクリア入力付マスタスレーブＤフリップフロ
ップの回路図

【図７】従来のマスタスレーブＤフリップフロップの一
例の回路図

【図８】従来のクリア入力付マスタスレーブＤフリップ
フロップの一例の回路図

【図９】従来のプリセット入力付マスタスレーブＤフリ
ップフロップの一例の回路図

【図１０】従来のクリア入力及びプリセット入力付マス
タスレーブＤフリップフロップの回路図

【符号の説明】

Ｄ…データ入力信号 ＣＫ…クロック信号（外部から入力されるもの） Φ、Φバー…クロック信号（内部で生成されるもの） ＣＬバー…クリア入力信号 ＰＲバー…プリセット入力信号 Ｑ…出力 ＱＮ…反転出力 Ｇ１００〜Ｇ１３４、Ｇ２００〜Ｇ２３４、Ｇ３００〜
Ｇ３３４、Ｇ４００〜Ｇ４４２、Ｇ２００a 、Ｇ２００
b 、Ｇ２０４a 、Ｇ２２６a …論理ゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】入力されるクロック信号に同期してデータ
   入力信号に従った論理状態に変化すると共に、強制設定
   入力信号の入力時には、前記クロック信号及び前記デー
   タ入力信号に拘らず、前記論理状態を所定状態に強制設
   定するフリップフロップにおいて、 前記強制設定入力信号の入力時には、前記クロック信号
   の、当該フリップフロップ内での分配範囲を縮小するク
   ロック分配停止回路を備えたことを特徴とするフリップ
   フロップ。
2. 【請求項２】データ入力信号の入力時には、これに従っ
   た論理状態に変化すると共に、強制設定入力信号の入力
   時には、前記データ入力信号に拘らず、前記論理状態を
   所定状態に強制設定するフリップフロップにおいて、 前記強制設定入力信号の入力時には、前記データ入力信
   号の、当該フリップフロップ内での分配範囲を縮小する
   データ入力分配停止回路を備えたことを特徴とするフリ
   ップフロップ。
3. 【請求項３】請求項２において、 前記データ入力分配停止回路の少なくとも一部の回路
   と、前記強制設定を行う回路の少なくとも一部の回路と
   が、複合的に構成されていることを特徴とするフリップ
   フロップ。