KR19980048100A - 고속 및 저전력을 위한 디래치 및 디플립플롭 - Google Patents

Abstract

본 발명은 고속 및 저전력을 위한 디래치 및 디플립플롭에 관한 것으로, 종래에는 4개 이상의 낸드게이트 또는 노아게이트로 이루어져 많은 갯수의 트랜지스터를 불필요함에 따라 전파지연이 생겨 고속에 접합하지 않고, 많은 소비전력을 사용함에 따라 불필요한 전력을 낭비하는 문제점이 있다. 따라서 본 발명은 디래치를 엔모스 트랜지스터의 게이트에는 인에이블신호를 인가하고 소오스에는 데이타를 인가하고, 그의 드레인에는 피모스 래치와 인버터를 연결하여 구성하고, 디플립플롭은 2개 래치를 연결하여 첫째단 출력을 다음단의 입력으로 하고, 첫째단의 인에이블 입력단자에는 클럭을 인가하고, 둘째단의 인에이블 입력단자에는 상기 클럭의 반전된 값을 인가하도록 구성하여 전파 자연을 감소시키고 파워 소모를 감소시켜 고속과 저전력 설계가 가능하도록 하여 고집적이 가능하도록 한다.

Description

고속 및 저전력을 위한 디래치 및 디플립플롭

본 발명은 고속 및 저전력에 적당하도록 한 디래치 및 디플립플롭에 관한 것으로, 특히 엔모스 패스 트랜지스터와 피모스 래치를 이용하여 디래치와 디플립플롭의 구조를 개선함으로써 전파 지연을 감소시키고 파워 소모를 감소시켜 고속과 저전력 설계가 가능하도록 한 고속 및 저전력에 적당하도록 한 디래치 디플립플롭에 관한 것이다.

종래 디래치 구성은, 도 1에서 도시된 바와같이, 입력단자(D)를 통해 입력되는 신호와 제어신호(C)에 대하여 낸드조합하여 출력하는 제1낸드게이트(ND1)와; 낫게이트(I1)를 통해 반전된 입력신호와 제어신호(C)를 낸드조합하는 제2낸드게이트(ND2)와, 상기 제1낸드게이트(ND1)의 출력신호와 최종출력되는 반전출력(QB)을 피드백한 신호를 각각 입력받아 노아링하여 최종출력신호(Q)로 하여 출력하는 제1노아게이트(NR1)와; 상기 제2낸드게이트(ND2)의 출력신호와 최종출력신호(Q)를 각각 입력받아 노아링하고 이를 최종 반전출력 신호(QB)로 하여 제2노아게이트(NR2)로 구성된다.

그리고, 디플립플롭 구성은, 도 2에 도시된 바와같이, 입력데이타를 데이타 입력단(D)으로 받아 낫게이트(I2)를 통해 반전된 클럭(CLK)을 제어단자(C)로 입력받아 그에따른 데이타(QM)를 출력하는 제1디래치(DL1)과, 상기 제1디래치(DL1)의 출력을 데이타 입력단으로 받아 제어단자(C)로 입력되는 클럭(CLK)에 따른 데이타를 출력(Q)(QB)하는 제2디래치(DL2)로 구성된다.

이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.

먼저, 도1에 의거하여 디래치의 동작에 대하여 살펴보면, 제어단자(C)로 하이1 신호가 입력되고 데이타 입력단자(D)로 로우0신호가 각각 입력되는 제1낸드게이트(ND1)는 논리적 낸드조합한 하이신호를 출력하고, 제2낸드게이트(ND2)는 로우신호를 출력한다.

여기서 낫게이트(I1)는 로우신호를 반전시킨 하이신호 제2낸드게이트(ND2)의 하나의 입력으로 출력한다.

그러면, 상기 제2낸드게이트(ND2)로부터 출력되는 로우신호는 제2노아게이트(NR2)의 반전단자를 통해 반전된 하이신호가 입력되므로, 그의 타측입력에 관계없이 최종반전 출력단자(QB)로 하이신호를 출력한다.

따라서, 제1노아게이트(NR1)는 제2노아게이트(NR2)의 하이신호가 제1낸드게이트(ND1)의 하이신호를 입력받아 노아링하여 최종출력단자(Q)로 로우신호를 출력한다.

그리고, 제어단자(C)와 데이타 입력단자(D)로 각각 하이신호가 입력되면, 상기 데이타 입력단자(D)로 입력된 하이신호는 로우신호로 반전되어 제2낸드게이트(ND2)의 하나의 입력으로 전송된다.

따라서, 제1낸드게이트(ND1)는 두개의 입력단으로 각각 입력되는 하이신호를 논리적으로 낸드조합한 로우신호를 출력하고, 제2낸드게이트(ND2)는 로우신호가 하이신호를 논리적으로 낸드조합한 하이신호를 출력한다.

상기 제1낸드게이트(ND1)의 로우출력은 제1노아게이트(NR1)의 반전단자를 통해 반전된 하이신호가 입력됨에 따라 타측입력에 관계없이 최종출력단자(Q)로 하이신호를 출력하고, 제2노아게이트(NR2)는 최종출력단자(Q)의 하이신호가 제2낸드게이트(ND2)의 하이신호를 각각 받아 논리적으로 노아링한 로우신호를 최종반전출력단자(QB)로 출력한다. 마지막으로, 데이타 입력단자(D)로 데이타가 입력되지 않고, 제어단자(C)로 로우상태의 신호가 입력되면 제1,제2노아게이트(NR1)(NR2)로부터 최종출력단자(Q)와 최종반전출력단자(QB)로 출력되는 값은 그 이전의 상태(Qo)(QBo)를 출력한다.

이상에서와 같이 제어단자(C)와 데이타 입력단자(D)로 입력되는 신호의 최종출력단자(Q)와 최종반전출력단자(QB)를 통해 출력되는 값에 대하여 도 3에 도시한 도표에 나타낸 바와같다.

그리고, 디플립플롭(D Flip-Flop)에 대하여 도 2에 의거하여 살펴보면 다음과 같다. 제1디래치(DL1)의 데이타 입력단(D1)으로 도 5b에서와 같이 로우신호가 입력되고 도 5a에서와 같이 상승에지의 클럭(CLK)이 입력되면, 낫게이트(I2)에 의해 반전된 하강에지의 클릭이 제1디래치(CL1)의 제어단자(C1)로 인가됨에 따라 동작하지 않게되고 그의 출력단자(Q1)에는 그 이전의 값(QM)이 출력된다.

이때 버퍼(B)의 반전단자를 통해 반전된 상승에지신호가 상기 버퍼(B)를 통해 제2디래치(DL2)의 제어단자(C2)로 입력되면 제2디래치(DL2)은 그의 데이타 입력단(D2)으로 입력되는 값을 출력한다.

결국, 제1디래치(DL1)의 출력(QM)을 그의 출력단(Q2)을 통해 최종출력단(Q)으로 출력하고, 그의 반전출력단를 통해 제1디래치(DL1)의 반전된 출력값을 최종반전출력단자(QB)로 출력한다.

여기서 이전값이 로우상태라고 하면 도 5c와 도 5d에서와 같이 최종출력단(Q)과 최종반전출력단(AB)에는 로우상태를 유지한다.

이와같이 동작하다가 클럭(CLK)이 도 5a에서와 같이 하강에지로 변하게 되면, 낮게이트(I2)에 의해 상승에지로 반전되어 제1디래치(DL1)의 제어단자(C1)로 인가됨에 따라 상기 제1디래치(DL1)은 그의 데이타 입력단(D1)으로 입력되는 로우신호를 그의 출력단(Q1)으로 출력한다.

이때 제2디래치(DL2)은 그의 제어단자(C2)로 버퍼(B)를 통해 로우신호가 인가됨에 따라 동작하지 않게되고 그의 출력단자를 통해 출력단자 최종출력단(Q)과 최종반전출력단(QB)에는 계속해서 로우신호를 출력한다.

그러다가 데이타값이 하이상태로 바뀌게 되면 제1디래치(DL1)은 하이상태의 데이타값을 출력한다.

상기에서와 같이 데이타가 하이상태에서 클럭(CLK)이 하강에지에서 상승에지로 바뀌게 되면 제1디래치(DL1)은 동작하지 않게 되고 제2디래치(DL2)은 동작하여 그의 데이타 입력단(D2)으로 입력되는 제1디래치(DL1)의 하이신호를 그이 출력단(Q)을 통해 최종출력단(Q)으로 출력하고, 반전출력단을 통해 최종반전출력단자(AB)로 로우신호를 출력한다.

이와같은 파형은 도 5c와 도 5d에 도시한 바와같다.

결국, 도 5a에서 도 5d에서와 같은 타이밍을 갖는 파형을 얻게되고, 상기에서와 같이 동작하는 입력에 따른 출력값을 도 4의 도표에 나타낸 바와같다.

그러나, 상기와 같은 종래의 기술에서 디래치(D Latch)와 디플립플롭(D Filp-Flop)은 4개이상의 낸드게이트 또는 노아게이트로 이루어져 많은 갯수의 트랜지스터를 필요로함에 따라 전파지연에 생겨 고속에 적합하지 않고, 많은 소비전력을 사용함에 따라 불필요한 전력을 낭비하는 문제점이 있다.

따라서, 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 엔모스 패스 트랜지스터(NMOS pass transistor)와 피모스 래치(PMOS Latch)를 이용하여 고속과 저전력에 용이하도록 한 고속 및 저전력을 위한 디래치 및 디플립플롭을 제공함에 있다.

도 1은 종래 디래치(D Latch)의 회로구성도.

도 2는 종래 디플립플롭(D Flip-Flop)의 회로구성도.

도 3은 도 1에서, 입력과 그에따른 출력값을 나타낸 도표.

도 4는 도 2에서, 입력과 그에따른 출력값을 나타낸 도표.

도 5는 도 2의 디플립플롭의 타이밍도.

도 6은 고속 및 저전력을 위한 디래치(D Latch)의 회로구성도.

도 7은 고속 및 저전력을 위한 디플립플롭(D Filp-Flop)의 회로구성도.

도 8은 도 6에서, 디래치 타이밍도.

도 9는 도 7에서, 디플립플롭의 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

10 : 피모스 래치I3, I4 : 낫게이트

DL1 : 제1디래치DL2 : 제2디래치

dlatch : 디래치nm : 엔모스 트랜지스터

상기 목적을 달성하기 위한 본 발명 고속 및 저전력을 위한 디래치(D Latch)의 구성은, 도 6에 도시한 바와같이, 인에이블신호(en)를 게이트로 각각 입력받은 엔모스 트랜지스터(nm1)(nm2)의 소오스에는 데이타(d)(db)를 인가하고, 그의 드레인에는 피모스래치(10)와 인버터(I3)(I4)를 각각 연결하여 구성한다.

또한 고속 및 저전력을 위한 디플립플롭(D Flip-Flop)의 구성은, 도 7에 도시한 바와같이, 2개의 래치(dlatch)를 연결하고 첫째단의 출력은 둘째단의 입력으로 인가하고, 상기 첫째단의 인에이블 입력단자(en)에는 클럭(clk)을 인가하고, 둘째단의 인에이블 입력단자에는 상기 클럭의 반전값(clkb)을 인가하여 구성한다.

이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다. 먼저, 도 6과 도 8의 타이밍도에 의거하여 디래치의 동작을 살펴보면, 도 8b와 도 8c를에서와 같이 하이와 로우상태의 데이타(d)(db)가 입력될 때 도 8a에서와 같이, 인에이블신호(en)가 하이1이면 엔모스 트랜지스터(nm1)(nm2)는 턴온되고 이에따라 상기 엔모스 트랜지스터(nm1)(nm2)의 소오스로 인가되는 데이타(d)(db)는 그대로 드레인으로 전달된다.

이렇게 전달된 데이타(d)(db)는 피모스 래치(10)에 저장되며, 인버터(I4)(I3)를 통해 최종출력단자(q)와 최종반전출력단자(qb)로 출력되는 데이타는 도 8d와 도 8e에서와 같이 하이, 로우상태가 된다.

여기서 엔모스 트랜지스터(nm1)(nm2)를 거치면서 5V레벨이 엔모스 트랜지스터의 드레쉬홀드전압에 의해 떨어지게 되나 출력단의 인버터에서 증폭되어 5V레벨이 나오게 된다.

상기에서와 같이 동작하다가 인에이블신호(en)가 하이상태에서 로우상태로 천이되면, 엔모스 트랜지스터(nm1)(nm2)는 턴오프상태가 되므로 최종출력단자(q)와 최종반전출력 단자(qb)에는 이전에 갖고 있던 값을 유지하게 된다.

그리고, 디플립플롭(D Flip-Flop)의 동작에 대하여 도 7과 도 9의 타이밍도에 의거하여 살펴보면, 도 9a에서와 같이 클럭(clk)이 로우상태일때 그의 반전된 클럭(clkb)은 도 9b에서와 같이 하이상태가 된다.

상기에서와 같이 로우,하이상태의 클럭(clk)(clkb)이 첫째단의 디래치와 둘째단의 디래치의 인에이블 입력단자(en)로 각각 출력하면, 첫째단의 디래치는 동작하게 되고 둘째단의 디래치는 동작하지 않게된다.

이때 첫째단의 디래치로 입력되는 도 9c와 도 9d에서와 같은 데이타(d1)(db1)를 그의 출력단(qb1)(q1)를 통해 출력하고, 둘재단의 디래치는 이전에 갖고 있는 신호를 유지하게 된다.

이와같이 동작하다가 클럭(clk)(clkb)이 하이와 로우상태로 천이되어 첫째단의 디래치와 둘째단의 디래치의 인에이블 입력단자(en)로 각각 전달되면, 상기 첫째단의 디래치는 이전 상태로 유지하고 둘째단의 디래치는 첫째단의 디래치에서 전달된 출력(qb1)(q1)을 데이타 입력(d2)(db2)으로 받아 그대로 그의 출력단(qb2)(q2)을 통해 출력하므로, 최종 출력단(q)(qb)에는 도 9e와 도 9f와 도 9f와 같은 신호가 나타나게 된다.

상기에서와 같은 구성을 갖는 디래치와 디플립플롭을 시뮬레이션한 결과 전파지연은 63%∼22.5%로 감소하고, 파워는 17%∼30% 감소하는 것을 얻었다.

그리고 사이즈에서도 종래 디래치의 경우 18개의 트랜지스터를 가지고 구성하였으나 본 발명에서는 8개의 트랜지스터를 사용하여 구성함에 따라 사이즈도 대폭적인 효과가 있다.

상술한 바와 같이, 본 발명은 디지탈 설계시 디래치와 디플립플롭의 구조를 개선함으로써 전파 지연을 감소시키고 파워 소모를 감소시켜 고속과 저전력 설계가 가능함에 따라 고집적이 가능한 효과가 있다.

Claims (2)

1. 인에이블신호를 게이트로 인가받는 엔모스 트랜지스터의 소오스에는 데이타를 인가하고, 그의 드레인에는 피모스 래치와 인버터를 연결하고 구성함을 특징으로 하는 고속 및 저전력을 위한 디래치.
2. 데이타를 입력받는 2개의 래치를 연결하여 첫째단 출력을 다음단의 입력으로 하고, 첫째단의 인에이블 입력단자에는 클럭을 인가하고, 둘째단의 인에이블 입력단자에는 상기 클럭의 반전된 값을 인가하도록 구성함을 특징으로 하는 고속 및 저전력을 위한 디플립플롭.