JP2017501524A5 - - Google Patents

Claims (15)

1. 抵抗性メモリビットセルの状態を検知するためのセンス増幅器であって、
   差動検知入力と、前記差動検知入力は、抵抗性メモリビットセルのビット線に結合されるように構成され、
   差動基準入力と、前記差動基準入力は、基準線に結合されるように構成され、
   第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータと、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成され、
   前記第２のインバータ入力を、前記第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成された前記第２のインバータと、
   制御回路と
   を備え、前記制御回路は、
   前記抵抗性メモリビットセルのラッチモードでは、前記差動基準入力を前記第１のインバータに及び前記差動検知入力を前記第２のインバータに結合することと、
   前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記差動基準入力を前記第１のインバータに及び前記差動検知入力を前記第２のインバータに減結合することと、
   前記抵抗性メモリビットセルの前記ラッチモードで、前記差動基準入力を前記第１のインバータに及び前記差動検知入力を前記第２のインバータに結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することと
   を行うように構成される、センス増幅器。
2. 前記抵抗性メモリビットセルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、請求項１に記載のセンス増幅器。
3. 前記抵抗性メモリビットセルは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、請求項１に記載のセンス増幅器。
4. 集積回路内に提供される請求項１に記載のセンス増幅器。
5. セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスに統合される、請求項１に記載のセンス増幅器。
6. メモリシステムであって、
   複数の抵抗性メモリビットセルから構成されるメモリアレイと、
   複数のセンス増幅器と、ここにおいて、前記複数のセンス増幅器の各々は、前記メモリアレイの列に対応し、前記対応する列の前記メモリアレイの選択された行内の抵抗性メモリビットセルの状態を検知するように構成される、
   を備え、
   前記複数のセンス増幅器の各センス増幅器は、請求項１に記載のセンス増幅器を備える、
   メモリシステム。
7. 前記制御回路は、
   前記低電圧源に前記第１のインバータ及び前記第２のインバータを結合することと、
   前記低電圧源に前記第１のインバータ及び前記第２のインバータを結合する遅延処置の後に、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ及び前記第２のインバータを結合することと
   を行うように更に構成される、請求項１に記載のセンス増幅器又は請求項６に記載のメモリシステム。
8. 前記制御回路は、前記低電圧源に前記第１のインバータ及び前記第２のインバータを結合する前記遅延処置を提供するように構成されたゲートを備える、請求項７に記載のセンス増幅器又は請求項７に記載のメモリシステム。
9. 前記差動検知入力は、検知パスゲートを備え、
   前記差動基準入力は、基準パスゲートを備える、
   請求項１に記載のセンス増幅器又は請求項６に記載のメモリシステム。
10. 前記検知パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備え、
    前記基準パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備える、
    請求項９に記載のセンス増幅器又は請求項９に記載のメモリシステム。
11. 前記第１のインバータは、
    アクティブハイトランジスタと、
    アクティブロートランジスタと
    を備え、
    前記第２のインバータは、
    アクティブハイトランジスタと、
    アクティブロートランジスタと
    を備え、
    前記第１のインバータの前記アクティブハイトランジスタは、前記第２のインバータの前記アクティブハイトランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
    前記第１のインバータの前記アクティブロートランジスタは、前記第２のインバータの前記アクティブロートランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
    前記第１のインバータの前記アクティブハイトランジスタの前記駆動強度は、前記第１のインバータの前記アクティブロートランジスタの前記駆動強度に４を乗じたものに等しい又は略等しい、
    請求項１に記載のセンス増幅器又は請求項６に記載のメモリシステム。
12. 前記メモリアレイは、複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、又は、
    前記メモリアレイは、複数の抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、請求項６に記載のメモリシステム。
13. 抵抗性メモリビットセルの状態を検知するための方法であって、
    差動検知入力を供給することと、前記差動検知入力は、抵抗性メモリビットセルのビット線を備え、
    差動基準入力を供給することと、前記差動基準入力は、基準線を備え、
    第１のインバータが、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転することと、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成され、
    前記第２のインバータが、前記第２のインバータ入力を、前記第１のインバータ入力に結合された第２のインバータ出力に反転することと、
    前記抵抗性メモリビットセルのラッチモードでは、前記差動基準入力を前記第１のインバータに及び前記差動検知入力を前記第２のインバータに結合することと、
    前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記差動基準入力を前記第１のインバータに及び前記差動検知入力を前記第２のインバータに減結合することと、
    前記抵抗性メモリビットセルの前記ラッチモードで、前記差動基準入力を前記第１のインバータに及び前記差動検知入力を前記第２のインバータに結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することと
    を備える方法。
14. 前記低電圧源に前記第１のインバータ及び前記第２のインバータを結合することと、
    前記低電圧源に前記第１のインバータ及び前記第２のインバータを結合する遅延処置の後に、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ及び前記第２のインバータを結合することと
    を更に備える、請求項１３に記載の方法。
15. 前記抵抗性メモリビットセルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、又は、
    前記抵抗性メモリビットセルは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、請求項１３に記載の方法。