CN109493906A - 一种差分快速读取电路、存储芯片及存储器 - Google Patents

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查小芳
赵士钰
刘大海
杨小龙
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李迪
张亦锋
逯钊琦
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Abstract

本发明公开了一种差分快速读取电路、存储芯片及存储器，基于差分比较器输出0或1的思路，将存储单元的存储内容是0或1结合起来，通过PCH和锁存控制信号，在PCH信号高电平的T1时间内充能两条位线控制端，在锁存信号高电平的T2时间内控制两条位线控制端进行任一端放电，以此作为差分主电路的两个输入，由于差分电路的特性，能够实现两个输入信号的高速判断，从而快速输出存储单元的内容。

Description

一种差分快速读取电路、存储芯片及存储器
技术领域
本发明涉及一种存储单元的读取电路，特别是一种差分快速读取电路、存储芯片及存储器。
背景技术
闪存电路，或者存储电路中经常以MOS管开关作为逻辑判断信号，而MOS管的打开和关闭是通过施加在MOS管上的电压作为控制的，但是电压控制MOS管开关具有一定的延时，已经成为高速闪存电路中的一个性能瓶颈，特别是存储单元内容的读取，使用传统的电压判断电路对数据进行读取速度很慢，严重拖慢了闪存的处理速度。
发明内容
为解决上述问题，本发明提供了一种差分快速读取电路，能够快速读取存储单元的内容，直接输出0或1数据。
本发明解决其问题所采用的技术方案是：
一种差分快速读取电路，包括由MOS管组成的差分主电路、PCH控制端、锁存信号控制端、第一位线控制端和第二位线控制端，所述PCH控制端连接到所述差分主电路作为开关控制端，所述锁存信号控制端连接所述差分主电路和数字地，所述第一位线控制端和第二位线控制端分别作为输入端连接所述差分主电路，且所述第一位线控制端和第二位线控制端的输入信号不相同，所述差分主电路的输出端作为存储单元的数据输出端。
进一步，所述差分主电路由6个MOS管组成，分别为M0、M1、M2、M3、M4和M5，所述M0－M3的源极均连接Vcc，所述M0和M1的漏极连接所述M4的漏极，所述M2和M3的漏极连接所述M5的漏极，所述M4的漏极连接所述第一位线控制端，所述M5的漏极连接所述第二位线控制端，所述M1和M4的栅极连接到所述M5的漏极作为所述差分主电路的输出端，所述M2和M5的栅极连接到所述M4的漏极，所述M4和M5的源极连接到所述锁存信号控制端。
进一步，所述PCH控制端包括一个单输入单输出的PCH反相器，所述PCH反相器的输出连接到所述M0的栅极。
进一步，所述锁存信号控制端包括MOS管M6，所述M6的漏极连接所述差分主电路，栅极连接Latch信号，源极连接数字地。
进一步，所述第一位线控制端包括电容C0和第一位线，所述电容C0一端连接所述M4的漏极和所述第一位线，另一端连接数字地；所述第二位线控制端包括电容C1和第二位线，所述电容C2一端连接所述M5的漏极和所述第二位线，另一端连接数字地；所述第一位线和第二位线的输出信号不相同。
进一步，所述电容C0和电容C1的电容值相同。
进一步，所述差分主电路的输出端连接一个单输入单输出的输出反相器，所述输出反相器的输出端输出0或1。
一种存储器芯片，包括有上述任一一种差分快速读取电路。
一种存储器，设置有至少一个存储器芯片，包括有上述任一一种差分快速读取电路。
本发明的有益效果是：本发明基于差分比较器输出0或1的思路，将存储单元的存储内容是0或1结合起来，通过PCH和锁存控制信号，在PCH信号高电平的T1时间内充能两条位线控制端，在锁存信号高电平的T2时间内控制两条位线控制端进行任一端放电，以此作为差分主电路的两个输入，由于差分电路的特性，能够实现两个输入信号的高速判断，从而快速输出存储单元的内容。
附图说明
下面结合附图和实施例对本发明作进一步说明。
图1是本发明实施例的整体电路图；
图2是本发明实施例的各控制信号的时序示意图。
具体实施方式
参照图1，本发明的一个实施例提供了一种差分快速读取电路，包括由MOS管组成的差分主电路、PCH控制端、锁存信号控制端、第一位线控制端和第二位线控制端，所述PCH控制端连接到所述差分主电路作为开关控制端，所述锁存信号控制端连接所述差分主电路和数字地，所述第一位线控制端和第二位线控制端分别作为输入端连接所述差分主电路，且所述第一位线控制端和第二位线控制端的输入信号不相同，所述差分主电路的输出端作为存储单元的数据输出端。
本实施例中基于差分电路，首先所述第一位线控制端和第二位线控制端的输入信号由存储阵列的位线的挂载单元情况决定，需要对所述第一位线控制端和第二位线控制端挂载不同的单元，分别在PGM(program，编程)单元和ERASE(erase，擦写)单元中选择，即存储阵列采用了互补单元结构，由结构决定了所述第一位线控制端和第二位线控制端的输入信号；其次PCH(平台控制器)信号和锁存信号分别控制时钟使所述差分主电路中的MOS管打开和关闭，从而所述控制差分主电路的输出结果；由于本身PCH信号和锁存信号也是常规存储电路中的控制信号，本实施例相对于传统的存储电路并没有增加太多的电路元件，但是改变了直接通过电平高低的读取方式，使用差分比较来实现0或1的输出，具有快速读取内容的优点。
优选地，本发明的另一个实施例提供了一种差分快速读取电路，所述差分主电路由6个MOS管组成，分别为M0、M1、M2、M3、M4和M5，所述M0－M3的源极均连接Vcc，所述M0和M1的漏极连接所述M4的漏极，所述M2和M3的漏极连接所述M5的漏极，所述M4的漏极连接所述第一位线控制端，所述M5的漏极连接所述第二位线控制端，所述M1和M4的栅极连接到所述M5的漏极作为所述差分主电路的输出端，所述M2和M5的栅极连接到所述M4的漏极，所述M4和M5的源极连接到所述锁存信号控制端。
本实施例具体给出了所述差分主电路的组成，实际上是对称电路，其中M0、M1和M4是左侧，M2、M3和M5是右侧，中间连接处为Vcc连接端和所述锁存信号控制端，所述PCH控制端和锁存信号控制端基于时序，控制MOS管的开关，实现对所述差分主电路的不同输入。
优选地，本发明的另一个实施例提供了一种差分快速读取电路，所述PCH控制端包括一个单输入单输出的PCH反相器，所述PCH反相器的输出连接到所述M0的栅极。本实施例中附加PCH反相器用于时钟信号的整形，减小干扰。
优选地，本发明的另一个实施例提供了一种差分快速读取电路，所述锁存信号控制端包括MOS管M6，所述M6的漏极连接所述差分主电路，栅极连接Latch信号，源极连接数字地。其中Latch信号为锁存信号。
优选地，本发明的另一个实施例提供了一种差分快速读取电路，所述第一位线控制端包括电容C0和第一位线，所述电容C0一端连接所述M4的漏极和所述第一位线，另一端连接数字地；所述第二位线控制端包括电容C1和第二位线，所述电容C2一端连接所述M5的漏极和所述第二位线，另一端连接数字地；所述第一位线和第二位线的输出信号不相同，同时，所述电容C0和电容C1的电容值相同。
本实施例给出了所述第一位线控制端和第二位线控制端通过电容的充电和泄放实现不同输出的方案，其中电容C0和C2的电容值均为20f，且电容C0和C2的泄放不同时进行，只能控制其中一个泄放电荷，放电时间和放电深度由锁存信号的时钟信号来控制。
优选地，本发明的另一个实施例提供了一种差分快速读取电路，所述差分主电路的输出端连接一个单输入单输出的输出反相器，所述输出反相器的输出端输出0或1。本实施例使用反相器将输出信号整形，得到更优质的差分电平信号。
一种存储器芯片，包括有上述任一实施例的一种差分快速读取电路。
一种存储器，设置有至少一个存储器芯片，包括有上述任一实施例的一种差分快速读取电路。
参照图1，本发明的一个实施例提供了一种差分快速读取电路，包括一个由6个MOS管组成的差分主电路、PCH控制端、锁存信号控制端、第一位线控制端和第二位线控制端，所述PCH控制端连接到所述差分主电路作为开关控制端，所述锁存信号控制端连接所述差分主电路和数字地，所述第一位线控制端和第二位线控制端分别作为输入端连接所述差分主电路，且所述第一位线控制端和第二位线控制端的输入信号不相同，所述差分主电路的输出端作为存储单元的数据输出端。
所述差分主电路由6个MOS管组成，分别为M0、M1、M2、M3、M4和M5，所述M0－M3的源极均连接Vcc，所述M0和M1的漏极连接所述M4的漏极，所述M2和M3的漏极连接所述M5的漏极，所述M4的漏极连接所述第一位线控制端，所述M5的漏极连接所述第二位线控制端，所述M1和M4的栅极连接到所述M5的漏极作为所述差分主电路的输出端，所述M2和M5的栅极连接到所述M4的漏极，所述M4和M5的源极连接到所述锁存信号控制端。
所述PCH控制端包括一个单输入单输出的PCH反相器，所述PCH反相器的输出连接到所述M0的栅极。所述锁存信号控制端包括MOS管M6，所述M6的漏极连接所述差分主电路，栅极连接Latch信号，源极连接数字地。所述差分主电路的输出端连接一个单输入单输出的输出反相器，所述输出反相器的输出端输出0或1。
所述第一位线控制端包括电容C0和第一位线，所述电容C0一端连接所述M4的漏极和所述第一位线，另一端连接数字地；所述第二位线控制端包括电容C1和第二位线，所述电容C2一端连接所述M5的漏极和所述第二位线，另一端连接数字地；所述第一位线和第二位线的输出信号不相同。所述电容C0和电容C1的电容值相同且均为20f。
本实施例的存储阵列采用互补单元结构，因此所述第一位线控制端和第二位线控制端的输入信号不相同，实际上指的是所述第一位线和第二位线上分别接入不同的单元，第一种情况是所述第一位线上接入ERASE单元时，所述第二位线上接入PGM单元；第二中情况是所述第一位线上接入PGM单元时，所述第二位线上接入ERASE单元。
参照图2，本实施例控制时序的步骤为，所述PCH控制端输入持续时间为T1的高电平信号同时存储阵列的字线上电压升高，所述第一位线和第二位线对电容C0和C2进行充电，然后PCH控制端切换到低电平并且锁存信号控制端输入持续时间为T2的高电平信号，在T2时间内，对于上述的第一种情况，所述电容C0的电荷被泄放，电容C2的电荷基本不变，所述差分主电路输出0，对于上述第二种情况，所述电荷C2的电荷被泄放，电容C0的电荷基本不变，所述差分主电路输出1。
本实施例利用差分电路的特性代替常规电压电平读取存储数据的方式，由于差分电路只对两个输入端进行比较，因此能够快速输出差分结果，适用于速度更高的闪存产品。
以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。

Claims (9)

1.一种差分快速读取电路，其特征在于：包括由MOS管组成的差分主电路、PCH控制端、锁存信号控制端、第一位线控制端和第二位线控制端，所述PCH控制端连接到所述差分主电路作为开关控制端，所述锁存信号控制端连接所述差分主电路和数字地，所述第一位线控制端和第二位线控制端分别作为输入端连接所述差分主电路，且所述第一位线控制端和第二位线控制端的输入信号不相同，所述差分主电路的输出端作为存储单元的数据输出端。
2.根据权利要求1所述的一种差分快速读取电路，其特征在于：所述差分主电路由6个MOS管组成，分别为M0、M1、M2、M3、M4和M5，所述M0－M3的源极均连接Vcc，所述M0和M1的漏极连接所述M4的漏极，所述M2和M3的漏极连接所述M5的漏极，所述M4的漏极连接所述第一位线控制端，所述M5的漏极连接所述第二位线控制端，所述M1和M4的栅极连接到所述M5的漏极作为所述差分主电路的输出端，所述M2和M5的栅极连接到所述M4的漏极，所述M4和M5的源极连接到所述锁存信号控制端。
3.根据权利要求2所述的一种差分快速读取电路，其特征在于：所述PCH控制端包括一个单输入单输出的PCH反相器，所述PCH反相器的输出连接到所述M0的栅极。
4.根据权利要求1或2所述的一种差分快速读取电路，其特征在于：所述锁存信号控制端包括MOS管M6，所述M6的漏极连接所述差分主电路，栅极连接Latch信号，源极连接数字地。
5.根据权利要求2所述的一种差分快速读取电路，其特征在于：所述第一位线控制端包括电容C0和第一位线，所述电容C0一端连接所述M4的漏极和所述第一位线，另一端连接数字地；所述第二位线控制端包括电容C1和第二位线，所述电容C2一端连接所述M5的漏极和所述第二位线，另一端连接数字地；所述第一位线和第二位线的输出信号不相同。
6.根据权利要求5所述的一种差分快速读取电路，其特征在于：所述电容C0和电容C1的电容值相同。
7.根据权利要求1所述的一种差分快速读取电路，其特征在于：所述差分主电路的输出端连接一个单输入单输出的输出反相器，所述输出反相器的输出端输出0或1。
8.一种存储器芯片，其特征在于：包括有如权利要求1－7任一所述的一种差分快速读取电路。
9.一种存储器，设置有至少一个存储器芯片，其特征在于：包括有如权利要求1－7任一所述的一种差分快速读取电路。
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