JP2017501524A - 電流逆注入を防ぐために状態検知中に抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器及び関連する方法並びにシステム - Google Patents

電流逆注入を防ぐために状態検知中に抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器及び関連する方法並びにシステム Download PDF

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Abstract

電流逆注入を防ぐために状態検知中に抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器、及び関連する方法とシステムが開示される。一実施形態では、センス増幅器が提供される。センス増幅器は、ビット線に結合された差動検知入力を備える。センス増幅器はまた、基準線に結合された差動基準入力を備える。第１のインバータは、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転し、この第１のインバータ出力は、ビットセルの状態を提供するように構成される。第２のインバータは、第２のインバータ入力を、第１のインバータ入力に結合された第２のインバータ出力へと反転する。制御回路は、ラッチモードでは、第１のインバータに差動基準入力を及び第２のインバータに差動検知入力を結合し、検知モードでは、第１のインバータ出力上にビットセルの検知状態を提供するために、第１のインバータへの差動基準入力及び第２のインバータへの差動検知入力を減結合する。【選択図】 図５

Description

優先権の主張
[0001] 本願は、参照により全体が本明細書に組み込まれ、「SENSE AMPLIFIERS EMPLOYING CONTROL CIRCUITRY FOR DECOUPLING RESISTIVE MEMORY SENSE INPUTS DURING STATE SENSING TO PREVENT CURRENT BACK INJECTION, AND RELATED METHODS AND SYSTEMS」と題する、２０１４年１月６日に出願された米国特許仮出願第６１／９２３８８７号の優先権を主張する。
[0002] 本願はまた、参照により全体が本明細書に組み込まれ、「SENSE AMPLIFIERS EMPLOYING CONTROL CIRCUITRY FOR DECOUPLING RESISTIVE MEMORY SENSE INPUTS DURING STATE SENSING TO PREVENT CURRENT BACK INJECTION, AND RELATED METHODS AND SYSTEMS」と題する、２０１４年１月２８日に出願された米国特許出願第１４／１６５７０２号の優先権を主張する。
[0003] 本開示の技法は一般に、メモリからデータを読み出すために使用されるメモリシステム内のセンス増幅器に関する。
[0004] プロセッサベースコンピュータシステムは、データ格納用のメモリを含む。メモリシステムは一般に、データを記憶することができるメモリビットセルと、そのようなデータを読み出す及び書き込むために使用される対応する回路とから構成される。具体的には、センス増幅器（「センスアンプ」とも呼ばれる）は、メモリビットセル内に記憶されている記憶された電気状態（例えば、電圧）を読み出すためにメモリシステム内で共通して用いられる回路である。記憶された電気状態は、論理値又はデータを表す。より具体的には、センス増幅器は、メモリ読出し動作中、特定のメモリビットセルの電気状態に基づいて、論理値（例えば、論理「０」又は論理「１」）を出力するように構成される。
[0005] これに関して、図１は、その読出し回路の一部としてセンス増幅器１２を含む例示的なメモリシステム１０を例示する。例えば、メモリシステム１０は、静的ランダムアクセスメモリ（ＳＲＡＭ）システムであり得る。入力線１４は、メモリシステム１０と、マスメモリデバイスとして動作する、メモリセルアレイ１６にデータを書き込む又はそれからデータを読み出す他のシステム構成要素との間でのコマンド及びデータ通信を可能にするために信号を搬送する。より具体的には、メモリセルアレイ１６からデータを読み出すために、メモリアクセス要求１８が、入力線１４を介してメモリシステム１０に供給される。更に、出力線２０は、メモリアクセス要求１８のような動作の結果として、メモリシステム１０によって供給された信号を他のシステム構成要素に搬送する。メモリセルアレイ１６は、メモリビットセル（図示せず）から構成され得る。制御システム２２は、メモリセルアレイ１６の動作を制御する。メモリアクセス要求１８について、メモリシステム１０内のワード線ドライバ２４は、制御システム２２によって決定されたメモリアクセス要求１８に対応するアドレス情報に基づいて、メモリセルアレイ１６内のメモリビットセルの特定の行（即ち、頁）（図示せず）を選択する。アドレス情報は、読み出されるべき、メモリセルアレイ１６内の特定の行を識別する。これに応答して、メモリセルアレイ１６内の選択された行からのデータが、ビット線２６上に置かれる。ビット線２６上に置かれたデータを読み出すために、制御システム２２は、センス増幅器１２に感知信号２８を通信する。センス増幅器１２は、この感知信号２８をビット線２６上のデータと比較して、出力線２０に論理値を提供する。出力線２０上の論理値は、対応するメモリビットセルの各々に記憶されている状態を表す。
[0006] センス増幅器は一般に、ＳＲＡＭシステムに関連付けられるが、センス増幅器はまた、抵抗性メモリシステム内で用いられる。限定されない例として、センス増幅器は、スピン転送トルク（ＳＴＴ）磁気トンネル結合（ＭＴＪ）（ＳＴＴ−ＭＴＪ）を利用する磁気ランダムアクセスメモリ（ＭＲＡＭ）システムにおいて使用され得る。このように、図２は、ＳＴＴ−ＭＴＪ３２及びセンス増幅器３４を用いる例示的なＭＲＡＭシステム３０を例示する。ＳＴＴ−ＭＴＪ３２は、ＭＲＡＭシステム３０におけるメモリ列（示されない）内の複数のビットセルのうちの１つだけを表す。更に、図２に示されているセンス増幅器３４は、ＭＲＡＭシステム３０のメモリ列が、メモリアクセス要求中、そのメモリ列に関する、ワード線３６によって選択されたメモリ行（図示せず）内のビットセルを読み出すために提供される。データは、固定又はピン層４０の上に配設されたフリー層３８という２つの層の間の帯磁方向（magnetic orientation）に従って、ＳＴＴ−ＭＴＪ３２に記憶される。フリー層３８及びピン層４０は、薄い非磁性の絶縁層によって形成されたトンネル接合４２によって分離されている。
[0007] 続けて図２を参照すると、ＳＴＴ−ＭＴＪ３２に記憶されているデータを読み出す際、電流がＳＴＴ−ＭＴＪ３２を通って電極４６と４８との間で流れることを可能にするために、アクセストランジスタ４４についてワード線３６がアクティブ化される。ＳＴＴ−ＭＴＪ３２内に記憶されているデータ値が読出し動作中に乱されない（not disturbed）ことを確実にするために、読出しバイアスジェネレータ５０が使用され、ビット線５２及び電圧源５４を使用して検知するとき、電極４６及び４８間に供給される電流を制御する。ビット線５２に印加される電圧を測定された電流で割ることで測定されるような、低い抵抗は、フリー層３８とピン層４０との間のＰ配向に関連付けられる。より高い抵抗は、フリー層３８とピン層４０との間のＡＰ配向に関連付けられる。具体的には、センス増幅器３４は、ビット線５２の電圧又は電流を、基準電圧供給源５６によって供給される電圧又は電流と比較することで、低い又は高い抵抗の存在を決定する。故に、低い抵抗が測定される場合、センス増幅器３４は、ＳＴＴ−ＭＴＪ３２内に記憶されている論理「０」のデータ値を表す論理「０」を検知状態出力５８に提供する。対照的に、高い抵抗が測定される場合、センス増幅器３４は、ＳＴＴ−ＭＴＪ３２内に記憶されている論理「１」のデータ値を表す論理「１」を感知状態出力５８に提供する。故に、ＭＲＡＭシステム３０内のセンス増幅器３４は、ＳＴＴ−ＭＴＪ３２に記憶されているデータ値を読み出す際に極めて重要な役割を果たす。
[0008] 電流ラッチベースセンス増幅器（ＣＬＳＡ）は、例えば、図２のＭＲＡＭシステム３０のような抵抗性メモリシステムにおいて使用され得る１つのタイプのセンス増幅器である。ＣＬＳＡは、抵抗性ビットセルに対応するビット線上の電流の強度を、基準線上の電流と比較することで、出力として論理値を提供する。第１のＣＬＳＡ出力上の論理値は、対応する抵抗性ビットセルに記憶されている状態を表し、第２のＣＬＳＡ出力上の論理値は、記憶されている状態の補間を表す。ＣＬＳＡの１つの利点は、それが、検知電流の逆注入による、対応するメモリビットセル内での読み出し妨害（read disturbance）を引き起こさないことである。そのような逆注入は、抵抗性ビットセルのビット線が検知回路から分離さているため、ＣＬＳＡでは回避される。しかしながら、ＣＬＳＡの１つの欠点は、対応するビットセルのビット線がより低い電流を有するときに、それが長い検知時間を必要とすることである。長い検知時間は、対応するビットセル内の記憶されている状態に干渉し得、故に、読み出し妨害を引き起こす。更に、ＣＬＳＡは、それが、より低い電圧レベルで検知するのに有益ではないため、限られた検知範囲を有する。そのような限られた検知範囲は、ＣＬＳＡに、製造プロセス変動によって引き起こされ得るその内部トランジスタのデバイス不整合を克服することに関して低い許容差範囲を持たせる。
[0009] 例えば、図２のＭＲＡＭシステム３０のような、抵抗性メモリシステム内で使用され得るＣＬＳＡに対する代替的なタイプのセンス増幅器は、電圧ラッチベースセンス増幅器（ＶＬＳＡ）である。ＶＬＳＡは、より低い電圧レベルで正確かつ高速な検知を提供することができる。ＶＬＳＡは、抵抗性ビットセルに対応するビット線上の電圧の強度を、基準線上のそれと比較することで、出力として論理値を提供する。第１のＶＬＳＡ出力上の論理値は、対応する抵抗性ビットセルに記憶されている状態を表し、第２のＶＬＳＡ出力上の論理値は、記憶されている状態の補完を表す。ＶＬＳＡの１つの欠点は、それが、検知電流の逆注入により、対応する抵抗性ビットセル内で読み出し妨害を引き起こし得ることである。より具体的には、抵抗性ビットセルのビット線は、ＶＬＳＡ内では検知電圧から分離されておらず、これにより、検知電圧が、対応する抵抗性ビットセルに記憶されている状態に干渉させる可能性がある。しかしながら、ＶＬＳＡは、同じく、特定の利点を提供する。例えば、ＣＬＳＡとは異なり、抵抗性ビットセルのビット線電圧が検知される速度は、ビット線電圧レベルに依存しない。従って、ＶＬＳＡは、より低い電圧レベルで検知することができ、故に、より大きい検知範囲を有する。そのような大きい検知範囲は、製造プロセス変動によって引き起こされるその内部トランジスタのデバイス不整合に関して高い許容差範囲をＶＬＳＡに提供する。
[0010] 前述したように、ＣＬＳＡ及びＶＬＳＡは、各々、それらのそれぞれの利点及び欠点を持っている。例えば、ＣＬＳＡは、検知電流の逆注入によって引き起こされる読み出し妨害を被らないが、大きな許容差範囲を有さず、より低い電圧レベルを検知するときに望み通りに機能（perform）しないだろう。対照的に、ＶＬＳＡは、大きい許容差範囲を有し、より低い電圧レベルを検知するときにうまく機能するが、逆注入によって引き起こされる読み出し妨害の影響を受けやすい。故に、より低い電圧レベルを検知するときにうまく機能し、逆注入によって引き起こされる読み出し妨害の回避も行う、大きい許容差範囲を有するセンス増幅器を用いることは有益であろう。
[0011] 詳細な説明で開示される実施形態は、電流逆注入を防ぐために、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器、及び関連する方法とシステムを含む。抵抗性メモリシステムの速度及び精度は、検知電流の逆注入によって引き起こされる読み出し妨害も防ぎつつ、より低い電圧レベルで、メモリビットセルに記憶されている電気的な状態を検知することができるセンス増幅器（「センスアンプ」とも呼ばれる）を用いることで改善され得る。一実施形態ではこれに関して、以下でより詳細に説明されるように、電流逆注入なく低電圧検知を達成するために、制御回路を使用してラッチモード及び検知モードを実装するセンス増幅器が開示される。より具体的には、センス増幅器は、抵抗性メモリビットセルのビット線及び基準電圧源からの基準線を入力として受ける。センス増幅器は、抵抗性メモリビットセル内に記憶されている論理状態を決定するために、基準線上の電圧と比べてビット線上の電圧の差分を検知する。このように、センス増幅器内の制御回路は、ラッチモード中（例えば、センス増幅器が検知していないとき）、センス増幅器にビット線及び基準線を結合するように構成される。更に、制御回路は、検知モード中、センス増幅器からビット線及び基準線を減結合するように構成される。この減結合は、検知モード中、ビット線をセンス増幅器から分離し、故に、抵抗性メモリビットセルへの検知電流の逆注入を防ぐ。追加的に、検知モード中、センス増幅器は、抵抗性メモリビットセルに記憶されている状態を表す出力を供給する。このようにラッチモード及び検知モードを実装するために制御回路を使用することで、センス増幅器は、電流逆注入を防ぎつつも、より低い電圧レベルで検知することができる。更に、これはまた、製造プロセス変動によるデバイス不整合を克服するためのより大きい許容差をセンス増幅器に提供する。
[0012] 一実施形態ではこれに関して、抵抗性メモリビットセルの状態を検知するためのセンス増幅器が提供される。センス増幅器は、差動検知入力を備え、この差動検知入力は、抵抗性メモリビットセルのビット線に結合されるように構成される。センス増幅器は、差動基準入力を更に備え、この差動基準入力は、基準線に結合されるように構成される。センス増幅器は、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータを更に備え、第１のインバータ出力は、抵抗性メモリビットセルの検知状態を提供するように構成される。第２のインバータは、第２のインバータ入力を、第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成される。センス増幅器は、抵抗性メモリビットセルのラッチモードでは、第１のインバータに差動基準入力を及び第２のインバータに差動検知入力を結合し、抵抗性メモリビットセルの検知モードでは、第１のインバータ出力上に抵抗性メモリビットセルの検知状態を提供するために、第１のインバータへの差動基準入力及び第２のインバータへの差動検知入力を減結合するように構成された制御回路を更に備える。
[0013] 別の実施形態では、メモリシステムが提供される。メモリシステムは、複数の抵抗性メモリビットセルから構成されるメモリアレイを備える。メモリシステムは、複数のセンス増幅器を更に備え、ここにおいて、複数のセンス増幅器の各センス増幅器は、メモリアレイの列に対応し、対応する列のメモリアレイの選択された行内の抵抗性メモリビットセルの状態を検知するように構成される。複数のセンス増幅器の各センス増幅器は、差動検知入力を備え、差動検知入力は、抵抗性メモリビットセルのビット線に結合されるように構成される。各センス増幅器は、差動基準入力を更に備え、差動基準入力は、基準線に結合されるように構成される。各センス増幅器は、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータを更に備え、第１のインバータ出力は、抵抗性メモリビットセルの検知状態を提供するように構成される。第２のインバータは、第２のインバータ入力を、第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成される。各センス増幅器は、抵抗性メモリビットセルのラッチモードでは、第１のインバータに差動基準入力を及び第２のインバータに差動検知入力を結合し、抵抗性メモリビットセルの検知モードでは、第１のインバータ出力上に抵抗性メモリビットセルの検知状態を提供するために、第１のインバータへの差動基準入力及び第２のインバータへの差動検知入力を減結合するように構成された制御回路を更に備える。
[0014] 別の実施形態では、抵抗性メモリビットセルの状態を検知するための方法が提供される。方法は、差動検知入力を供給することを備え、差動検知入力は、抵抗性メモリビットセルのビット線を備える。方法は、差動基準入力を供給することを更に備え、差動基準入力は、基準線を備える。方法は、第１のインバータが、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転することを更に備え、第１のインバータ出力は、抵抗性メモリビットセルの検知状態を提供するように構成される。方法は、第２のインバータが、第２のインバータ入力を、第１のインバータ入力に結合された第２のインバータ出力へと反転することを更に備える。方法は、抵抗性メモリビットセルのラッチモードでは、第１のインバータに差動基準入力を及び第２のインバータに差動検知入力を結合することを更に備える。方法は、抵抗性メモリビットセルの検知モードでは、第１のインバータ出力上の抵抗性メモリビットセルの検知状態を提供するために、第１のインバータへの差動基準入力及び第２のインバータへの差動検知入力を減結合することを更に備える。
[0015] 図１は、メモリアクセス要求で使用するためのセンス増幅器を用いる例示的なメモリシステムの例示である。 [0016] 図２は、センス増幅器とともにスピントルク転送（ＳＴＴ）磁気トンネル結合（ＭＴＪ）（ＳＴＴ−ＭＴＪ）を用いる例示的な磁気ランダムアクセスメモリ（ＭＲＡＭ）システムの図である。 [0017] 図３は、図２のＭＲＡＭシステムにおいてセンス増幅器として用いられ得る例示的な電流ラッチベースセンス増幅器（ＣＬＳＡ）のトランジスタレベルの図である。 [0018] 図４は、図２のＭＲＡＭシステムにおいてセンス増幅器として用いられ得る例示的な電圧ラッチベースセンス増幅器（ＶＬＳＡ）のトランジスタレベルの図である。 [0019] 図５は、電流逆注入を防ぐために、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いる例示的なセンス増幅器の図である。 [0020] 図６は、図５のセンス増幅器を用いるＭＲＡＭシステムにおいてメモリ読出しアクセスを行うときに、図５のセンス増幅器内で生成される信号の例示的なタイミングを例示するタイミング図である。 [0021] 図７は、従来技術に存在する２つの例示的なＣＬＳＡと比べて、図５のセンス増幅器内で経験される検知遅延及び例示的な失敗カウントを例示するチャートである。 [0022] 図８は、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いる図５のセンス増幅器を含むことができる例示的なプロセッサベースシステムのブロック図である。
発明の詳細な説明
[0023] 描写されている図について、本開示のいくつかの例示的な実施形態が説明されている。「例示的」という用語は、本明細書では、「実例、事例、又は例証として機能する」という意味で使用される。「例示的」として本明細書で説明される任意の実施形態は、必ずしも、他の実施形態よりも好ましい又は有利であると解釈されるべきではない。
[0024] 詳細な説明で開示される実施形態は、電流逆注入を防ぐために、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器、及び関連する方法とシステムを含む。抵抗性メモリシステムの速度及び精度は、検知電流の逆注入によって引き起こされる読み出し妨害を防ぎつつも、より低い電圧レベルで検知することができるセンス増幅器（「センスアンプ」とも呼ばれる）を用いることで改善され得る。一実施形態ではこれに関して、以下でより詳細に説明されるように、電流逆注入なく低電圧検知を達成するために、制御回路を使用してラッチモード及び検知モードを実装するセンス増幅器が開示される。より具体的には、センス増幅器は、抵抗性メモリビットセルのビット線及び基準電圧源からの基準線を入力として受ける。センス増幅器は、抵抗性メモリビットセル内に記憶されている論理状態を決定するために、基準線上の電圧と比べてビット線上の電圧の差分を検知する。このように、センス増幅器の制御回路は、ラッチモード中（例えば、センス増幅器が検知していないとき）、センス増幅器にビット線及び基準線を結合するように構成される。更に、制御回路は、検知モード中、センス増幅器からビット線及び基準線を減結合するように構成される。この減結合は、検知モード中、ビット線をセンス増幅器から隔離し、故に、抵抗性メモリビットセルへの検知電流の逆注入を防ぐ。追加的に、検知モード中、センス増幅器は、抵抗性メモリビットセルに記憶されている状態を表す出力を供給する。このようにラッチモード及び検知モードを実装するために制御回路を使用することで、センス増幅器は、電流逆注入を防ぎつつも、より低い電圧レベルで検知することができる。更に、これはまた、製造プロセス変動によるデバイス不整合を克服するためのより大きい許容差をセンス増幅器に提供する。
[0025] このように、図５から始まる、電流逆注入を防ぐために、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器について説明する前に、まず、従来技術に存在するセンス増幅器が図３及び４に関連して説明される。より具体的には、電流ラッチベースセンス増幅器（ＣＬＳＡ）及び電圧ラッチベースセンス増幅器（ＶＬＳＡ）が、以下で詳細に説明される。
[0026] これに関して、ＣＬＳＡは、例えば、図２のＭＲＡＭシステム３０のような抵抗性メモリシステムにおいて使用され得る１つのタイプのセンス増幅器である。例として、図３は、ＣＬＳＡ６０のトランジスタレベルの図を例示する。ＣＬＳＡ６０は、抵抗性ビットセル（図示せず）に対応するビット線６６上の電流の強度を基準線６８上の電流と比較することで、それぞれ、ＣＬＳＡ出力６２及びＣＬＳＡ出力６４上に論理値を提供する。ＣＬＳＡ出力６２上の論理値は、対応する抵抗性ビットセルに記憶されている状態を表し、ＣＬＳＡ出力６４上の論理値は、記憶されている状態の補完を表す。
[0027] より具体的には、ＣＬＳＡ６０は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ７８及びＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ８０から構成される第２のインバータ７６に交差結合され、ＰＭＯＳトランジスタ７２及びＮＭＯＳトランジスタ７４から構成される第１のインバータ７０を含む。検知に先立ち、電圧レール８６上のＶＤＤに等しい電圧が第１のインバータ７０及び第２のインバータ７６を等化するために、アクセスＰＭＯＳトランジスタ８２及びアクセスＰＭＯＳトランジスタ８４がアクティブ化される。これは、第１のインバータ７０の入力８８及び第２のインバータ７６の入力９０をＶＤＤに引き上げることで達成される。
[0028] 検知を開始するために、アクセスＰＭＯＳトランジスタ８２及びアクセスＰＭＯＳトランジスタ８４が非アクティブ化され、検知イネーブル信号９２が検知イネーブル９４上でアサートされる。検知イネーブル９４上でのアサーションは、接地源９８に結合されたＮＭＯＳトランジスタ９６をアクティブ化する。ＮＭＯＳトランジスタ９６はまた、それぞれビット線６６及び基準線６８に結合されるＮＭＯＳトランジスタ１００及びＮＭＯＳトランジスタ１０２に結合される。基準線６８によって供給される電流よりも強い電流がビット線６６によって供給される場合、ＮＭＯＳトランジスタ１００は、ＮＭＯＳトランジスタ１０２よりも「閉じる」。これは、接地源９８に、第２のインバータ７６の入力９０を、第１のインバータ７０の入力８８よりも低い電圧に引き寄せさせる。結果として、ＣＬＳＡ出力６２は、論理「０」値を提供し、ＣＬＳＡ出力６４は、論理「１」値を提供する。これは、論理「０」値が、対応するビットセル内に記憶されていることを示す。対照的に、基準線６８によって供給される電流がビット線６６によって供給される電流よりも強い場合、ＮＭＯＳトランジスタ１０２は、ＮＭＯＳトランジスタ１００よりも「閉じる」。これは、接地源９８に、第１のインバータ７０の入力８８を、第２のインバータ７６の入力９０よりも低い電圧に引き寄せさせる。結果として、ＣＬＳＡ出力６２は、論理「１」値を提供し、ＣＬＳＡ出力６４は、論理「０」値を提供する。これは、論理「１」が、対応するビットセル内に記憶されていることを示す。従って、ＣＬＳＡ６０は、どちらがより強い電流を持っているかを決定するために第１のインバータ７０及び第２のインバータ７６が「競合」させることで、抵抗性ビットセル内に記憶されている状態を表す論理値を生成する。
[0029] 前述したように、図３のＣＬＳＡ６０の１つの利点は、それが、検知電流の逆注入により、対応するメモリビットセル内で読み出し妨害を引き起こさないことである。読み出し妨害は、メモリビットセル内に記憶されている状態の誤った変化である。ビット線６６が、ソース又はドレインに対向する、ＮＭＯＳトランジスタ１００のゲートに結合されているため、ＣＬＳＡ６０内の検知電流は、ビット線６６から分離され、故に、対応するメモリビットセルに記憶されている状態に干渉することができない。しかしながら、ＣＬＳＡ６０は、特定の欠点を受ける。例えば、ビット線６６がＮＭＯＳトランジスタ１００をアクティブ化するため、ＣＬＳＡ６０は、ビット線６６がより低い電流を有するとき、長い検知時間を必要とする。より具体的には、より低い電流は、ＮＭＯＳトランジスタ１００のゲートをアクティブ化するのに必要とされる閾値電圧に近い又はそれよりも低い電圧を生成し、これは、より長いアクティブ化時間に帰着する。このより長いアクティブ化時間は、次に、検知時間を増加させ、これは、検知電流が、より長い時間期間の間メモリビットセルに供給されることを必要とする。このように、長い検知時間もまた、読み出し妨害を引き起こし得る。従って、ＣＬＳＡ６０は、それがより低い電圧レベルで検知するのに有益ではないため、限られた検知範囲を有する。更に、そのような限られた検知範囲は、トランジスタのトランスコンダクタンス（即ち、ゲート電圧誘発型ソース−ドレインコンダクタンス変化）が閾値電圧の変化に対して敏感であるという事実と組み合わせて、ＣＬＳＡ６０に、製造プロセス変動によって引き起こされ得るその内部トランジスタのデバイス不整合を克服することに関して低い許容差範囲を持たせる。低い許容差範囲は、ＣＬＳＡ６０を、より高い許容差範囲を有するセンス増幅器と比べて、読出し誤差の影響をより受け易いものにするだろう。
[0030] 例えば、図２のＭＲＡＭシステム３０のような、抵抗性メモリシステム内で使用され得るＣＬＳＡに替わるタイプのセンス増幅器はＶＬＳＡである。以下で説明されるように、図３のＣＬＳＡ６０とは異なり、ＶＬＳＡは、より低い電圧レベルで、正確かつ高速な検知を提供する。これに関して、図４は、ＶＬＳＡ１０４のトランジスタレベルの図を例示する。ＶＬＳＡ１０４は、ビット線上の電圧及び基準線６８上の電圧の強度を比較することで、ＶＬＳＡ出力１０６及びＶＬＳＡ出力１０８上に論理値を提供する。ＶＬＳＡ出力１０６上の論理値は、対応する抵抗性ビットセルに記憶されている状態を表し、ＶＬＳＡ出力１０８上の論理値は、記憶されている状態の補完を表す。
[0031] より具体的には、ＶＬＳＡ１０４は、ＰＭＯＳトランジスタ１２２及びＮＭＯＳトランジスタ１２４から構成される第２のインバータ１２０に交差結合されていている、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１１８から構成される第１のインバータ１１４を含む。図３のＣＬＳＡ６０に類似して、検知に先立ち、電圧レール１３０上のＶＤＤに等しい電圧が第１のインバータ１１４及び第２のインバータ１２０を等化するために、アクセスＰＭＯＳトランジスタ１２６及びアクセスＰＭＯＳトランジスタ１２８がアクティブ化される。これは、第１のインバータ１１４の入力１３２及び第２のインバータ１２０の入力１３４をＶＤＤに引き上げることによって達成され得る。
[0032] 検知を開始するために、アクセスＰＭＯＳトランジスタ１２６及びアクセスＰＭＯＳトランジスタ１２８が非アクティブ化され、検知イネーブル信号１３６が検知イネーブル１３８上でアサートされる。検知イネーブル１３８上でのアサーションは、接地源１４２に結合されたＮＭＯＳトランジスタ１４０をアクティブ化し、これは、第１のインバータ１１４及び第２のインバータ１２０内にラッチされた電圧を引き下げる。ＰＭＯＳトランジスタ１４４及びＰＭＯＳトランジスタ１４６は、それぞれビット線１１０及び基準線１１２に結合される。しかしながら、ＰＭＯＳトランジスタ１４４及び１４６をアクティブ化するというよりはむしろ、ビット線１１０及び基準線１１２は、アクティブ化信号１４８がＰＭＯＳトランジスタ１４４及び１４６をアクティブ化したとき、それぞれ第２のインバータ１２０及び第１のインバータ１１４に入力として供給される。これにより、第１のインバータ１１４に供給される電圧は、第２のインバータ１２０に供給される電圧と直接「競合する」ことができる。ビット線１１０電圧が基準線１１２電圧よりも高い場合、第２のインバータ１２０の入力１３４は、第１のインバータ１１４の入力１３２よりも強い電圧を受ける。結果として、ＶＬＳＡ出力１０６は、論理「１」値を提供し、ＶＬＳＡ出力１０８は、論理「０」値を提供する。これは、論理「１」値が、対応するビットセル内に記憶されていることを示す。対照的に、基準線１１２電圧がビット線１１０電圧よりも強い場合、第１のインバータ１１４の入力１３２は、第２のインバータ１２０の入力１３４よりも強い電圧を受ける。結果として、ＶＬＳＡ出力１０６は、論理「０」値を提供し、ＶＬＳＡ出力１０８は、論理「１」値を提供する。これは、論理「０」値が、対応するビットセル内に記憶されていることを示す。従って、ＶＬＳＡ１０４は、どちらがより強い電圧を有するかを決定するために第１のインバータ１１４及び第２のインバータ１２０が「競合する」ことを可能にすることで、抵抗性メモリビットセル内に記憶されている状態を表す論理値を生成する。
[0033] 図４のＶＬＳＡ１０４の１つの欠点は、それが、検知電流の逆注入により、対応するメモリビットセル内で読み出し妨害を引き起こし得ることである。より具体的には、ビット線１１０が、そのゲートと対向する、ＰＭＯＳトランジスタ１４４のソースに結合されているため、ＶＬＳＡ１０４内の検知電圧は、ビット線１１０から分離されず、故に、対応するメモリビットセルに記憶されている状態に干渉し得る。しかしながら、ＶＬＳＡ１０４は、特定の利点も提供する。例えば、アクティブ化信号１４８がＰＭＯＳトランジスタ１４４をアクティブ化するため、より低い電圧において、ＰＭＯＳトランジスタ１４４の切換え速度は、それがビット線１１０電圧によってアクティブ化される場合よりも速いだろう。より具体的には、ビット線１１０電圧が常にそのような高いレベルであるというわけではないのに対して、アクティブ化信号１４８が、ＰＭＯＳトランジスタ１４４の閾値電圧を常に満たす又は超えるように設定され得るため、切替え速度がより速いだろう。ＰＭＯＳトランジスタ１４４の速い切替え速度により、検知に必要とされる時間はより短くなる。追加的に、ＰＭＯＳトランジスタ１４４が、ビット線１１０によってというよりはむしろアクティブ化信号１４８によってアクティブ化されるため、ＶＬＳＡ１０４は、ビット線１１０がより低い電圧レベルを持つ場合であっても、検知を提供することができる。従って、ＶＬＳＡ１０４は、幅広い範囲の電圧レベルにわたって検知することができ、故に、製造プロセス変動によって引き起こされるその内部トランジスタのデバイス不整合に関して高い許容差範囲を有する。高い許容差範囲は、ＶＬＳＡ１０４を、より低い許容差範囲を有するセンス増幅器と比べて、読出し誤差の影響をそれ程受けないものにする。
[0034] 前述したように、図３のＣＬＳＡ６０及び図４のＶＬＳＡ１０４は各々、互いに優るそれぞれの利点及び欠点を持っている。例えば、図３のＣＬＳＡ６０は、検知電流の逆注入によって引き起こされる読み出し妨害に悩まされるが、大きな許容差範囲を有さず、より低い電圧レベルを検知するときにうまく機能（perform）しないだろう。対照的に、図４のＶＬＳＡ１０４は、大きい許容差範囲を有し、より低い電圧レベルを検知するときにうまく機能するが、逆注入によって引き起こされる読み出し妨害の影響を受けやすい。故に、より低い電圧レベルを検知するときにうまく機能し、かつ、逆注入によって引き起こされる読み出し妨害の回避も行う、大きい許容差範囲を有するセンス増幅器を用いることは有益であろう。
[0035] このように、図５は、電流逆注入を防ぐために、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いる例示的なセンス増幅器１５０を例示する。センス増幅器１５０は、限定されない例として、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）又は図２のＭＲＡＭシステム３０のようなＭＲＡＭといった様々なタイプのメモリを用いるメモリシステムにおいて使用され得る。この実施形態では、センス増幅器１５０は、電流逆注入なしに、低電圧検知を達成するために、制御回路を使用してラッチモード及び検知モードを実装する。より具体的には、センス増幅器１５０は、抵抗性メモリビットセルのビット線１５２及び基準電圧源からの基準線１５４を入力として受ける。センス増幅器１５０は、抵抗性メモリビットセル内に記憶されている論理状態を決定するために、基準線１５４上の電圧と比べて、ビット線１５２上の電圧の差分を検知する。このように、センス増幅器１５０の制御回路１５６は、ラッチモード中（例えば、センス増幅器１５０が検知していないとき）、センス増幅器１５０にビット線１５２及び基準線１５４を結合するように構成される。更に、制御回路１５６は、検知モード中、センス増幅器１５０からビット線１５２及び基準線１５４を減結合するように構成される。この減結合は、検知モード中、ビット線１５２をセンス増幅器１５０から隔離し、故に、抵抗性メモリビットセルへの検知電流の逆注入を防ぐ。追加的に、検知モード中、センス増幅器１５０は、抵抗性メモリビットセルに記憶されている状態を表す出力を供給する。このようにラッチモード及び検知モードを実装するために制御回路１５６を使用することで、センス増幅器１５０は、電流逆注入を防ぎつつも、より低い電圧レベルで検知することができる。更に、これはまた、製造プロセス変動によるデバイス不整合を克服するためのより大きい許容差をセンス増幅器１５０に提供する。
[0036] これに関して、センス増幅器１５０は、差動検知入力１５８を含む。差動検知入力１５８は、この実施形態では、検知パスゲート１６０を備える。差動検知入力１５８は、抵抗性メモリビットセル（図示せず）のビット線１５２に結合される。追加的に、センス増幅器１５０は、差動基準入力１６２を含む。差動基準入力１６２は、この実施形態では、基準パスゲート１６４を備える。差動基準入力１６２は、基準電圧供給源（図示せず）の基準線１５４に結合される。検知パスゲート１６０は、第２のインバータ１６８の入力１６６にビット線１５２を供給するように構成される。同様に、基準パスゲート１６４は、第１のインバータ１７２の入力１７０に基準線１５４を供給するように構成される。とりわけ、第１のインバータ１７２及び第２のインバータ１６８は、ラッチモード中、それぞれビット線１５２及び基準線１５４によって提供される値をラッチするために交差結合される。
[0037] 更に、センス増幅器１５０は、ラッチモード中には、第１のインバータ１７２の入力１７０に基準線１５４を結合し、第２のインバータ１６８の入力１６６にビット線１５２を結合するように、そして、検知モード中には、それらを減結合するように構成された制御回路１５６を含む。制御回路１５６はまた、検知モード中、第１のインバータ１７２及び第２のインバータ１６８に低電圧源１７４及び高電圧源１７６を結合するように構成される。以下でより詳細に説明されるように、制御回路１５６は、抵抗性メモリビットセルの記憶されている状態を適切に検知するために、そのような結合及び減結合を特定のタイミングで行うように構成される。
[0038] 続けて図５を参照すると、センス増幅器１５０が抵抗性メモリビットセルに記憶されている状態を検知する前に、センス増幅器１５０はまず、ラッチモードで機能する。ラッチモード中、制御回路１５６は、低電圧源１７４及び高電圧源１７６から第１のインバータ１７２及び第２のインバータ１６８を減結合するように構成される。この実施形態では、低電圧源１７４は、ＮＭＯＳトランジスタ１７８を経由して第１のインバータ１７２及び第２のインバータ１６８に接続し、高電圧源１７６は、ＰＭＯＳトランジスタ１８０を経由して第１のインバータ１７２及び第２のインバータ１６８に接続する。以下でより詳細に説明されるように、減結合を達成するために、制御回路１５６は、ＮＭＯＳトランジスタ１７８を非アクティブ化するために検知ストローブ内部信号１８２を、ＰＭＯＳトランジスタ１８０を非アクティブ化するために検知ストローブ内部ネゲート遅延信号１８４を供給し得る。低電圧源１７４及び高電圧源１７６が、第１のインバータ１７２及び第２のインバータ１６８から減結合された後、制御回路１５６は、ビット線１５２及び基準線１５４をそれぞれ第２のインバータ１６８及び第１のインバータ１７２に結合するように構成される。より具体的には、以下でより詳細に説明されるように、制御回路１５６は、検知ストローブ外部信号１８６及び検知ストローブ外部ネゲート信号１８８を検知パスゲート１６０及び基準パスゲート１６４の両方に供給し、それは、特定のタイミングでビット線１５２を結合する及びセンス増幅器１５０から減結合するように機能し、故に、電流逆注入を防ぐ。
[0039] この実施形態では、検知パスゲート１６０は、互いに並列に配設されるＰＭＯＳトランジスタ１９０及びＮＭＯＳトランジスタ１９２から構成される。同様に、基準パスゲート１６４は、互いに並列に配設されるＰＭＯＳトランジスタ１９４及びＮＭＯＳトランジスタ１９６から構成される。故に、それぞれ第２のインバータ１６８及び第１のインバータ１７２にビット線１５２及び基準線１５４を結合するために、検知ストローブ外部信号１８６は、ＰＭＯＳトランジスタ１９０及び１９４をアクティブ化し、検知ストローブ外部ネゲート信号１８８は、ＮＭＯＳトランジスタ１９２及び１９６をアクティブ化する。結果として、ビット線１５２電圧及び基準線１５４電圧は、ラッチモード中、センス増幅器１５０においてラッチされる。
[0040] 続けて図５を参照すると、ラッチモードに続いて検知モードに入るために、検知イネーブル信号１９８は、制御回路１５６に供給される検知イネーブル２００上でアサートされる。この実施形態では、検知イネーブル信号１９８のアサーションは、検知ストローブ外部信号１８６に、それぞれ検知パスゲート１６０及び基準パスゲート１６４においてＰＭＯＳトランジスタ１９０及び１９４を非アクティブ化させる。同様に、そのようなアサーションは、検知ストローブ外部ネゲート信号１８８に、それぞれ検知パスゲート１６０及び基準パスゲート１６４においてＮＭＯＳトランジスタ１９２及び１９６を非アクティブ化させる。ＰＭＯＳトランジスタ１９０及び１９４及びＮＭＯＳトランジスタ１９２及び１９６のそのような非アクティブ化は、それぞれ第２のインバータ１６８及び第１のインバータ１７２からビット線１５２及び基準線１５４を減結合する。そうすることで、ビット線１５２は、検知中にセンス増幅器１５０から分離され、それによって、ビット線１５２上への検知電流の逆注入によって引き起こされる、抵抗性メモリビットセル内の記憶されている状態の読み出し妨害を防ぐ。
[0041] 続けて図５を参照すると、検知イネーブル信号１９８のアサーションは、検知ストローブ内部信号１８２に、ＮＭＯＳトランジスタ１７８をアクティブ化させ、それによって、低電圧源１７４に第１のインバータ１７２及び第２のインバータ１６８を結合する。以下でより詳細に説明されるように、そのようなアクティブ化は、センス増幅器１５０内のラッチされた値をより低い電圧に引き下げる。ＮＭＯＳトランジスタ１７８のアクティブ化に続いて、検知ストローブ内部ネゲート遅延信号１８４は、ＰＭＯＳトランジスタ１８０をアクティブ化し、それによって、高電圧源１７６に第１のインバータ１７２及び第２のインバータ１６８を結合する。重要なことには、この例では、制御回路１５６は、前述したように、高電圧源１７６に結合される前にセンス増幅器１５０内のラッチされた値が引き下げられるように、検知ストローブ内部ネゲート遅延信号１８４を遅延させるように構成される。このシーケンスは、検知を完了させる前に、ラッチされた値を、より低い電圧に引き下げさせる。結果として、これは、ビット線１５２電圧及び基準線１５４電圧の値が近いときに、センス増幅器１５０が、記憶されている値をより精確に検知することを可能にする。
[0042] 限定されない例として、図５のセンス増幅器１５０がラッチモードであるとき、ビット線１５２電圧は１．０Ｖであり、基準線１５４電圧は０．８Ｖである。前述されたシーケンスは、ビット線１５２電圧を０．５Ｖに引き下げ、基準線１５４電圧を０．３Ｖに引き下げる。引き下げられる前、ビット線１５２電圧及び基準線１５４電圧における０．２Ｖ差は、合計で２０％の変動となった。しかしながら、それぞれビット線１５２電圧及び基準線１５４電圧をプルダウンした後、０．２Ｖ電圧差は、合計で４０％の変動となる。故に、ビット線１５２電圧と基準線１５４電圧との間のより大きい割合の変動は、この電圧差がこの例ではたった０．２Ｖに保たれるにもかかわらず、図５のセンス増幅器１５０によってより一層容易に検出される。
[0043] 続けて図５を参照すると、前述したようにＮＭＯＳトランジスタ１７８及びＰＭＯＳトランジスタ１８０が両方ともアクティブ化されると、記憶されている状態が検知され、第１のインバータ１７２の出力２０２上に提供される。より具体的には、検知中、第１のインバータ１７２及び第２のインバータ１６８は、互いと「競合する」。例えば、ビット線１５２電圧が基準線１５４電圧よりも高い場合、第２のインバータ１６８の入力１６６は、第１のインバータ１７２の入力１７０よりも高い電圧を受ける。これは、第２のインバータ１６８内のＮＭＯＳトランジスタ２０８をアクティブ化し、それは、第２のインバータ１６８の出力２１０を、論理「０」値に駆動させる。第２のインバータ１６８の出力２１０が、第１のインバータ１７２の入力１７０に結合されるため、論理「０」値は、第１のインバータ１７２に提供される。これは、第１のインバータ１７２内のＰＭＯＳトランジスタ２１２をアクティブ化し、それは、第１のインバータ１７２の出力２０２を、論理「１」値に駆動させる。これは、論理「１」値が、抵抗性メモリビットセル内に記憶されていることを示す。
[0044] 対照的に、基準線１５４電圧がビット線１５２電圧よりも高い場合、第１のインバータ１７２の入力１７０は、第２のインバータ１６８の入力１６６よりも高い電圧を受ける。これは、第１のインバータ１７２内のＮＭＯＳトランジスタ２１４をアクティブ化し、それは、第１のインバータ１７２の出力２０２を、論理「０」値に駆動させる。第１のインバータ１７２の出力２０２が、第２のインバータ１６８の入力１６６に結合されるため、論理「０」値は、第２のインバータ１６８に提供される。これは、第２のインバータ１６８内のＰＭＯＳトランジスタ２１６をアクティブ化し、それは、第２のインバータ１６８の出力２１０を、論理「１」値に駆動させる。これは、論理「０」値が、抵抗性メモリビットセル内に記憶されていることを示す。更に、この実施形態では、第１のインバータ１７２の出力２０２は、出力ラッチ２１８に結合され、これは、記憶されている状態を検知出力２２０に提供する。
[0045] 続けて図５を参照すると、センス増幅器１５０の性能を改善するように特定の素子が調整され得る。例えば、第１のインバータ１７２及び第２のインバータ１６８は、製造プロセス変動によって引き起こされるデバイス不整合に起因する誤りレートをより低くするように調整され得る。より具体的には、この実施形態では、それぞれ第１のインバータ１７２及び第２のインバータ１６８におけるＮＭＯＳトランジスタ２１４及び２０８は、等しい又は略等しい駆動強度を有する。同様に、それぞれ第１のインバータ１７２及び第２のインバータ１６８におけるＰＭＯＳトランジスタ２１２及び２１６もまた、等しい又は略等しい駆動強度を有する。しかしながら、前述された誤りレートを低くするために、ＮＭＯＳトランジスタ２１４及び２０８の駆動強度は、ＰＭＯＳトランジスタ２１２及び２１６の駆動強度の４倍に等しい又は略等しい。
[0046] 続けて図５を参照すると、この実施形態における制御回路１５６が更に詳細に説明される。より具体的には、必要とされるタイミングをセンス増幅器１５０に提供する特定の回路素子が説明される。これに関して、この実施形態では、制御回路１５６は、ＯＲゲート２２２及びＡＮＤゲート２２４を含む。更に、制御回路１５６は、キャパシタ２２６及び４つのインバータ２２８、２３０、２３２、２３４を含む。そのような素子は、前述されたシーケンスにおいてセンス増幅器１５０内の回路をアクティブ化するために、制御回路１５６に含まれる。例えば、検知イネーブル信号１９８のアサーションの前に、ＯＲゲート２２２は、論理「０」値を有する検知ストローブ外部信号１８６を供給する。インバータ２３４は、この検知ストローブ外部信号１８６を反転して、検知ストローブ外部ネゲート信号１８８を生成する。これに関して、制御回路１５６は、検知イネーブル信号１９８のアサーションの前に（例えば、ラッチモード中）、それぞれ検知パスゲート１６０及び基準パスゲート１６４を経由してセンス増幅器１５０にビット線１５２及び基準線１５４を結合する。更に、検知イネーブル信号１９８のアサーションを受けて、キャパシタ２２６、インバータ２２８、及びインバータ２３０は、共に検知イネーブル信号１９８を遅延させ、検知イネーブル遅延信号２３６を供給する。信号１９８及び２３６は両方とも、ＡＮＤゲート２２４に結合され、これが、検知イネーブル信号１９８のアサーションからある時間期間経った後に、論理「１」値にアサートしている検知ストローブ内部信号１８２をもたらす。これに関して、検知ストローブ内部信号１８２は、検知パスゲート１６０及び基準パスゲート１６４が、センス増幅器１５０から、それぞれビット線１５２及び基準線１５４を減結合するまで、センス増幅器１５０内の電圧を引き下げない。更に、重要なことには、インバータ２３２は、前述したように、センス増幅器１５０を低い電圧に引き下げることとセンス増幅器１５０を高い電圧に接続することとの間に遅延を提供する。この実施形態では、そのような遅延は、インバータ２３２が検知ストローブ内部信号１８２を受信した後の時点で、検知ストローブ内部ネゲート遅延信号１８４を供給するようにインバータ２３２を調整することで生成される。他の実施形態では、インバータ２３２によって生成される遅延は、異なる素子、例えば、ゲートを使用して生成され得る。この実施形態での制御回路１５６は、本明細書で説明されるような回路素子を含むが、制御回路１５６の異なる実施形態において、同じタイミング及び結果が達成され得る。
[0047] これに関して、図６は、センス増幅器１５０を用いるＭＲＡＭシステムにおいてメモリ読出しアクセスを行うときに生成された、図５のセンス増幅器１５０内の信号２３８の例示的なタイミングを例示する。図６における信号２３８のタイミングは、図５のセンス増幅器１５０と特定の共通素子を含む。そのような共通素子は、図６では、図５と同じ番号で表記される。上述したように、検知ストローブ外部信号１８６及び検知ストローブ外部ネゲート信号１８８がそれぞれ検知パスゲート１６０及び基準パスゲート１６４をアクティブ化することにより、ラッチモード中、矢印２４０によって示されるように、検知の前に、ビット線１５２及び基準線１５４がセンス増幅器１５０に供給される。検知モードに入るために、矢印２４２によって示されるように、検知イネーブル信号１９８がアサートされる。検知イネーブル信号１９８のアサーションを受けて、矢印２４４によって示されるように、検知ストローブ外部信号１８６が高い値に遷移し、矢印２４６によって示されるように、検知ストローブ外部ネゲート信号１８８が低い値に遷移する。前述したように、これは、センス増幅器１５０からビット線１５２及び基準線１５４を減結合する。更に、第１の遅延２４８の後、矢印２５０によって示されるように、検知ストローブ内部信号１８２が高い値に遷移し、これは、前述したように、センス増幅器１５０を低い電圧に引き下げる。第２の遅延２５２に続いて、矢印２５４によって示されるように、検知ストローブ内部ネゲート遅延信号１８４が低い値に遷移する。上述したように、第２の遅延２５２は、検知モードが完了できるように、センス増幅器１５０を高い値に接続する前に、センス増幅器１５０が低い値に引き下げられることを可能にする。重要なことには、図５のキャパシタ２２６並びにインバータ２２８及び２３０によって提供される第１の遅延２４８の後、矢印２５６によって示されるように、検知イネーブル遅延信号２３６が高（ハイ）に遷移する。最後に、第３の遅延２５８の後、矢印２６０で示されるように、記憶されている状態がセンス増幅器１５０によって検知され、検知出力２２０に提供される。信号２３８のタイミングを生成するために図５のセンス増幅器１５０内の制御回路１５６を使用することで、センス増幅器１５０は、前述したように、逆注入を防ぎつつ、より低い電圧レベルで検知することができる。更に、これはまた、製造プロセス変動によるデバイス不整合を克服するためのより大きい許容差をセンス増幅器１５０に提供する。
[0048] これに関して、図７は、ＣＬＳＡ２６４及びＣＬＳＡ２６６という、従来技術に存在する２つの例示的なＣＬＳＡと比べた、図５のセンス増幅器１５０内でシミュレーション中に経験する検知遅延及び失敗カウントを例示するチャート２６２である。より具体的には、チャート２６２は、１００回のシミュレーションのうち、各センス増幅器設計が失敗する回数を詳述している。更に、各シミュレーションは、各設計の１００個のセンス増幅器を含んでおり、ここにおいて、１００個のセンス増幅器の各々は、各センス増幅器内のデバイス不整合によって構成が異なる（例えば、デバイス不整合は、製造プロセス変動を反映するようにシミュレートされた）。追加的に、Ｖｍは、図５の基準線１５４の電圧を表し、Ｖｓは、ビット線１５２と基準線１５４との間の電圧差を表す。電圧及びタイミングユニットは、明瞭さを提供するために、最初のシミュレーションから正規化されている。続けてチャート２６２を参照すると、基準線１５４がその最低値１．０Ｖにあり、かつ、ビット線１５２が１．１Ｖに等しいとき、検知モードを完了させるのに１４５個よりも多くのタイミングユニットを必要とする一方で、ＣＬＳＡ２６４及び２６６が、検知中に１００回の失敗を経験することをシミュレーション結果は示している。しかしながら、同じ電圧レベルにおいて、図５のセンス増幅器１５０は、検知中に０回の失敗を経験する、検知モードを完了させるのに１．１９個のタイミングユニットだけを必要とする。更に、２４Ｖの基準線１５４電圧及び２３．９Ｖのビット線１５２電圧において、ＣＬＳＡ２６４は、検知中に２７回の失敗を経験し、検知モードを完了させるのに１．１６個のタイミングユニットを必要とする。同様に、同じ電圧レベルにおいて、ＣＬＳＡ２６６は、検知中に２４回の失敗を経験し、検知モードを完了させるのに１．０９個のタイミングユニットを必要とする。故に、この電圧レベルは、ＣＬＳＡ２６４及び２６６にとって最悪のケースシナリオを提供する。対照的に、センス増幅器１５０にとっての最悪のケースシナリオは、２４Ｖの基準線１５４電圧及び２４．１Ｖのビット線１５２電圧において起こる（occur）。しかしながら、その最悪のケースであっても、センス増幅器１５０は、検知中に１回しか失敗せず、１．１１個のタイミングニットの検知時間だけを必要とする。従って、ＣＬＳＡ２６４及び２６６とは異なり、センス増幅器１５０は、逆注入によって引き起こされる読み出し妨害も防ぎつつ、より低い電圧レベルを含む全ての電圧レベルにおいて速い検知を提供する。更に、ＣＬＳＡ２６４及び２６６とは異なり、センス増幅器１５０は、製造プロセス変動によるデバイス不整合に対して、そのような変動が存在するときであってもセンス増幅器１５０が検知中にエラーを生じさせないため、高い許容差範囲を有する。
[0049] 本明細書に開示されている実施形態に従って電流逆注入を防ぐために、状態検知中、抵抗性メモリ検知入力を減結合するための制御回路を用いるセンス増幅器は、任意のプロセッサベースデバイスに提供され得るか、又は、それに統合され得る。例には、限定なく、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤが含まれる。
[0050] これに関して、図８は、図５に例示されているセンス増幅器１５０を用いることができるプロセッサベースシステム２６８の例を例示する。この例では、プロセッサベースシステム２６８は、各々が１つ又は複数のプロセッサ２７２を含む１つ又は複数の中央処理ユニット（ＣＰＵ）２７０を含む。ＣＰＵ（１つ又は複数）２７０は、一時的に記憶されているデータへの迅速なアクセスのためにプロセッサ（１つ又は複数）２７２に結合されたキャッシュメモリ２７４を有し得る。ＣＰＵ（１つ又は複数）２７０は、システムバス２７６に結合され、プロセッサベースシステム２６８に含まれるスレーブデバイス及びマスタデバイスを相互結合することができる。周知されているように、ＣＰＵ（１つ又は複数）２７０は、システムバス２７６を通して、アドレス、制御、及びデータ情報を交換することによってこれらの他のデバイスと通信する。例えば、ＣＰＵ（１つ又は複数）２７０は、スレーブデバイスの例として、メモリコントローラ２７８にバストランザクション要求を通信し得る。図８には例示されていないが、複数のシステムバス２７６が提供されることができ、ここにおいて、各システムバス２７６は、異なる骨組（fabric）の構成要素となる。
[0051] 他のマスタデバイス及びスレーブデバイスが、システムバス２７６に接続され得る。図８に例示されているように、これらのデバイスは、例として、メモリシステム２８０、１つ又は複数の入力デバイス２８２、１つ又は複数の出力デバイス２８４、１つ又は複数のネットワークインタフェースデバイス２８６、及び１つ又は複数のディスプレイコントローラ２８８を含むことができる。入力デバイス（１つ又は複数）２８２は、入力キー、スイッチ、ボイスプロセッサ、等を含むがそれらに限定されない、任意のタイプの入力デバイスを含み得る。出力デバイス（１つ又は複数）２８４は、オーディオ、ビデオ、他の視覚インジケータ、等を含むがそれらに限定されない、任意のタイプの出力デバイスを含み得る。ネットワークインタフェースデバイス（１つ又は複数）２８６は、ネットワーク２９０への及びそれからのデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク２９０は、有線又はワイヤレスネットワーク、プライベート又はパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、広域ローカルエリアネットワーク（ＷＬＡＮ）、及びインターネットを含むがそれらに限定されない、任意のタイプのネットワークであり得る。ネットワークインタフェースデバイス（１つ又は複数）２８６は、望まれる任意のタイプの通信プロトコルをサポートするように構成され得る。メモリシステム２８０は、１つ又は複数のメモリユニット２９２（０−Ｎ）を含み得る。
[0052] ＣＰＵ（１つ又は複数）２７０はまた、１つ又は複数のディスプレイ２９４に送られる情報を制御するために、システムバス２７６を通してディスプレイコントローラ（１つ又は複数）２８８にアクセスするように構成され得る。ディスプレイコントローラ（１つ又は複数）２８８は、表示されるべきその情報を、ディスプレイ（１つ又は複数）２９４に適したフォーマットへと処理する１つ又は複数のビデオプロセッサ２９６を介して、表示されるべき情報をディスプレイ（１つ又は複数）２９４に送る。ディスプレイ（１つ又は複数）２９４は、ブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、等を含むがそれらに限定されない、任意のタイプのディスプレイを含み得る。
[0053] 当業者は、本明細書で開示された実施形態と関連して説明された実例となる様々な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェアとして、メモリ又は別のコンピュータ可読媒体に記憶されており、プロセッサ又は他の処理デバイスによって実行される命令として、或いは両方の組み合わせとして実装され得ることを更に認識するだろう。本明細書で説明されたマスタデバイス及びスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、又はＩＣチップにおいて用いられ得る。本明細書で開示されたメモリは、任意のタイプ及びサイズのメモリであり得、望まれる任意のタイプの情報を記憶するように構成され得る。この互換性を明確に例示するために、実例となる様々な構成要素、ブロック、モジュール、回路、及びステップが、概してそれらの機能性の観点から上に説明されている。そのような機能性がどのように実装されるかは、特定の用途、設計選択、及び／又はシステム全体に課された設計制限に依存する。当業者は、説明された機能性を、特定の用途ごとに様々な方法で実装し得るが、このような実装の決定は、本開示の範囲からの逸脱をさせるものとして解釈されるべきでない。
[0054] 本明細書で開示された実施形態に関連して説明された実例となる様々な論理ブロック、モジュール、回路は、プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素、或いは本明細書で説明された機能を行うよう設計されたそれらの任意の組み合わせで実装され得るか又は行われ得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、或いは任意の他のそのような構成との組み合わせとして実装され得る。
[0055] 本明細書で開示された実施形態は、ハードウェアにおいて及びハードウェアに記憶されている命令において具現化され得、これら命令は、例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、或いは当技術分野において知られている任意の他の形式のコンピュータ可読媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体は、プロセッサに一体化され得る。プロセッサ及び記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣは、リモート局に存在し得る。代替的に、プロセッサ及び記憶媒体は、リモート局、基地局、又はサーバにディスクリート構成要素として存在し得る。
[0056] 本明細書における例示的な実施形態の何れかで説明された動作ステップは、例及び説明を提供するために説明されていることにも留意されたい。説明された動作は、例示された順序（sequence）以外の多くの異なる順序で行われ得る。更に、単一の動作ステップで説明された動作は実際、多くの異なるステップで行われ得る。追加的に、例示的な実施形態で説明された１つ又は複数の動作ステップは組み合わせられ得る。当業者に容易に明らかであるように、フローチャート図で例示された動作ステップに対して多くの異なる修正が行われ得ることは理解されるべきである。当業者はまた、情報及び信号が、様々な異なる技術及び技法の何れかを使用して表され得ることを理解するだろう。例えば、上記説明の全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場又は磁性粒子、光場又は光粒子、或いはこれらの任意の組み合わせによって表され得る。
[0057] 本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例及び設計に制限されることを想定しておらず、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
[0057] 本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例及び設計に制限されることを想定しておらず、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
抵抗性メモリビットセルの状態を検知するためのセンス増幅器であって、
差動検知入力と、前記差動検知入力は、抵抗性メモリビットセルのビット線に結合されるように構成され、
差動基準入力と、前記差動基準入力は、基準線に結合されるように構成され、
第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータと、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成され、
前記第２のインバータ入力を、前記第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成された前記第２のインバータと、
制御回路と
を備え、前記制御回路は、
前記抵抗性メモリビットセルのラッチモードでは、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合することと
前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記第１のインバータへの前記差動基準入力及び前記第２のインバータへの前記差動検知入力を減結合することと
を行うように構成される、センス増幅器。
［Ｃ２］
前記制御回路は、前記抵抗性メモリビットセルの前記ラッチモードで、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することとを行うように更に構成される、Ｃ１に記載のセンス増幅器。
［Ｃ３］
前記制御回路は、
前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと、
前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する遅延処置に続いて、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと
を行うように更に構成される、Ｃ２に記載のセンス増幅器。
［Ｃ４］
前記制御回路は、前記低い電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する前記遅延処置を提供するように構成されたゲートを備える、Ｃ３に記載のセンス増幅器。
［Ｃ５］
前記差動検知入力は、検知パスゲートを備え、
前記差動基準入力は、基準パスゲートを備える、
Ｃ１に記載のセンス増幅器。
［Ｃ６］
前記検知パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備え、
前記基準パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備える、
Ｃ５に記載のセンス増幅器。
［Ｃ７］
前記第１のインバータは、
アクティブハイトランジスタと、
アクティブロートランジスタと
を備え、
前記第２のインバータは、
アクティブハイトランジスタと、
アクティブロートランジスタと
を備え、
前記第１のインバータの前記アクティブハイトランジスタは、前記第２のインバータの前記アクティブハイトランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
前記第１のインバータの前記アクティブロートランジスタは、前記第２のインバータの前記アクティブロートランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
前記第１のインバータの前記アクティブハイトランジスタの前記駆動強度は、前記第１のインバータの前記アクティブロートランジスタの前記駆動強度に４を乗じたものに等しい又は略等しい、
Ｃ１に記載のセンス増幅器。
［Ｃ８］
前記抵抗性メモリビットセルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、Ｃ１に記載のセンス増幅器。
［Ｃ９］
前記抵抗性メモリビットセルは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、Ｃ１に記載のセンス増幅器。
［Ｃ１０］
集積回路内に提供されるＣ１に記載のセンス増幅器。
［Ｃ１１］
セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスに統合される、Ｃ１に記載のセンス増幅器。
［Ｃ１２］
メモリシステムであって、
複数の抵抗性メモリビットセルから構成されるメモリアレイと、
複数のセンス増幅器と、ここにおいて、前記複数のセンス増幅器の各々は、前記メモリアレイの列に対応し、前記対応する列の前記メモリアレイの選択された行内の抵抗性メモリビットセルの状態を検知するように構成される、
を備え、
前記複数のセンス増幅器の各センス増幅器は、
差動検知入力、前記差動検知入力は、前記抵抗性メモリビットセルのビット線に結合され、
差動基準入力、前記差動基準入力は、基準線に結合されるように構成され、
第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータ、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成される、及び
前記第２のインバータ入力を、第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成された前記第２のインバータと、
前記抵抗性メモリビットセルのラッチモードでは、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合すること、及び
前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記第１のインバータへの前記差動基準入力及び前記第２のインバータへの前記差動検知入力を減結合すること
を行うように構成された制御回路と
を備える、メモリシステム。
［Ｃ１３］
前記制御回路は、前記抵抗性メモリビットセルの前記ラッチモードで、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することとを行うように更に構成される、Ｃ１２に記載のメモリシステム。
［Ｃ１４］
前記制御回路は、
前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと、
前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する遅延処置の後に、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと
を行うように更に構成される、Ｃ１３に記載のメモリシステム。
［Ｃ１５］
前記制御回路は、前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する前記遅延処置を提供するように構成されたゲートを備える、Ｃ１４に記載のメモリシステム。
［Ｃ１６］
前記差動検知入力は、検知パスゲートを備え、
前記差動基準入力は、基準パスゲートを備える、
Ｃ１２に記載のメモリシステム。
［Ｃ１７］
前記検知パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備え、
前記基準パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備える、
Ｃ１６に記載のメモリシステム。
［Ｃ１８］
前記第１のインバータは、
アクティブハイトランジスタと、
アクティブロートランジスタと
を備え、
前記第２のインバータは、
アクティブハイトランジスタと、
アクティブロートランジスタと
を備え、
前記第１のインバータの前記アクティブハイトランジスタは、前記第２のインバータの前記アクティブハイトランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
前記第１のインバータの前記アクティブロートランジスタは、前記第２のインバータの前記アクティブロートランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
前記第１のインバータの前記アクティブハイトランジスタの前記駆動強度は、前記第１のインバータの前記アクティブロートランジスタの前記駆動強度に４を乗じたものに等しい又は略等しい、
Ｃ１２に記載のメモリシステム。
［Ｃ１９］
前記メモリアレイは、複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、Ｃ１２に記載のメモリシステム。
［Ｃ２０］
前記メモリアレイは、複数の抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、Ｃ１２に記載のメモリシステム。
［Ｃ２１］
抵抗性メモリビットセルの状態を検知するための方法であって、
差動検知入力を供給することと、前記差動検知入力は、抵抗性メモリビットセルのビット線を備え、
差動基準入力を供給することと、前記差動基準入力は、基準線を備え、
第１のインバータが、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転することと、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成され、
前記第２のインバータが、前記第２のインバータ入力を、前記第１のインバータ入力に結合された第２のインバータ出力に反転することと、
前記抵抗性メモリビットセルのラッチモードでは、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合することと、
前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記第１のインバータへの前記差動基準入力及び前記第２のインバータへの前記差動検知入力を減結合することと
を備える方法。
［Ｃ２２］
前記抵抗性メモリビットセルの前記ラッチモードで、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することとを更に備える、Ｃ２１に記載の方法。
［Ｃ２３］
前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと、
前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する遅延処置の後に、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと
を更に備える、Ｃ２２に記載の方法。
［Ｃ２４］
前記抵抗性メモリビットセルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、Ｃ２１に記載の方法。
［Ｃ２５］
前記抵抗性メモリビットセルは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、Ｃ２１に記載の方法。

Claims (25)

  1. 抵抗性メモリビットセルの状態を検知するためのセンス増幅器であって、
    差動検知入力と、前記差動検知入力は、抵抗性メモリビットセルのビット線に結合されるように構成され、
    差動基準入力と、前記差動基準入力は、基準線に結合されるように構成され、
    第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータと、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成され、
    前記第２のインバータ入力を、前記第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成された前記第２のインバータと、
    制御回路と
    を備え、前記制御回路は、
    前記抵抗性メモリビットセルのラッチモードでは、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合することと
    前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記第１のインバータへの前記差動基準入力及び前記第２のインバータへの前記差動検知入力を減結合することと
    を行うように構成される、センス増幅器。
  2. 前記制御回路は、前記抵抗性メモリビットセルの前記ラッチモードで、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することとを行うように更に構成される、請求項１に記載のセンス増幅器。
  3. 前記制御回路は、
    前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと、
    前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する遅延処置に続いて、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと
    を行うように更に構成される、請求項２に記載のセンス増幅器。
  4. 前記制御回路は、前記低い電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する前記遅延処置を提供するように構成されたゲートを備える、請求項３に記載のセンス増幅器。
  5. 前記差動検知入力は、検知パスゲートを備え、
    前記差動基準入力は、基準パスゲートを備える、
    請求項１に記載のセンス増幅器。
  6. 前記検知パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備え、
    前記基準パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備える、
    請求項５に記載のセンス増幅器。
  7. 前記第１のインバータは、
    アクティブハイトランジスタと、
    アクティブロートランジスタと
    を備え、
    前記第２のインバータは、
    アクティブハイトランジスタと、
    アクティブロートランジスタと
    を備え、
    前記第１のインバータの前記アクティブハイトランジスタは、前記第２のインバータの前記アクティブハイトランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
    前記第１のインバータの前記アクティブロートランジスタは、前記第２のインバータの前記アクティブロートランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
    前記第１のインバータの前記アクティブハイトランジスタの前記駆動強度は、前記第１のインバータの前記アクティブロートランジスタの前記駆動強度に４を乗じたものに等しい又は略等しい、
    請求項１に記載のセンス増幅器。
  8. 前記抵抗性メモリビットセルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、請求項１に記載のセンス増幅器。
  9. 前記抵抗性メモリビットセルは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、請求項１に記載のセンス増幅器。
  10. 集積回路内に提供される請求項１に記載のセンス増幅器。
  11. セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスに統合される、請求項１に記載のセンス増幅器。
  12. メモリシステムであって、
    複数の抵抗性メモリビットセルから構成されるメモリアレイと、
    複数のセンス増幅器と、ここにおいて、前記複数のセンス増幅器の各々は、前記メモリアレイの列に対応し、前記対応する列の前記メモリアレイの選択された行内の抵抗性メモリビットセルの状態を検知するように構成される、
    を備え、
    前記複数のセンス増幅器の各センス増幅器は、
    差動検知入力、前記差動検知入力は、前記抵抗性メモリビットセルのビット線に結合され、
    差動基準入力、前記差動基準入力は、基準線に結合されるように構成され、
    第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転するように構成された第１のインバータ、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成される、及び
    前記第２のインバータ入力を、第１のインバータ入力に結合された第２のインバータ出力へと反転するように構成された前記第２のインバータと、

    前記抵抗性メモリビットセルのラッチモードでは、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合すること、及び
    前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記第１のインバータへの前記差動基準入力及び前記第２のインバータへの前記差動検知入力を減結合すること
    を行うように構成された制御回路と
    を備える、メモリシステム。
  13. 前記制御回路は、前記抵抗性メモリビットセルの前記ラッチモードで、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することとを行うように更に構成される、請求項１２に記載のメモリシステム。
  14. 前記制御回路は、
    前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと、
    前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する遅延処置の後に、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと
    を行うように更に構成される、請求項１３に記載のメモリシステム。
  15. 前記制御回路は、前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する前記遅延処置を提供するように構成されたゲートを備える、請求項１４に記載のメモリシステム。
  16. 前記差動検知入力は、検知パスゲートを備え、
    前記差動基準入力は、基準パスゲートを備える、
    請求項１２に記載のメモリシステム。
  17. 前記検知パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備え、
    前記基準パスゲートは、互いに並列に配設されるアクティブハイトランジスタ及びアクティブロートランジスタを備える、
    請求項１６に記載のメモリシステム。
  18. 前記第１のインバータは、
    アクティブハイトランジスタと、
    アクティブロートランジスタと
    を備え、
    前記第２のインバータは、
    アクティブハイトランジスタと、
    アクティブロートランジスタと
    を備え、
    前記第１のインバータの前記アクティブハイトランジスタは、前記第２のインバータの前記アクティブハイトランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
    前記第１のインバータの前記アクティブロートランジスタは、前記第２のインバータの前記アクティブロートランジスタの駆動強度に等しい又は略等しい駆動強度を有するように構成され、
    前記第１のインバータの前記アクティブハイトランジスタの前記駆動強度は、前記第１のインバータの前記アクティブロートランジスタの前記駆動強度に４を乗じたものに等しい又は略等しい、
    請求項１２に記載のメモリシステム。
  19. 前記メモリアレイは、複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、請求項１２に記載のメモリシステム。
  20. 前記メモリアレイは、複数の抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、請求項１２に記載のメモリシステム。
  21. 抵抗性メモリビットセルの状態を検知するための方法であって、
    差動検知入力を供給することと、前記差動検知入力は、抵抗性メモリビットセルのビット線を備え、
    差動基準入力を供給することと、前記差動基準入力は、基準線を備え、
    第１のインバータが、第１のインバータ入力を、第２のインバータの第２のインバータ入力に結合された第１のインバータ出力へと反転することと、前記第１のインバータ出力は、前記抵抗性メモリビットセルの検知状態を提供するように構成され、
    前記第２のインバータが、前記第２のインバータ入力を、前記第１のインバータ入力に結合された第２のインバータ出力に反転することと、
    前記抵抗性メモリビットセルのラッチモードでは、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合することと、
    前記抵抗性メモリビットセルの検知モードでは、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記第１のインバータへの前記差動基準入力及び前記第２のインバータへの前記差動検知入力を減結合することと
    を備える方法。
  22. 前記抵抗性メモリビットセルの前記ラッチモードで、前記第１のインバータに前記差動基準入力を、及び、前記第２のインバータに前記差動検知入力を結合する前に、高電圧源及び低電圧源から前記第１のインバータを減結合することと、前記高電圧源及び前記低電圧源から前記第２のインバータを減結合することとを更に備える、請求項２１に記載の方法。
  23. 前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと、
    前記低電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合する遅延処置の後に、前記第１のインバータ出力上に前記抵抗性メモリビットセルの前記検知状態を提供するために、前記高電圧源に前記第１のインバータ出力及び前記第２のインバータ出力を結合することと
    を更に備える、請求項２２に記載の方法。
  24. 前記抵抗性メモリビットセルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを備える、請求項２１に記載の方法。
  25. 前記抵抗性メモリビットセルは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）ビットセルを備える、請求項２１に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022060147A (ja) * 2020-10-02 2022-04-14 サンディスク テクノロジーズ エルエルシー 読み出し中のｍｒａｍにおける信号の増幅
JP2022060146A (ja) * 2020-10-02 2022-04-14 サンディスク テクノロジーズ エルエルシー 読み出し中のｍｒａｍにおける信号の保存

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601165B1 (en) 2015-09-24 2017-03-21 Intel IP Corporation Sense amplifier
CN105261393B (zh) * 2015-11-16 2018-05-08 西安紫光国芯半导体有限公司 一种基于阻变存储单元rram的存储电路
CN105261392A (zh) * 2015-11-16 2016-01-20 西安华芯半导体有限公司 一种基于阻变存储单元rram的存储单元及存储方法
KR102388605B1 (ko) * 2015-12-01 2022-04-21 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 전자 장치
US9698765B1 (en) * 2016-02-22 2017-07-04 Stmicroelectronics S.R.L. Dynamic sense amplifier with offset compensation
US10430534B2 (en) * 2016-11-30 2019-10-01 Numem Inc. Resistance-based memory compiler
WO2019073333A1 (ja) 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
CN109493906A (zh) * 2018-12-19 2019-03-19 珠海博雅科技有限公司 一种差分快速读取电路、存储芯片及存储器
CN110060724B (zh) * 2019-04-09 2021-01-01 江苏东海半导体科技有限公司 一种掩膜存储器的读出结构
US11887655B2 (en) 2020-08-13 2024-01-30 Anhui University Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
CN111863055B (zh) * 2020-08-13 2022-10-28 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US11929111B2 (en) 2020-09-01 2024-03-12 Anhui University Sense amplifier, memory and method for controlling sense amplifier
US11862285B2 (en) 2020-09-01 2024-01-02 Anhui University Sense amplifier, memory and control method of sense amplifier

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6126994A (ja) * 1984-07-16 1986-02-06 Matsushita Electric Ind Co Ltd 半導体メモリ
JP2002197853A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004062940A (ja) * 2002-07-25 2004-02-26 Texas Instr Japan Ltd 半導体記憶装置
WO2005076280A1 (ja) * 2004-02-05 2005-08-18 Renesas Technology Corp. 半導体装置
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
JP2010182353A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体記憶装置とその読み出し方法
JP2012123875A (ja) * 2010-12-09 2012-06-28 Hitachi Ltd 半導体記憶装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1340340C (en) * 1987-06-02 1999-01-26 Joseph T. Evans, Jr. Non-volatile memory circuit using ferroelectric capacitor storage element
US6052321A (en) * 1997-04-16 2000-04-18 Micron Technology, Inc. Circuit and method for performing test on memory array cells using external sense amplifier reference current
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6208186B1 (en) 1999-09-09 2001-03-27 Intel Corporation Differential signal generator
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6873559B2 (en) 2003-01-13 2005-03-29 Micron Technology, Inc. Method and apparatus for enhanced sensing of low voltage memory
DE102004058131B4 (de) * 2004-12-02 2011-06-01 Qimonda Ag Verfahren und Schaltung zum Auslesen einer dynamischen Speicherschaltung
US8270193B2 (en) 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
JP5400262B2 (ja) 2005-12-28 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20080074914A1 (en) 2006-09-21 2008-03-27 Memocom Corp. Memory devices with sense amplifiers
DE602007007433D1 (de) 2007-04-06 2010-08-12 St Microelectronics Des & Appl Verstärker mit Ausgangsschutz, insbesondere Operationsverstärker für Audioanwendung
EP2149884B1 (en) 2007-05-18 2013-06-19 Fujitsu Semiconductor Limited Semiconductor memory
JP2009123272A (ja) 2007-11-14 2009-06-04 Nec Electronics Corp 半導体記憶装置及び制御方法
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US7869258B2 (en) 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
JP5410073B2 (ja) 2008-11-05 2014-02-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
US8159864B2 (en) * 2008-12-08 2012-04-17 Qualcomm Incorporated Data integrity preservation in spin transfer torque magnetoresistive random access memory
US9916904B2 (en) 2009-02-02 2018-03-13 Qualcomm Incorporated Reducing leakage current in a memory device
JP5336887B2 (ja) 2009-03-05 2013-11-06 パナソニック株式会社 半導体集積回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6126994A (ja) * 1984-07-16 1986-02-06 Matsushita Electric Ind Co Ltd 半導体メモリ
JP2002197853A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004062940A (ja) * 2002-07-25 2004-02-26 Texas Instr Japan Ltd 半導体記憶装置
WO2005076280A1 (ja) * 2004-02-05 2005-08-18 Renesas Technology Corp. 半導体装置
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
JP2010182353A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体記憶装置とその読み出し方法
JP2012123875A (ja) * 2010-12-09 2012-06-28 Hitachi Ltd 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022060147A (ja) * 2020-10-02 2022-04-14 サンディスク テクノロジーズ エルエルシー 読み出し中のｍｒａｍにおける信号の増幅
JP2022060146A (ja) * 2020-10-02 2022-04-14 サンディスク テクノロジーズ エルエルシー 読み出し中のｍｒａｍにおける信号の保存
JP7092924B2 (ja) 2020-10-02 2022-06-28 サンディスク テクノロジーズ エルエルシー 読み出し中のｍｒａｍにおける信号の保存
JP7095163B2 (ja) 2020-10-02 2022-07-04 サンディスク テクノロジーズ エルエルシー 読み出し中のｍｒａｍにおける信号の増幅
US11854592B2 (en) 2020-10-02 2023-12-26 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line

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