JP7092924B2 - 読み出し中のｍｒａｍにおける信号の保存 - Google Patents

Description

メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。メモリは、不揮発性メモリ又は揮発性メモリを含み得る。不揮発性メモリにより、不揮発性メモリが電源に接続されていないときでも、情報を記憶及び保持することが可能になる。

不揮発性メモリの一例として、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、ＭＲＡＭ）があり、これは、データを記憶するために電子電荷を使用するいくつかの他のメモリ技術とは対照的に、記憶されるデータを表すために磁化を使用する。一般に、ＭＲＡＭは、半導体基板上に形成された多数のメモリセルを含み、そこでは、各メモリセルが、（少なくとも）１ビットのデータを表す。データのビットは、メモリセル内の磁気素子の磁化方向を変化させることによって、メモリセルに書き込まれ、ビットは、メモリセルの抵抗を測定することによって読み出される。低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表す。

同様に番号付けされた要素は、異なる図で共通の構成要素を指す。

ホストに接続されたメモリシステムの例示的な実装のブロック図である。

図１のＦＥＰ回路１１０の例示的な実装のブロック図である。

図１のＢＥＰ回路１１２の例示的な実装のブロック図である。

図１のメモリパッケージ１０４の例示的な実装のブロック図である。

本明細書で説明される技術を実装することができるメモリシステムの一例のブロック図である。

図５Ａの行ドライバ５２４及び列ドライバ５１４のうちの例示的なドライバを示す。

電流ドライバ５７５の例示的なブロック図を示す。

図５ＣのＤＡＣ回路５７０の実施例を示す。

本明細書で説明される技術を実装することができるメモリシステムの別の実施例のブロック図である。

図５Ａ又は図６のメモリアレイ５０２内の例示的なメモリセルの断面図を示す。

図７Ａのメモリセルと一致する、メモリセルの例示的なクロスポイントメモリアレイ７５０の斜視図を示す。

図７Ａの記憶素子７１０の例示的なＩ－Ｖプロットを示す。

図７Ａのセレクタ７０２の例示的なＩ－Ｖプロットを示す。

図７Ａのメモリセル７００の例示的なＩ－Ｖプロットを示す。

クロスポイントメモリアレイ７５０の第１のレベルと一致する例示的な回路を示す。

図９Ａ、及び図７Ｂのクロスポイントメモリアレイ７５０の第２のレベルと一致する例示的な回路を示す。

選択されたワード線ＷＬ３＿１上の電圧をプルアップするときに、ｐＭＯＳＦＥＴがオンであり、ｎＭＯＳＦＥＴがオフである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。

選択されたワード線ＷＬ３＿１上の電圧を感知するときに、ｐＭＯＳＦＥＴがオフであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。

選択されたワード線ＷＬ３＿１上の電圧を感知するときに、ｐＭＯＳＦＥＴがオンであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。

選択されたビット線ＢＬ０上の電圧をプルアップするときに、ｐＭＯＳＦＥＴがオフであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。

選択されたビット線ＢＬ０が接地に設定される感知プロセス中に、ｐＭＯＳＦＥＴがオフであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。

選択されたビット線ＢＬ０が接地に設定される感知プロセス中に、ｐＭＯＳＦＥＴがオンであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。

図７Ａのメモリセル７００などの選択されたメモリセルの書き込み動作を実行するための例示的なプロセスのフローチャートを示す。

図７Ａのメモリセル７００などの選択されたメモリセルに対して単一電圧検出で読み出し動作を実行するための例示的なプロセスのフローチャートを示す。

図７Ａのメモリセル７００などの選択されたメモリセルの二重電圧検出を用いて読み出し動作を実行するための例示的プロセスのフローチャートを示す。

図１１Ｂのプロセスと一致する図７Ｂの感知回路５６４の例示的な実装を示す。

図１１Ｃのプロセスと一致する図７Ｂの感知回路５６４の別の例示的な実装を示す。

図９Ａと一致するトランジスタ対Ｗｄ３＿１のｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの並列の例示的な抵抗を示す。

図１１Ａの書き込みプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。

図１３Ａと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。

図１１Ｂの読み出しプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。

図１３Ｃと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。

図１１Ｃのステップ１１００～１１０８のプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。

図１３Ｅと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。

図１１Ｃのステップ１１１０の書き込みバックプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。

図１５Ａと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。

ＭＲＡＭメモリセルを読み出すための装置及び技術を説明する。

ＭＲＡＭメモリセルは、異なる磁化状態に基づいて異なるデータ状態を有することができる磁気スイッチング材料を含み、各状態は異なる抵抗を有する。ＭＲＡＭメモリセルは、約５０ナノ秒印加された一方向の電流によって低抵抗状態（例えば、２５ｋΩ）に書き込まれ、反対方向の電流によって高抵抗状態（例えば、５０ｋΩ）に書き込まれる２端子デバイスとすることができ、その電流は、約５０ナノ秒で低抵抗に書き込むために必要な電流を超えてもよい。例えば、限界寸法（ＣＤ）が２０ｎｍであり、メモリセルの抵抗領域（ＲＡ）プロダクトが１０である場合には、２０％などである。電流は、メモリセルの自由層における磁気変化を誘導する。

更に、多くのメモリセルがクロスポイントメモリアレイ内に配置されるときに、各メモリセルは、オボニック閾値スイッチなどのセレクタと直列な記憶素子（例えば、磁気スイッチング材料を含む）を含むことができる。セレクタは、導電又は非導電状態にあることができる。特定のメモリセルを書き込む又は読み出すために、電圧及び／又は電流信号が、メモリセルと接触しているそれぞれのワード線及びビット線を介して印加されて、セレクタがその導電状態に設定する。これは、メモリセルの選択と呼ばれる。セレクタがその導電状態になると、それぞれのワード線及びビット線を介した書き込み又は読み出しのために、電圧及び／又は電流を記憶素子に印加することができる。例えば、「自己参照読み出し（ＳＲＲ）」は、ある方向にビットを選択し、それを読み出してあるレベルを生成し、そのレベルを記憶し、その方向のビットを書き込み、それを読み出して調整された記憶レベルと比較することによって、ＡＰ（高抵抗状態）又はＰ（低抵抗状態）に、いずれかの方向で実行されてもよい。このような調整は、ＳＲＲがＡＰ状態にある場合には、後で比較するための電圧の正の増加、又はＳＲＲがＰ状態にある場合には後の比較のための電圧の負の減少であってもよい。

書き込みの後、読み出し動作が実行されて、メモリセルのデータ状態を判定することができる。読み出し動作は、電流が印加されたときにメモリセルを横切る電圧を判定することを伴うことができる。読み出しのための１つの手法は、電圧を一度目に感知し、次いで、メモリセルが高抵抗状態にあることを確実にする潜在的に破壊的な書き込みを実行し、次いで、電圧を二度目に感知することを伴う。電圧が指定量を超えて増加する場合、メモリセルは最初に低抵抗状態にあり、書き込み動作によって高抵抗状態にプログラミングされたと結論付けることができる。この場合、書き込み動作は破壊的である。電圧が指定量を超えて増加しない場合、メモリセルは最初に高抵抗状態にあり、書き込み動作後に高抵抗状態に留まると結論付けることができる。この場合、書き込み動作は破壊的ではない。

双方向の書き込み能力を提供するために、メモリセルに接続されたワード線及びビット線は両方とも、メモリセルに電圧及び／又は電流を通すためのＭＯＳＦＥＴなどのトランジスタを含むことができる。ＭＯＳＦＥＴ、又は金属酸化物－半導体電界効果トランジスタは、Ｖｏｎと呼ばれる適切なゲート－ソース間電圧でバイアスされるときに、導電状態で提供される。しかしながら、Ｖｏｎは、メモリセルがその抵抗状態を変化させるときに変化する可能性がある。これは、メモリセルの読み出しから生成される電圧の感知に影響を及ぼす。この読み出しは、デコードトランジスタと選択されたメモリビット（セル）との直列組み合わせの後の感知アンプ（感知回路）内へのデコードトランジスタを通ってグローバルノードへの経路で発生する可能性がある。

本明細書で提供される技術は、上記及び他の問題に対処する。各ビット線及びワード線は、ｎＭＯＳＦＥＴ（ｎチャネルＭＯＳＦＥＴ）と並列なｐＭＯＳＦＥＴ（ｐチャネルＭＯＳＦＥＴ）を含むトランジスタ対に接続されている。ビット線及びワード線は、導電線である。導電線は、各メモリセルの第１の端部（例えば、下部）に接続する第１の導電線と、各メモリセルの第２の端部（例えば、頂部）に接続する第２の導電線と、を含む。読み出しされるメモリセルを選択するときに、第１の導電線の電圧は、ｐＭＯＳＦＥＴを使用して正電圧にプルアップ（増加）され得る一方、第２の導電線の電圧は、ｎＭＯＳＦＥＴを使用して、例えば０Ｖまでプルダウン（減少）され得る。－この手法は、セレクタがオンにされている間にキャパシタンスを最小化する。セレクタのそのようなオンにすることは、セレクタの両端電圧がＶｔｈ（セレクタ）、例えば２．２ＶからＶｈｏｌｄ（セレクタ）、例えば１．３Ｖにコラプスするため、記憶素子を通る過渡電流を誘導し、セレクタの両端電圧が減少するため、メモリビットを通る放電電流をもたらす。定常状態読み出し電流を上回るそのような電流は、ビットが書き込まれた後に得られた読み出しレベルと比較するために、レベルを記憶することができる前に、記憶素子の早期状態変化を誘発し得る。

１つのオプションでは、選択されたメモリセルを読み出すときに、記憶素子と直列のビットセレクタを選択し、オンにするために使用されるｐＭＯＳＦＥＴに加えて、選択されたメモリビットのセレクタがオンになった後に、第１の導電線の並列ｎＭＯＳＦＥＴがまた、それをオンにすることによって使用されてもよい。ｎＭＯＳＦＥＴは、サイクルがアクティブ化されたときにホスト提供アドレス用いてビットを選択するデコードトランジスタを通過するグローバルノードにおけるメモリセルの両端電圧のより正確な感知を可能にするために、ｐＭＯＳＦＥＴの抵抗の減少を相殺する抵抗を追加する。感知アンプ回路によって感知される電圧の振幅は、したがって、より良好に保存される。電圧が一度目及び二度目に感知される上記の読み出し動作のタイプでは、ｎＭＯＳＦＥＴは、各時間に、ｐＭＯＳＦＥＴと共にオンに（導電状態に設定）され得る。ｎＭＯＳＦＥＴは、潜在的に破壊的な書き込み動作中にｐＭＯＳＦＥＴがオンにされている間に、オンのまま又はオフに（非導電状態に設定）され得る。そして、ｎＭＯＳＦＥＴがオンにされ、その結果、潜在的に破壊的な書き込み後の読み出しは、書き込み前の読み出しと同じ条件を有し、結果レベルの比較を可能にして、記憶素子のビット状態が書き込み後に変化したかどうかを判定することができる。

別の選択肢では、選択されたメモリセルを読み出すときに、ｐＭＯＳＦＥＴはオフにされる一方、並列ｎＭＯＳＦＥＴがオンにされる。これはトランジスタ対の総抵抗を増加させ、感知回路によって感知される電圧は、記憶素子が破壊的書き込み後に低抵抗状態から高抵抗状態（ＬＲＳからＨＲＳ）に変化する場合、増幅されるようにし、第２の読み出しはまた、ｎＭＯＳＦＥＴのみがオンの状態でなされる。電圧が一度目及び二度目に感知される上記の読み出し動作のタイプ、例えば、ＳＲＲでは、ｎＭＯＳＦＥＴは、各時間に、ｐＭＯＳＦＥＴがオフされる一方で、オンにすることができる。ｎＭＯＳＦＥＴは、潜在的に破壊的な書き込み動作中にｐＭＯＳＦＥＴがオンにされる一方で、オンのまま又はオフにすることができる。

ビットの初期選択中にｐＭＯＳＦＥＴは用いるがｎＭＯＳＦＥＴは用いないことにより、キャパシタンスが低減され、メモリセルにわたる過剰電圧をより速く放電させることが可能になり、それにより、初期読み出し中に得られるビット誤り率（及び外乱）が低減る。

一般に、書き込み動作及び読み出し動作の両方は、選択中対その後の読み出し及び画期込み動作中の導電状態の並列トランジスタ対の一方又は両方のトランジスタの選択によって、導電状態で最適化することができる。

これらの利点及び他の利点は、以下に説明される。

図１は、ホストに接続されたメモリシステムの例示的な実装のブロック図である。メモリシステム１００は、本明細書で提案される技術を実装することができる。メモリシステムの例としては、ソリッドステートドライブ（「ＳＳＤ」）、メモリカード、及び埋め込みメモリデバイスが挙げられる。他のタイプのメモリシステムも使用することができる。

図１のメモリシステム１００は、コントローラ１０２と、データを記憶するための１つ以上のメモリパッケージ１０４に配置された不揮発性メモリと、ＤＲＡＭ又はＲｅＲＡＭなどのローカルメモリ１０６と、を含む。コントローラ１０２は、フロントエンドプロセッサ（ＦＥＰ）回路１１０と、１つ以上のバックエンドプロセッサ（ＢＥＰ）回路１１２と、を含む。１つのアプローチでは、ＦＥＰ回路１１０はＡＳＩＣで実装され、各ＢＥＰ回路１１２は別個のＡＳＩＣで実装される。他のアプローチでは、統一コントローラＡＳＩＣは、フロントエンド機能及びバックエンド機能の両方を組み合わせることができる。ＡＳＩＣは、コントローラ１０２がシステムオンチップ（ＳｏＣ）として製造されるように、同じ半導体上に実装することができる。ＦＥＰ回路１１０及びＢＥＰ回路１１２は両方ともそれら自体のプロセッサを含むことができる。１つのアプローチでは、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり、各ＢＥＰ回路１１２がスレーブであるマスタースレーブ構成で動作する。例えば、ＦＥＰ回路１１０は、フラッシュ変換層（ＦＴＬ）又は媒体管理層（ＭＭＬ）を実装することができる。図２も参照されたい。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求でメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行することができる。加えて、ＢＥＰ回路１１２は、バッファ管理を実行し、ＦＥＰ回路１１０によって要求される特定の電圧レベルを設定し、エラー訂正（ＥＣＣ）を実行し、メモリパッケージへのトグルモードインターフェースを制御することができる。各ＢＥＰ回路１１２は、それ自体のメモリパッケージのセットを担当することができる。代替的には、インターフェースは、ＤＤＲ５又はＬＰＤＤＲ５などのＪＥＤＥＣ業界標準ＤＤＲ又はＬＰＤＤＲであってもよい。

メモリパッケージ１０４は、１つ以上のメモリダイを含むことができる。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続されている。１つのアプローチでは、メモリパッケージ１０４内の各メモリダイは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ、ＭＲＡＭ若しくはＦｅＲＡＭ又は相変化メモリ（ＰＣＭ）など）に基づいてストレージクラスメモリ（ＳＣＭ）を利用する。

コントローラ１０２は、インターフェース１３０を介してホスト１２０と通信する。インターフェースは、ＰＣＩエクスプレス（ＰＣＩｅ）を介したＮＶＭエクスプレス（ＮＶＭｅ）又はＤＤＲ５若しくはＬＰＤＤＲ５などのプロトコルを実装することができる。メモリシステム１００を用いて動作するために、ホスト１２０は、バス１２８に沿って接続されたホストプロセッサ１２２、ホストメモリ１２４、及びＰＣＩｅインターフェース１２６を含む。ホストメモリ１２４は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別のタイプの記憶装置などの物理メモリである。ホスト１２０は、この例ではメモリシステム１００の外部にあり、これとは別個である。別のアプローチでは、メモリシステム１００はホスト１２０に埋め込まれる。

図２は、図１のＦＥＰ回路１１０の例示的な実装のブロック図である。ＰＣＩｅインターフェース１５０は、ホスト１２０（図１）及びホストプロセッサ１５２と通信する。ホストインターフェース１５２は、ネットワークオンチップ（ＮＯＣ）１５４に接続されている。ＮＯＣは、典型的にはＳｏＣ内のコア間の集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又は非クロック型の非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用する。ＮＯＣ１５４は、メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２と通信する。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ１０６などのローカルメモリ１０６を動作させ、これと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を走らせ、様々なメモリ動作を実行するために使用される。ＮＯＣはまた、２つのＰＣＩｅインターフェース１６４及び１６６と通信する。図１では、ＳＳＤコントローラは２つのＢＥＰ回路１１２を含み、したがって、２つのＰＣＩｅインターフェース１６４及び１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。ＢＥＰ回路１１２及びＰＣＩｅインターフェースの数は変動することができる。

ＦＥＰ回路１１０は、フラッシュ変換層（ＦＴＬ）、又はより一般的には、メモリ管理（例えば、ガベージコレクション、ウェアレベリング、及び負荷バランシング）、論理－物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ又は他の不揮発性記憶システムの全体動作の管理を実行する媒体管理層（ＭＭＬ）１５８を含むことができる。ＭＭＬ１５８は、メモリエラーを処理することができ、ホストとのインターフェースをとるメモリ管理の一部として、統合され得る。特に、ＭＭＬは、ＦＥＰ回路１１０内のモジュールであってもよく、ホストからの書き込みを、ダイのメモリ構造（図５及び図６Ａのメモリアレイ５０２など）それぞれ変換するメモリデバイスのファームウェア内にアルゴリズムを含んでもよい。ＭＭＬ１５８は、１）メモリの耐久性が制限されている場合があること、２）メモリ構造がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ１５８は、ホストに可視でないことがあるメモリ構造のこれらの潜在的制限を理解する。したがって、ＭＭＬ１５８は、ホストからの書き込みをメモリ構造内への書き込みに変換しようと試みる。

図３は、図１のＢＥＰ回路１１２の例示的な実装のブロック図である。いくつかのアプローチでは、ＢＥＰ回路はコントローラの一部である。ＢＥＰ回路は、ＦＥＰ回路１１０と通信する（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）ためのＰＣＩｅインターフェース２００を含む。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４．と通信する。１つのアプローチでは、２つのＮＯＣが組み合わされる。ＮＯＣ２０２及び２０４は、それぞれＳＲＡＭ２３０及び２６０に接続され、それぞれバッファ２３２及び２６２に接続され、それぞれプロセッサ２２０及び２５０に接続され、それぞれＸＯＲエンジン２２４及び２５４と、それぞれ（エラー訂正を実行するために使用される）ＥＣＣエンジン２２６及び２５６を介して、それぞれデータ経路コントローラ２２２及び２５２に接続されている。ＸＯＲエンジンにより、データを組み合わせ、プログラミングエラーがある場合に回復を可能にする方式で記憶することができる。

データ経路コントローラ２２２及び２５２は、各々が、この例では４つのチャネルを介して、メモリパッケージと通信するインターフェースモジュール２２８及び２５８にそれぞれ接続されている。したがって、ＮＯＣ２０２及び２０４は各々、メモリパッケージと通信するための４つのチャネルを有する。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルの各々に対して、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。データ経路コントローラ２２２及び２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラを含むことができる。ＸＯＲエンジン２２４及び２５４並びにＥＣＣエンジン２２６及び２５６は、ハードウェアアクセラレータなどの専用ハードウェア回路とすることができる。他のアプローチでは、ＸＯＲエンジン２２４及び２５４並びにＥＣＣエンジン２２６及び２５６は、ソフトウェアで実装することができる。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路とすることができる。

図４は、図１のメモリパッケージ１０４の例示的な実装のブロック図である。メモリパッケージは、データ線及びチップイネーブル線を含むメモリバス２９４に接続された複数のメモリダイ２９２を含む。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェースと通信するためのトグルモードインターフェース２９６に接続する（例えば、図３を参照）。メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができ、１つ以上のメモリダイを有することができる。１つのアプローチでは、各メモリパッケージは、８つ又は１６個のメモリダイを含むが、ダイの数は変動することができる。代替的には、このようなコントローラ、ＥＣＣ、及びウェアレベリング機能は、ＥＣＣ及びウェアレベリングを有する「オンチップ」コントローラとして、各メモリチップ内に実装することができる。

図５Ａは、本明細書で説明される技術を実装することができるメモリシステムの一例のブロック図である。メモリシステム５００は、メモリセルのメモリアレイ５０２を含む。例えば、メモリセルは、クロスポイントアレイで行及び列に配置することができ、ワード線などの導電線は行方向に延在し、ビット線は列方向に延在する。例えば、図７Ｂを参照のこと。メモリシステム５００は、行制御回路５２０を含み、その出力５０８は、メモリアレイ５０２のそれぞれのワード線に接続されている。行制御回路５２０は、システム制御論理回路５６０から、Ｍ行のアドレス信号のグループ及び様々な制御信号を受信する。行制御回路は、行デコーダ５２２、行ドライバ５２４及びブロック選択回路５２６のような回路を、読み出し及び書き込み動作の両方のために含んでもよい。メモリシステム５００はまた、列制御回路５１０も含み、その入力／出力５０６は、メモリアレイ５０２のそれぞれのビット線に接続されている。列制御回路５１０は、システム制御論理回路５６０からＮ列のアドレス信号のグループ及び様々な制御信号を受信する。列制御回路は、列デコーダ５１２、列ドライバ５１４、ブロック選択回路５１６、並びに読み出し／書き込み回路、及びＩ／Ｏマルチプレクサなどの回路を含んでもよい。図５Ｂも参照のこと。

システム制御論理回路５６０は、ホストからデータ及び命令を受信し、ホストに出力データ及びステータスを提供する。他のアプローチでは、システム制御論理５６０は、コントローラ回路がホストと通信している状態で、別個のコントローラ回路からデータ及び命令を受信し、そのコントローラ回路に出力データを提供する。システム制御論理回路５６０は、メモリ動作のダイレベル制御を提供する状態マシン５６１を含むことができる。１つのアプローチでは、状態マシンはソフトウェアによってプログラム可能である。他のアプローチでは、状態マシンは、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。別のアプローチでは、状態マシンはマイクロコントローラによって置き換えられる。システム制御論理回路５６０はまた、メモリ動作中にメモリアレイ５０２の行及び列に供給される電力及び電圧を制御する電力制御回路５６２を含むことができる。システム制御論理５６０は、１つ以上の状態マシン、レジスタ５６３、及びメモリシステム５００の動作を制御するための他の制御論理を含んでもよい。システム制御論理回路５６０はまた、感知増幅器などの感知回路５６４を含むことができる。感知回路は、本明細書で説明されるように、メモリセルのデータ状態を判定するために、読み出し動作において使用することができる。例えば、図１２Ｂを参照のこと。

いくつかのアプローチでは、システム制御論理回路５６０を含むメモリシステム５００の要素の全ては、単一ダイの一部として形成することができる。他のアプローチでは、システム制御論理回路５６０の一部又は全ては、異なるダイ上に形成することができる。

本文書の目的のために、語句「制御回路」、「１つ以上の制御回路」などは、行制御回路５２０、列制御回路５１０、コントローラ、状態マシン、マイクロコントローラ、及び／又はシステム制御論理回路５６０、又は不揮発性メモリを制御するために使用される他の類似回路によって表されるような他の制御回路を含むことができる。

メモリアレイ５０２は、例えば、単一レベルのクロスポイントアレイ又は複数のレベルのクロスポイントアレイ（図７Ｂ）を含むことができる。メモリ構造は、ウェハなどの単一の基板の上方に形成することができる。

１つのアプローチでは、メモリアレイ５０２は、ウェハなどの単一の基板の上方に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを含む。メモリ構造は、シリコン（又は他のタイプの）基板の上方に配された活性領域を有するメモリセルの１つ以上の物理レベルに、モノリシックに形成される任意のタイプの不揮発性メモリを含み得る。一実施例では、不揮発性メモリセルは、電荷トラップ層を有する垂直ＮＡＮＤストリングを含む。

別のアプローチでは、メモリアレイ５０２は、不揮発性メモリセルの２次元メモリアレイを含む。一実施例では、不揮発性メモリセルは、浮遊ゲートを利用するＮＡＮＤフラッシュメモリセルである。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。

メモリ構造５０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確なタイプは、上記の実施例に限定されない。多くの異なるタイプのメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造を形成することができる。メモリアレイ５０２のメモリセルに適した技術の他の例としては、ＲｅＲＡＭメモリ（抵抗性ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリアレイ５０２のメモリセルアーキテクチャに適した技術の例としては、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。

ＲｅＲＡＭクロスポイントメモリの一例としては、Ｘ線及びＹ線（それぞれ、例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別のアプローチでは、メモリセルは、導電性ブリッジメモリ素子を含んでもよい。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリセルは、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリセルは、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリセルは、温度に対して広範囲のプログラミング閾値を有し得る。

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子を用いてデータを記憶する。素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性プレートから形成される。図７Ａも参照のこと。２つのプレートのうちの一方（基準層）は、特定の極性に設定された永久磁石であり、他方のプレート（自由層）は、メモリを記憶するために外部フィールドのものと一致するように変更することができる磁化を有する。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための１つのアプローチでは、互いに直角で、セルに平行で、セルの上方に１つ、下方に１つで配置された一対の導電線の間に各メモリセルがある。電流が導電線を通過するときに、誘導磁場が生成される。ＭＲＡＭベースのメモリアプローチは、以下でより詳細に論じられる。

位相変化メモリ（Phase change memory、ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。１つのアプローチは、単にレーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の調整状態を変化させることによって、非熱位相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザパルスである。メモリセルは、メモリセルが光を受信することをブロックすることによって抑制され得る。他のＰＣＭアプローチでは、メモリセルは、電流パルスによってプログラムされる。この文書では「パルス」の使用にはスクエアパルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧、光、又は他の波を含む。

本明細書で説明される技術は、単一の特定のメモリ構造、メモリ構成、又は材料組成に限定されるものではなく、本明細書で説明され、当業者に理解されるような技術の精神及び範囲内の多くの関連するメモリ構造を網羅する。

図５Ａの素子は、メモリアレイ５０２及び他の要素の全てを含む周辺回路の２つの部分にグループ化することができる。メモリ回路の重要な特性は、メモリアレイ５０２．に割り当てられるメモリシステム５００のメモリダイの面積を増加させることによって増大させることができるそのキャパシティである。しかしながら、これにより、周辺回路に利用可能なメモリダイの面積が減少する。更に、オンチップで提供され得るシステム制御論理回路５６０の機能が制限される。したがって、メモリシステム５００のためのメモリダイの設計における基本的なトレードオフは、メモリアレイ５０２に充てられる面積の量と周辺回路に充てられる面積の量である。

加えて、メモリアレイ５０２及び周辺回路は、ＮＭＯＳ、ＰＭＯＳ、及びＣＭＯＳなどの異なる製造技術を使用してもよい。

これらの問題に対処するために、以下で説明されるアプローチは、図５Ａの要素を別個に形成されたダイ上に分離することができ、それらのダイは、その後、一緒に接合される。具体的には、メモリアレイ５０２は、１つのダイ上に形成することができ、１つ以上の制御回路を含む周辺回路素子の一部又は全てを、別個のダイ上に形成することができる。例えば、メモリダイは、フラッシュＮＡＮＤメモリ、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどのメモリセルのみから形成することができる。次いで、デコーダ及び感知増幅器などの素子を含む周辺回路の一部又は全てを、別個のダイに移動させることができる。これにより、メモリダイの各々は、その技術に従って個別に最適化されることができる。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳ処理のために最適化することができる別個の周辺回路ダイ上に移動された、ＣＭＯＳ素子について心配することなく、ＮＭＯＳベースのメモリアレイ構造のために最適化することができる。これにより、周辺要素のためのより多くの空間が可能になり、これは、容易に組み込まれない可能性がある追加の能力を組み込むことができ、それらは、メモリセルアレイを保持する同じダイのマージンに制限されている。次いで、２つのダイは、接合されたマルチダイメモリ回路内で一緒に結合することができ、一方のダイ上のアレイは、他方のダイ上の周辺素子に接続されている。図６を参照のこと。

図５Ｂは、図５Ａの行ドライバ５２４及び列ドライバ５１４のうちの例示的なドライバを示す。ドライバは、ワード線及びビット線などの導電線上に電圧及び電流を生成及び調整するためのチャージポンプ及びレギュレータ回路を含むことができる。ドライバは、ワード線（ＷＬ）ドライバ５２４ａ、ＷＬ ｎＭＯＳＦＥＴトランジスタドライバ５２４ｂ、ＷＬ ｐＭＯＳＦＥＴトランジスタドライバ５２４ｃ、及びＷＬ分離トランジスタドライバ５２４ｄを含む。電圧ドライバは、ビット線（ＢＬ）ドライバ５１３Ｇ、ＢＬ ｎＭＯＳＦＥＴトランジスタドライバ５１３Ｈ、ＢＬ ｐＭＯＳＦＥＴトランジスタドライバ５１４ｃ、及びＢＬ分離トランジスタドライバ５１４ｄを更に含む。ＷＬドライバ及びＢＬドライバは、電圧及び／又は電流ドライバとすることができる。例えば、図５Ｃのドライバ５７５を参照のこと。

図５Ｃは、電流ドライバ５７５の例示的なブロック図を示す。電流ドライバは、例えば、図５Ａの行制御回路５２０及び／又は列制御回路５１０の一部として提供することができ、異なる方法で実装することができる。電流ドライバは、メモリセルにデータを書き込むこと、メモリセルを選択すること、及びメモリセルの潜在的に破壊的な書き込みを実行することを含むタスクを実行するために、所望の電流及び／又は電圧を設定するために使用される書き込み電流ソースとすることができる。

例示的な電流ドライバは、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．のモデルＤＡＣ７８１１に基づくものであり、１２ビット、シリアル入力、マルチプライデジタルアナログ変換器を含む。電流ドライバは、デジタル入力に基づいて、固定又は変動する電流を出力する。電流ドライバは、１２ビットＲ－２Ｒ ＤＡＣ５７０、ＤＡＣレジスタ５７１、入力ラッチ５７２、制御論理及び入力シフトレジスタ５７４、及びパワーオンリセット回路５７３を含む。

制御論理及び入力シフトレジスタへの入力は、ＮＯＴ（ＳＹＮＣ）、ＳＣＬＫ、及びＳＤＩＮを含む。ＮＯＴ（ＳＹＮＣ）は、アクティブ低制御入力である。これは、入力データに対するフレーム同期信号である。ＳＹＮＣが低くなると、それは、ＳＣＬＫ及びＳＤＩＮのバッファに電力を供給し、入力シフトレジスタが有効になる。データは、以下のクロックのアクティブエッジ上のシフトレジスタにロードされる。シリアルインターフェースは、クロックをカウントし、データは、１６番目のアクティブクロックエッジ上のシフトレジスタにラッチされる。ＳＣＬＫは、シリアルクロック入力である。デフォルトでは、データは、シリアルクロック入力の立ち下がりエッジ上の入力シフトレジスタにクロックされる。ＳＤＩＮは、シリアルデータ入力である。データは、シリアルクロック入力のアクティブエッジ上の１６ビット入力レジスタにクロックされる。パワーオンリセットで電源投入すると、データは、ＳＣＬＫの立ち下がりエッジ上のシフトレジスタにクロックされる。ＳＤＯは、複数のデバイスを連鎖させるためのような、制御論理及び入力シフトレジスタのシリアルデータ出力である。

ＤＡＣ５７０の出力は、ＲＦＢ、ＩＯＵＴ１、及びＩＯＵＴ２を含む。ＲＦＢは、ＤＡＣのためのフィードバック抵抗器である。ＩＯＵＴ１は、ＤＡＣの電流出力である。ＶＯＵＴは、電流ソースの出力電圧である。ＩＯＵＴ２は、ＤＡＣのアナログ接地である。例示的な電流及び電圧出力は、図１３Ｅ～１３Ｈに提供される。

図５Ｄは、図５ＣのＤＡＣ回路５７０の実施例を示す。回路は、１２個のデータビット、ＤＢ０～ＤＢ１１に基づいてデジタル制御され、ＤＢ０は、少なくとも最下位ビット（ＬＳＢ）であり、ＤＢ１１は、最上位ビット（ＭＳＢ）である。回路は、直列に配置された抵抗Ｒの抵抗器５８１のセットと、ラダーの異なる脚部に並列に配置された抵抗２Ｒの抵抗器５８２のセットとを含む。加えて、各２Ｒ抵抗器は、それぞれのデータビットの値に基づいて、抵抗器を出力経路ＩＯＵＴ１又はＩＯＵＴ２に接続することができるスイッチ５８３のセット内のスイッチに接続されている。回路は、異なる脚部に電流を生成するために使用され、ＤＡＣフルスケール電流を決定する基準電圧Ｖｒｅｆを受信する。データビットに基づいて、対応する電流が出力として提供される。

図６は、本明細書で説明される技術を実装することができるメモリシステムの別の実施例のブロック図である。これは、図５Ａの配置の代替であり、例えば、メモリシステム６００内に接合されたダイペアを提供するためにウェハ－ウェハ接合を使用して実装されてもよい。制御ダイ６１１及び別個のメモリダイ６０１が結合されている。制御ダイは、システム制御論理回路５６０、行制御回路５２０、及び列制御回路５１０を含む周辺回路を含む。コントローラ１０２からの機能などの追加の要素もまた、制御ダイ６１１内に移動させることができる。

列制御回路５１０は、貫通導電経路上のメモリアレイ５０２に結合されている。導電経路は、列デコーダ５１２、列ドライバ５１４、及びブロック選択回路５１６とメモリアレイ５０２のビット線との間に電気接続を提供してもよい。導電経路は、制御ダイ６１１内の列制御回路５１０から制御ダイ６１１上のパッドを通って延在してもよい。これらのパッドは、メモリダイ６０１の対応するパッドに接合しており、メモリダイ６０１の対応するパッドは、メモリアレイ５０２のビット線に接続されている。メモリアレイ５０２の各ビット線は、列制御回路５１０に接続する対応する導電経路を有してもよい。同様に、行制御回路５２０は、導電経路を通ってメモリアレイ５０２に結合することができる。導電経路の各々は、ワード線、ダミーワード線、又は選択ゲート線に対応してもよい。制御ダイ６１１とメモリダイ６０１との間に追加の電気経路が設けられてもよい。

システム制御論理回路５６０、列制御回路５１０、行制御回路５２０及び／又はコントローラ１０２（又は同等の機能回路）は、図５に示される他の回路の全て又はサブセットと組み合わせて、又は図６における制御ダイ６１１及び図５の同様の要素は、本明細書で説明される機能を実行する１つ以上の制御回路の一部とみなすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他のタイプの回路を含むことができる。

以下の考察では、メモリアレイ５０２は、主にクロスポイントアーキテクチャの文脈で議論されるが、より多くの議論をより一般的に適用することができる。クロスポイントアーキテクチャでは、下にある基板に対して第１の方向に走る、ワード線などの導電線又はワイヤの第１のセットと、下にある基板に対して第２の方向に走る、ビット線などの導電線又はワイヤの第２のセットと、を含む。メモリセルは、ワード線とビット線との交点に位置する。これらのクロスポイントにおけるメモリセルは、上述のものを含む多数の技術のいずれかに従って形成することができる。以下の考察は、ＭＲＡＭメモリセルを使用したクロスポイントアーキテクチャに基づくアプローチに主に焦点を合わせる。

図７Ａは、図５Ａ又は図６のメモリアレイ５０２内の例示的なメモリセルの断面図を示す。メモリセル７００は、セレクタ７０２と直列な記憶素子７１０を含む。メモリアレイは、多数のメモリセルから構成することができる。例示的なメモリセル７００は、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）などの金属で形成された下部電極７０１及び上部電極７０６を含む。記憶素子は、この例ではＭＲＡＭであり、基準層７０３、トンネルバリア７０４、及び自由層７０５を含む。基準層は、例えば、Ｔａ、Ｗ、Ｒｕ、ＣＮ、ＴｉＮ、及びＴａＮ．などの導電性金属を含む導電性スペーサと結合されたＣｏＦｅＢ及びＣｏＰｔの二重層などの強磁性金属を含んでもよい。自由層は、１～２ｎｍオーダーの厚さを有するＣｏＦｅ又はＣｏＦｅＢ合金などの強磁性金属を含んでもよい。Ｉｒ層は、自由層とトンネルバリアとの間に設けることができ、Ｔａ、Ｗ、又はＭｏでドープすることができる。トンネルバリアは、例えば、ＭｇＯ又は他の絶縁材料を含んでもよい。自由層の異方性を高めるために、ＭｇＯなどのキャップ層を自由層の上方に設けることができる。記憶素子の抵抗は、その磁化に基づいて変化する。

上部導電線が、メモリセルの上端部７３１に接続されている一方、下部導電線が、メモリセルの下端部７２１に接続されている。一方の端部は第１の端部であり、他方の端部は第２の端部である。導電線の一方はワード線であり、他方はビット線である。

セレクタは、上方、下方、又は側方など、記憶素子に対して任意の位置にあることができる。セレクタは、この例では記憶素子の下方にある。

メモリセルはバイポーラ（双方向）であってもよく、これは、１つの極性の電圧がその端子の両端に印加されて高抵抗状態（ＨＲＳ）に書き込み（プログラムする）、反対の極性の電圧がその端子の両端に印加されて低抵抗状態（ＬＲＳ）に書き込む。例えば、図８Ｃを参照のこと。したがって、記憶素子は、２つ以上の状態の間で可逆的に切り替えられてもよい。ある抵抗状態はバイナリ「０」を表してもよく、同時に別の抵抗状態はバイナリ「１」を表してもよい。しかしながら、２つを超えるデータ／抵抗状態が、相変化メモリなどのいくつかのタイプの記憶素子技術に使用されてもよく、これらの全ては、説明される手段によって有益に選択され、感知されてもよい。

セレクタは、例えば、オボニック閾値スイッチング材料を含むことができる。実施例としては、Ｇｅ－Ｓｅ、Ｇｅ－Ｓｅ－Ｎ、Ｇｅ－Ｓｅ－Ａｓ、Ｇｅ－Ｓｅ－Ｓｂ－Ｎ、Ｇｅ５８Ｓｅ４２、ＧｅＴｅ６、Ｓｉ－Ｔｅ、Ｚｎ－Ｔｅ、Ｃ－Ｔｅ、Ｂ－Ｔｅ、Ｇｅ－Ａｓ－Ｔｅ－Ｓｉ－Ｎ、Ｇｅ－Ａｓ－Ｓｅ－Ｔｅ－Ｓｉ及びＧｅ－Ｓｅ－Ａｓ－Ｔｅが挙げられる。

セレクタは、記憶素子へのアクセスを制御する。具体的には、電圧又は電流を記憶素子に印加してその抵抗状態を変化させるために、対応するセレクタは、最初に、十分に高い電圧、例えば、閾値電圧よりも高い大きさの電圧を印加することによって非導電状態から導電状態に切り替えられなければならない。図８Ｂも参照のこと。

メモリセルの状態は、基準層及び自由層の磁化の相対的な配向に基づく。２つの層が反対方向に磁化される場合、メモリセルは、反平行（ＡＰ）、高抵抗状態（ＨＲＳ）である。２つの層が同じ方向に磁化される場合、メモリセルは、並列（Ｐ）、低抵抗状態（ＬＲＳ）である。

磁化方向は、基準層対して固定され、自由層に対して変化することができる。データは、基準層と同じ向き又は反対の向きを有するように自由層をプログラミングすることによってＭＲＡＭメモリセルに書き込まれる。１つのアプローチでは、図７ＢのようなＭＲＡＭメモリセルのアレイは、全てのメモリセルをＬＲＳに設定することによって初期状態にされる。次いで、選択されたメモリセルは、磁界を基準層の反対側に反転させることによって、その自由層をＨＲＳに配置することによってプログラムすることができる。基準層は、自由層をプログラミングするときにその配向を維持する。

ＭＲＡＭに記憶されたデータ状態を感知（読み出し）するために、電圧がメモリセルの両端に印加されて、その抵抗状態を決定する。電圧又は電流は、メモリセルの両端のいずれかの方向に印加され得る。１つのアプローチでは、電圧は電流を駆動することによって印加される。例えば、図１３Ｅ及び図１３Ｆを参照のこと。

ＭＲＡＭの１つのタイプは、垂直なスピントランスファートルク（ＳＴＴ）ＭＲＡＭであり、自由層は、自由層の平面に垂直な切換可能な磁化方向を含む。ＳＴＴは、磁気トンネル接合内の磁気層の配向が、スピン偏極電流を使用して修正され得る効果である。電荷キャリア（電子など）は、キャリアに固有のわずかな量の角運動量であるスピンとして知られる特性を有する。電流は、一般に、非偏極である（例えば、５０％のスピン上向き電子及び５０％のスピン下向き電子からなる）。スピン偏極電流は、どちらかのスピンの電子がより多い電流である（例えば、過半量のスピン上向き電子、又は過半量のスピン下向き電子）。書き込み動作では、電流を基準層を通過させることによって、スピン分極電流を生成することができる。このスピン分極電流が自由層に向けられる場合、角度運動量を自由層に伝達し、磁化の方向を変更することができる。

抗平行対平行（ＡＰ２Ｐ）書き込みの場合、矢印７４１は、電子書き込み電流、例えば、電子（ｅ－）移動の方向を表し、矢印７４２は、電流の流れの方向（Ｉ）を表す。例えば、図７Ａの上向き矢印７４１の方向に電子書き込み電流を発生させるために、上部導電線７３０の電圧は、電子の負電荷により、下部導電線７３０の電圧よりも高く設定される（＋Ｖ）。電子書き込み電流中の電子は、基準層７０３を通過する際にスピン分極される。スピン分極された電子がトンネルバリア７０４を横切ってトンネリングすると、角度運動量の保存により、自由層７０５及び基準層７０３の両方にスピントランスファートルクを付与が持たされ得る。このトルクは、基準層の磁化方向に影響を及ぼすのには不十分であるが、自由層の初期磁化配向が基準層に対して反平行（ＡＰ）である場合、自由層における磁化配向を基準層の磁化配向と平行（Ｐ）にするには十分である。次いで、平行である磁化は、このような電子書き込み電流がオフになる前後では、安定したままの状態である。

平行対抗平行（Ｐ２ＡＰ）書き込みの場合、矢印７４３は、電子書き込み電流、例えば、電子（ｅ－）移動の方向を表し、矢印７４４は、電流の流れの方向（Ｉ）を表す。自由層及び基準層磁化が最初に平行である場合、自由層の磁化方向は、例えば、上記のケースと反対方向、例えば図７Ａの下向き矢印７４３の方向に電子書き込み電流を印加することによって、自由層の磁化方向を基準層の磁化方向と逆にすることができる。この場合、下部導電線上に高電圧（＋Ｖ）を配置することにより、上部導電線７３０から下部導電線７２０に電子書き込み電流が印加される。これは、Ｐ状態の自由層をＡＰ状態に書き込む。したがって、自由層の磁化は、電子書き込み電流の方向に基づいて２つの安定した配向のいずれかに設定することができる。

メモリセル内のデータ（「０」又は「１」）は、その抵抗を測定することによって読み出すことができる。ＬＲＳがビット「０」を表すことができる一方で、ＨＲＳがビット「１」を表す。読み出し動作では、上部導電線から下部導電線に、例えば、ＡＰ２Ｐ方向に、又は下部導電線から上部導電線に、例えば、Ｐ２ＡＰ方向に電子読み出し電流を印加することによって、メモリセルの両端に読み出し電流を印加することができる。読み出し動作では、電子書き込み電流が高すぎる場合、これは、メモリセルに記憶されたデータを中断し、その状態を変更することができる。例えば、電子読み出し電流がＰ２ＡＰ方向を使用する場合、Ｐ２ＡＰ方向における過度に高い電流又は電圧は、ＲＥＡＤの開始時に初期ビット状態を表すレベルを記憶することを意図した初期読み出し中に、低抵抗Ｐ状態のメモリセルを高抵抗ＡＰ状態に切り替えることができる。Ｐ２ＡＰを書き込むためにより多くの電流を要するため、ＭＲＡＭメモリセルはいずれの方向にも読み取られ得るが、書き込み動作の方向性質は、ビット誤り率低減をする（中断）ために、一方の方向、すなわちＰ２ＡＰ方向を他方よりも好ましいものとしてもよい。

メモリアレイ内の選択されたメモリセルを読み出す又は書き込むために、選択されたメモリセルに対応するビット線及びワード線はバイアスされて、選択されたメモリセルの両端に電圧を配置し、電子の流れを誘導する。これはまた、ビット線及びワード線に接続されたアレイの選択されていないメモリセルの両端に電圧を印加し、電流漏れ及び浪費電力消費をもたらす。電流漏れを低減するための１つのアプローチは、各ＭＲＡＭと直列にセレクタ素子を配置することである。例えば、閾値スイッチングセレクタは、その閾値電圧よりも低い電圧にバイアスされるときに、高抵抗を有し（オフ又は非導電状態にある）、その閾値電圧よりも高い電圧にバイアスされた後に、低抵抗を有する（オン又は導電状態にある）。閾値スイッチングセレクタは、その電流が保持電流未満に低下させられるか、又は電圧が保持電圧未満に低下させられるまで、オンのままである。図８Ｂを参照のこと。これが発生すると、閾値切替セレクタは、閾値電圧よりも大きい電圧が再び印加される（又は閾値電流よりも大きい電流が印加される）まで、オフ状態に戻る。したがって、クロスポイントにおいてメモリセルをプログラミングするために、関連する閾値スイッチングセレクタをオンにし、かつメモリセルを書き込むのに十分な電圧及び／又は電流が印加される。メモリセルを読み出すために、閾値切替セレクタは、メモリセルの抵抗状態が判定され得る前に、同様にオンにされなければならない。１つのアプローチでは、抵抗状態は、読み出し電流、Ｉｒｅａｄを印加し、メモリセル（記憶素子及び直列接続セレクタを含む）とビット線及びワード線上の直列選択トランジスタ（グローバル選択ノードを感知増幅器内に含む）の両端の得られた電圧を検出することによって判定される。例えば、電圧は、本明細書で説明されるように、潜在的に破壊的な書き込み動作の前後に検出することができる。

ＭＲＡＭ記憶素子７１０は、閾値切替セレクタがオンにされたときに説明されるように動作するが、閾値切替セレクタの両端に電圧降下が存在する。閾値切替セレクタがその閾値電圧を上回る電圧を印加することによってオンにされた後、バイアス電流又は電圧は、後続の読み出し又は書き込み動作中にセレクタがオンのままとなるように、閾値切替セレクタの保持電流又は保持電圧よりも十分高くあるべきである。図８Ａ～図８Ｃも参照のこと。

図７Ｂは、図７Ａのメモリセルと一致する、メモリセルの例示的なクロスポイントメモリアレイ７５０の斜視図を示す。メモリアレイは、１つ以上のレベルのメモリセルを含むことができる。この例は、２つのレベル、すなわち第１のレベルＬ１及び第２のレベルＬ２．を含む。３つ以上のレベルが使用されてもよい。この簡略化された実施例では、Ｌ１上に４本のワード線ＷＬ０＿１－ＷＬ３＿１、Ｌ１及びＬ２のための４本のビット線ＢＬ０～ＢＬ３上、及びＬ２上に４本のワード線ＷＬ０＿２－ＷＬ３＿２が存在する。したがって、ビット線は、２つの隣接するレベルによって共有される。メモリセルの行は、各ワード線に関連付けられ、２列のメモリセル（２つのレベルの各々の１つの列）は、各ビット線に関連付けられている。図９Ａ及び９Ｂも参照のこと。メモリセルの配向は、セレクタに対する記憶素子の位置に関して、各層において同じであっても異なっていてもよい。すなわち、メモリセルは、ビット線の電圧及び／又は電流動作の極性が各層に対して同じであるように、Ｌ１に対してＬ２上で反転されてもよい。あるいは、メモリセルは、Ｌ１及びＬ２上で同じに配向されてもよく、それにより、ビット線は、Ｐ２ＡＰの読み出し及び書き込みのためにＬ１を選択するときに負をとり、若しくはＰ２ＡＰの読み出し及び書き込みのためにＬ２を選択するときに正をとるように選択されるか、又は、ＡＰ２Ｐを書き込むために電圧が反転される。

ワード線及びビット線は、タングステン若しくは銅（任意の適切な金属）が高濃度ドーピングされた半導体材料、導電性シリサイド、導電性シリサイド－ゲルマニド、又は導電性ゲルマニドなどの導電材料を含む。この実施例では、導体はレール形状であり、ワード線は互いに平行に延在し、ビット線は互いに平行に延在し、ワード線に対して垂直に延在する。

各メモリセルは、それぞれのワード線とビット線との交点に位置する。例えば、メモリセル７００は、ＷＬ３＿１とＢＬ３との交点に位置する。電圧をメモリセルの両端に印加するために、制御回路はＷＬ３＿１及びＢＬ３の両端に電圧を印加する。

上記の例は、メモリセルを円筒形状又は柱形状で、導体をレール形状で示している。しかしながら、他の選択肢もあり得る。

図８Ａ～図８Ｃは、電流を対数スケールで、電圧を線形スケールで示す。

図８Ａは、図７Ａの記憶素子７１０の例示的なＩ－Ｖプロットを示す。図７Ａに関連して考察されるように、バイポーラ切替記憶素子は、例えば、記憶素子の両端に正電圧を印加することにより、ＡＰ２Ｐ書き込みプロセスにおいて、ＨＲＳからＬＲＳに切り替えられ、例えば、記憶素子の両端に負電圧を印加することにより、Ｐ２ＡＰ書き込みプロセスにおいて、例えば、ＬＲＳからＨＲＳに切り替えられる。

このＩ－Ｖプロットは、セレクタとは別の、記憶素子に対するものである。横軸は、ＡＰ２Ｐ書き込み動作が起きる電圧Ｖｗｒｉｔｅ＿ＡＰ２Ｐと、Ｐ２ＡＰ書き込み動作が起きる電圧Ｖｗｒｉｔｅ＿Ｐ２ＡＰを示す。Ｖｗｒｉｔｅ＿ＡＰ２Ｐは、この実施例ではＶｗｒｉｔｅ＿Ｐ２ＡＰよりも大きい。

ＡＰ２Ｐ書き込み動作では、記憶素子は、最初にＨＲＳにある。電圧が０ＶからＶｗｒｉｔｅ＿ＡＰ２Ｐにまで増加するときに、電流は、プロット８００によって示されるように増加する（図８Ａ）。メモリセルが低抵抗状態（ＬＲＳ）に切り替えられるときの、書き込み動作中の電流の増加は、プロット８０１によって示される。続いて、電圧が０Ｖに向かって減少すると、電流もまた、プロット８０２によって示されるように、減少する（図８Ａ）。

Ｐ２ＡＰ書き込み動作において、記憶素子は、最初はＬＲＳにある。電圧の大きさが０ＶからＶｗｒｉｔｅ＿Ｐ２ＡＰにまで増加するときに、電流は、プロット８０３によって示されるように増加する（図８Ａ）。メモリセルが高抵抗状態（ＨＲＳ）に切り替えられるときの、書き込み動作中の電流の減少は、プロット８０４によって示される。続いて、電圧の大きさが０Ｖに向かって減少すると、電流もまた、プロット８０５によって示されるように、減少する。

図８Ｂは、図７Ａのセレクタ７０２の例示的なＩ－Ｖプロットを示す。このＩ－Ｖプロットは、メモリセルとは別の、セレクタに対するものである。水平軸は、保持閾値電圧Ｖｈｏｌｄ及び動作閾値電圧Ｖｔｈを示す。これらの電圧の正極性及び負極性は、図８Ａと一致して、書き込み動作で使用するために示されている。

ＡＰ２Ｐ書き込み動作において、電圧が０ＶからＶｔｈにまで増加するときに、電流は、プロット８１０によって示されるように増加する。電圧がＶｔｈより上方に増加するときに、セレクタはオンになり、プロット８１１によって示されるように電流が急激に増加する。続いて、プロット８１２は、電圧が、電流のほんのわずかな変化と共に増加又は減少し得ることを示す。これは、抵抗に依存する。ほとんどの場合、電流は、Ｐ状態の電圧と共に線形に増加するが、ＡＰ抵抗は、増加する電圧で減少し得る。電流は、電圧が電圧コンプライアンスのために特定のレベルを超えて上昇するときに、変化を停止し得る。ＡＰ２Ｐ書き込み動作が完了するときに、電圧はＶｈｏｌｄまで減少し、その時点でセレクタはオフになり、電流の急激な減少をもたらし得る（プロット８１３）。

Ｐ２ＡＰ書き込み動作において、電圧の大きさが０Ｖから－Ｖｔｈにまで増加するときに、電流は、プロット８２０によって示されるように増加する。電圧の大きさが－Ｖｔｈより上方に増加するときに、セレクタはオンになり、プロット８２１によって示されるように電流が急激に増加する。続いて、プロット８２２は、電圧が、電流のほんのわずかな変化と共に増加又は減少し得ることを示す。書き込み動作が完了すると、電圧の大きさはＶｈｏｌｄまで減少し、その時点でセレクタはオフになり、電流の急激な減少をもたらし得る（プロット８２３）。

図８Ｃは、図７Ａのメモリセル７００の例示的なＩ－Ｖプロットを示す。メモリセルは、セレクタと直列な記憶素子を含む。メモリセルの状態は、セレクタをオンにし、次いで、セレクタの状態を変更するように設計された電圧及び／又は電流を印加することによって変更することができる。

電圧及び電流を含む信号は、セレクタがオンになるまで記憶素子に印加することができない。電圧は、セレクタがオンになった後に増加されて、メモリセルの両端に適切な書き込み又は読み出し電圧を提供することができる。

ＡＰ２Ｐ動作において、電圧が０ＶからＶｔｈにまで増加するときに、電流は、プロット８３０によって示されるように増加する。電圧がＶｔｈより上方に増加するときに、セレクタはオンになり、プロット８３１によって示されるように電流が急激に増加する。電圧は、プロット８３２によって示されるように、Ｖｗｒｉｔｅ＿ＡＰ２Ｐにまで更に増加することができ、その時点で設定動作が起こり、電流の急激な増加をもたらす（プロット８３３）。続いて、書き込み動作が完了するときに、プロット８３４は、電圧がＶｈｏｌｄまで減少することを示し、その時点でセレクタはオフになり、電流の急激な減少をもたらす（プロット８３５）。

Ｐ２ＡＰ書き込み動作において、電圧の大きさが０Ｖから－Ｖｔｈにまで増加するときに、電流は、プロット８４０によって示されるように増加する。電圧の大きさが－Ｖｔｈより上方に増加するときに、セレクタはオンになり、プロット８４１によって示されるように電流が急激に増加する。電圧は、プロット８４２によって示されるように、Ｖｗｒｉｔｅ＿Ｐ２ＡＰにまで更に増加することができ、その時点で書き込み動作が起こり、電流の急激な減少をもたらす（プロット８４３）。続いて、リセット動作が完了するときに、プロット８４４は、電圧の大きさがＶｈｏｌｄまで減少することを示し、その時点でセレクタはオフになり、電流の急激な減少をもたらす（プロット８４５）。

図９Ａは、クロスポイントメモリアレイ７５０．の第１のレベルと一致する例示的な回路９００を示す。ワード線ＷＬ０＿１～ＷＬ３＿１は、ビット線ＢＬ０～ＢＬ３と共に示されている。４つの行及び４つの列に配置された１６個の例示的なメモリセルが存在し、各行はそれぞれのワード線に接続され、各列はそれぞれのビット線に接続されている。各メモリセルは、１つの端子が第１の導電線に接続され、別の端子が第２の導電線に接続されている、２端子デバイスであってもよい。導電線は、例えば、金属又はドープシリコンであってもよい。

例えば、メモリセルＭ００＿１、Ｍ０１＿１、Ｍ０２＿１及びＭ０３＿１は、それぞれＷＬ０＿１及びＢＬ０～ＢＬ３に接続され、メモリセルＭ１０＿１、Ｍ１１＿１、Ｍ１２＿１及びＭ１３＿１は、それぞれＷＬ１＿１及びＢＬ０～ＢＬ３に接続され、メモリセルＭ２０＿１、Ｍ２１＿１、Ｍ２２＿１及びＭ２３＿１は、それぞれＷＬ２＿１及びＢＬ０～ＢＬ３に接続され、メモリセルＭ３０＿１、Ｍ３１＿１、Ｍ３２＿１及びＭ３３＿１は、それぞれＷＬ３＿１及びＢＬ０～ＢＬ３に接続されている。ＷＬ３＿１及びＢＬ０に接続されたＭ３０＿１は、破線で示されるような例示的な選択されたメモリセルである。

各ビット線及びワード線は、１つのアプローチでは、ＢＬ０及びＷＬ３＿１のための例示的な端子９１５及び９１６を含む円形端子によってそれぞれ示されるように、開回路によって終端することができる。

トランジスタ対は、各導電線に接続されてもよい。例えば、トランジスタ対Ｗｄ０＿１～Ｗｄ３＿１は、それぞれワード線ＷＬ０＿１～ＷＬ３＿１と直列に接続され、トランジスタ対Ｂｄ０～Ｂｄ３はそれぞれビット線ＢＬ０～ＢＬ３と直列に接続されている。Ｗｄ０＿１～Ｗｄ３＿１を使用して、それぞれのワード線を選択又は選択解除することができ、Ｂｄ０～Ｂｄ３を使用して、それぞれのビット線を選択又は選択解除することができる。Ｗｄ０＿１～Ｗｄ３＿１はワード線デコーダトランジスタであり、例えば行制御回路５２０の一部であってもよい。Ｂｄ０－Ｂｄ３は、ビット線デコーダトランジスタであり、例えば、列制御回路５１０の一部であってもよい。

１つのアプローチでは、各トランジスタデコーダ対は、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴ（制御ゲート上に円で示されている）を含む。例えば、Ｗｄ０＿１－Ｗｄ３＿１は、それぞれｐＭＯＳＦＥＴ９４０～９４３、及びそれぞれｎＭＯＳＦＥＴ９４４～９４７を含む。Ｂｄ０～Ｂｄ３は、それぞれｎＭＯＳＦＥＴ９６０～９６３、及びそれぞれｐＭＯＳＦＥＴ９６４～９６７を含む。ワード線のためのトランジスタ対は共通経路９１０に接続され得る一方で、ビット線のためのトランジスタ対は共通経路９２０に接続され得る。共通経路９１０はＷＬドライバ５２４ａ（図５Ｂ）に接続することができ、共通経路９２０は、書き込み動作などにおいて、ＢＬドライバ５１３Ｇに接続することができる。共通経路はまた、読み出し動作などにおいて、感知回路５６４（図５Ａ）に接続され得る。あるいは、０Ｖ又は接地で駆動される一方の導電線により、他方の導電線は、読み出し動作において、感知回路５６４に接続され得る。

書き込み又は読み出しのためにメモリセルＭ３０＿１を選択するために、Ｗｄ３＿１及びＢｄ０は、メモリセルに電圧／電流を印加するために導電状態で提供される。トランジスタ対Ｗｄ３＿１内では、トランジスタ９４３及び９４７の一方又は両方は、書き込み動作において経路９１０からＷＬ３＿１に電圧／電流を接続するために、又は読み出し動作において経路９１０を介したＷＬ３＿１の電圧を感知するように提供され得る。同様に、トランジスタ対Ｂｄ０内では、トランジスタ９６０及び９６４の一方又は両方は、書き込み動作において経路９２０からＢＬ０に電圧／電流を接続するために、又は読み出し動作において経路９２０を介したＢＬ０上の電圧を感知するように提供され得る。一般に、エンハンスメント型トランジスタの場合、ｎＭＯＳＦＥＴは、正のゲート－ソース間電圧が印加されたときに導電状態にあり、ｐＭＯＳＦＥＴは、負のゲート－ソース間電圧が印加されたときに導電状態にあり、両方の場合において、ゲート－ソース間電圧の大きさはトランジスタのＶｔｈを超える。図１０Ｆ～１０Ｆも参照のこと。

回路はまた、各ワード線及びビット線に接続された分離トランジスタを含む。例えば、ＷＬ０＿１～ＷＬ３＿１は、それぞれ分離待機トランジスタ９３０～９３３に接続されている。ＷＬ分離トランジスタは、分離待機電圧（例えば、１．６５Ｖ）を、書き込み又は読み出し動作において非選択であるワード線に通すために、導電状態で提供され得る。ＷＬ分離トランジスタは、１つのアプローチでは、ｎＭＯＳＦＥＴであってもよく、経路９２０上の共通電圧に接続されたソースを有する。選択されたワード線、例えばＷＬ３＿１に関しては、分離トランジスタ９３３は、ワード線から分離電圧を切り離すために非導電状態で提供される。これにより、駆動電圧／電流又は感知電圧が、それぞれ書き込み動作又は読み出し動作においてトランジスタ対Ｗｄ３＿１を通過することができる。

同様に、ＢＬ０～ＢＬ３は、それぞれ分離トランジスタ９５０～９５３に接続されている。ＢＬ分離トランジスタは、分離電圧（例えば、１．６５Ｖ）を、書き込み又は読み出し動作において非選択であるビット線に通すために、導電状態で提供され得る。ＢＬ分離トランジスタは、１つのアプローチでは、ｐＭＯＳＦＥＴであり、経路９２１上の共通電圧に接続されたドレインを有してもよい。このような経路９２１の電圧は、経路９２０の電圧と同じであってもよい。

選択されたビット線ＢＬ０に関しては、分離トランジスタ９５０は、ビット線から分離電圧を切り離すために非導電状態で提供される。これにより、駆動電圧／電流又は感知電圧が、それぞれ書き込み動作又は読み出し動作においてトランジスタ対Ｂｄ０を通過することができる。

１つのアプローチでは、非選択のワード線及び非選択のビット線の両方に接続されている非選択のメモリセルは、それらの端子の両方において、書き込み動作中に等しい正の電圧（分離電圧）でバイアスされて、選択されていないメモリセルが書き込まれるのを防止することができる。選択されていないメモリセルは、読み出し又は書き込み動作に対して選択されていないメモリセルである。選択されているメモリセルは、読み出し又は書き込み動作に対して選択されているメモリセルである。分離電圧は、選択されたメモリセルの書き込み動作又は読み出し動作によって選択されていないメモリセルが影響を受けることを防止するのに十分であり、例えば、活性動作中にＷＬ及びＢＬのいずれかに印加される最小電圧及び最大電圧のほぼ平均で、選択されていないセルは、選択されていないときに、それの両端でＶｔｈ（セレクタ）を超えないようにする。

トランジスタ対及び分離トランジスタのｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴは、行デコーダ制御回路及び列デコーダ制御回路が適切な制御ゲート電圧（Ｖｃｇ）を設定することによって、導電又は非導電状態で提供され得る。トランジスタ対内では、制御ゲート電圧は、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴに対して独立して制御され得る。ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの制御ゲートは、各トランジスタ対において別々に制御することができ、各トランジスタは、その経路を選択又は選択解除するために使用することができる。

図９Ｂは、図９Ａと一致する例示的な回路９９０、及び図７Ｂのクロスポイントメモリアレイ７５０の第２のレベルを示す。図７Ｂに関連して述べたように、ビット線ＢＬ０～ＢＬ３は、第１及び第２のレベルのメモリセル間で共有することができる。ワード線デコーダは、第１のレベルと同様の配列を有することができる。ワード線ＷＬ０＿２～ＷＬ３＿２は、ビット線ＢＬ０～ＢＬ３と共に示されている。１６個のメモリセルがある。例えば、メモリセルＭ００＿２、Ｍ０１＿２、Ｍ０２＿２及びＭ０３＿２は、それぞれＷＬ０＿２及びＢＬ０～ＢＬ３に接続され、メモリセルＭ１０＿２、Ｍ１１＿２、Ｍ１２＿２及びＭ１３＿２は、それぞれＷＬ１＿２及びＢＬ０～ＢＬ３に接続され、メモリセルＭ２０＿２、Ｍ２１＿２、Ｍ２２＿２及びＭ２３＿２は、それぞれＷＬ２＿２及びＢＬ０～ＢＬ３に接続され、メモリセルＭ３０＿２、Ｍ３１＿２、Ｍ３２＿２及びＭ３３＿２は、それぞれＷＬ３＿２及びＢＬ０～ＢＬ３に接続されている。ＷＬ３＿２及びＢＬ０に接続されたＭ３０＿２は、破線で示されるような例示的な選択されたメモリセルである。

各ビット線及びワード線は、１つのアプローチでは、ＢＬ０及びＷＬ３＿２に対する例示的な端子９１５ａ及び９１６ａを含む円形端子によってそれぞれ示されるように、開回路によって終端することができる。

トランジスタ対は、各導電線に接続されてもよい。例えば、トランジスタ対Ｗｄ０＿２～Ｗｄ３＿２は、それぞれワード線ＷＬ０＿２～ＷＬ３＿２と直列に接続されている。Ｗｄ０＿２～Ｗｄ３＿２を使用して、それぞれのワード線を選択又は選択解除することができ、Ｂｄ０～Ｂｄ３を使用して、それぞれのビット線を選択又は選択解除することができる。Ｗｄ０＿２～Ｗｄ３＿２はワード線デコーダトランジスタであり、例えば行制御回路５２０の一部であってもよい。

１つのアプローチでは、各トランジスタデコーダ対は、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含む。例えば、Ｗｄ０＿２～Ｗｄ３＿２は、それぞれｐＭＯＳＦＥＴ９８０～９８３、及びそれぞれｎＭＯＳＦＥＴ９８４～９８７を含む。ワード線のトランジスタ対は、共通経路９１０ａに接続されてもよい。共通経路９１０ａは、ＷＬドライバ５２４ａ（図５Ｂ）、例えば、２０ｎｍのＣＤ ＭＲＡＭの書き込み動作において約３０μＡを提供する電流ソースに接続されてもよい。あるいは、共通経路９１０ａは、読み出し動作などで、例えば、約１５μＡを提供する電流ソース、及び感知回路５６４（図５Ａ）に接続されてもよい。

書き込み又は読み出しのためにメモリセルＭ３０＿２を選択するために、Ｗｄ３＿２及びＢｄ０は、メモリセルの両端に電圧を印加するために導電状態で提供される。トランジスタ対Ｗｄ３＿２内では、トランジスタ９８３及び９８７の一方又は両方は、書き込み動作において経路９１０ａからＷＬ３＿２への電圧／電流を接続するために、又は読み出し動作において経路９１０ａでＷＬ３＿２上の電圧を感知するために導電状態で提供され得る。同様に、トランジスタ対Ｂｄ０（図９Ａ）内では、トランジスタ９６０及び９６４の一方又は両方は、書き込み動作において経路９２０からＢＬ０への電圧／電流を接続するために、又は読み出し動作において経路９２０でＢＬ０上の電圧を感知するために導電状態で提供され得る。

加えて、ＷＬ０＿２～ＷＬ３＿２は、それぞれ分離トランジスタ９７０～９７３に接続されている。ＷＬ分離トランジスタは、１つのアプローチでは、ｎＭＯＳＦＥＴであってもよく、経路９２０ａ上の共通電圧に接続されたソースを有する。選択されたワード線、例えばＷＬ３＿２に関しては、分離トランジスタ９７３は、ワード線から分離電圧を切り離すために非導電状態で提供される。これにより、駆動電圧／電流又は感知電圧が、それぞれ書き込み動作又は読み出し動作においてトランジスタ対Ｗｄ３＿２を通過することができる。

各導電線（例えば、ワード線又はビット線）に接続されたトランジスタ対は、最適化された双方向書き込み能力を提供する。冒頭で述べたように、１つ以上のトランジスタを導電状態で提供することによって、書き込み及び読み出しの両方を最適化することができる。特に、メモリセルを選択するとき、ＷＬ３＿１などの第１の導電線の電圧を、電流ソースによって駆動されるｐＭＯＳＦＥＴを使用して正電圧までプルアップ（増加させる）ことができる一方で、ＢＬ０などの第２の導電線の電圧を、図９ＡのＢｄ０におけるｎＭＯＳＦＥＴ９６０などのｎＭＯＳＦＥＴを使用して、約０Ｖにプルダウン（減少させる）させることができる。このアプローチは、デコーダ対の１つのトランジスタのみを使用することによって、選択器がオンにされる間、キャパシタンスを最小化し、ｐＭＯＳＦＥＴは、Ｖｔｈの損失が回避されるため、ｎＭＯＳＦＥＴよりも高いノードをプルすることができる。しかしながら、セレクタがオンであり、ＷＬ電圧がより低くなった後に選択されたメモリセルを読み出すときに、１つの選択肢では、第１の導電線の並列ｎＭＯＳＦＥＴはまた、並列又は単独で使用されてもよい。ｎＭＯＳＦＥＴは、メモリセルの両端電圧の正確な感知を可能にするために、ｐＭＯＳＦＥＴの抵抗の減少を相殺する抵抗を追加する。感知回路によって感知される電圧の振幅は、したがって、保存される（又はｎＭＯＳＦＥＴ単独が使用される場合には増加される）。別の選択肢では、選択されたメモリセルを読み出すときに、ｐＭＯＳＦＥＴはオフにされる一方、並列ｎＭＯＳＦＥＴがオンにされる。これにより、ＭＲＡＭをＬＲＳからＨＲＳに変更する場合、感知回路によって感知される電圧が増幅されるようにトランジスタ対の総抵抗が増加する。

図１０Ａは、選択されたワード線ＷＬ３＿１上の電圧をプルアップするときに、ｐＭＯＳＦＥＴがオンであり、ｎＭＯＳＦＥＴがオフである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。ワード線電圧のプルアップは、例えば、デコードされたビットのセレクタの選択プロセス中に、又は書き込み中に生じ得る。１つのアプローチでは、各々図５ＣなどのｐＭＯＳＦＥＴを使用して、ビットを選択するために読み出し電流ソースを、及びビットを書き込むための書き込み電流ソースを使用してプルアップされる。読み出しはｐＭＯＳＦＥＴで行うことができる。あるいは、自己参照読み出し（ＳＲＲ）の書き込み後のＭＲＡＭ変化状態からの感知増幅器への差分信号を改善するために、ｐ及びｎＭＯＳＦＥＴを両方ともオンにすることができる。あるいは、信号は、ｐＭＯＳＦＥＴをオフにし、セレクタがオンになった後にｎＭＯＳＦＥＴをオンにすることによってのみ、ｎＭＯＳＦＥＴで読み出すことによって更に増加させてもよい。

図１０Ａ～図１０Ｃでは、トランジスタ対Ｗｄ３＿１は、ｎＭＯＳＦＥＴ９４７と並列なｐＭＯＳＦＥＴ９４３を含む。図１０Ａ～図１０Ｆでは、ｐＭＯＳＦＥＴの制御ゲート、ドレイン、及びソースは、Ｇｐ、Ｄｐ及びＳｐによってそれぞれ示され、ｎＭＯＳＦＥＴの制御ゲート、ドレイン及びソースは、Ｇｎ、Ｄｎ、及びＳｎによってそれぞれ示される。更に、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴは、いくつかの構成において、パスゲートとして活動してもよい。

矢印は、共通経路９１０からＷＬ３＿１へとｐＭＯＳＦＥＴを通過し、ソース（Ｓｐ）からドレイン（Ｄｐ）への電流の流れ方向を表す。上述したように、ｐＭＯＳＦＥＴは、大きさがトランジスタのＶｔｈを超える負のゲート－ソース間電圧が印加されるときに、導電状態にある。これは、例えば、０Ｖをゲート（Ｇｐ）に印加し、例えば１ＶのＶｔｈを仮定して、ソースに例えば１Ｖよりも大きい正電圧を印加することによって達成することができる。ｎＭＯＳＦＥＴは、ゲート－ソース間電圧がＶｔｈを超えないとき、非導電状態にある。これは、例えば、０Ｖをゲートに印加することによって達成することができる。

図１０Ｂは、選択されたワード線ＷＬ３＿１上の電圧を感知するときに、ｐＭＯＳＦＥＴがオフであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。感知中、ＷＬ３＿１の電圧は、共通経路９１０及びトランジスタ対Ｗｄ３＿１を介して感知回路によって感知され、特に、本実施例ではｎＭＯＳＦＥＴ９４７を介して感知される。例えば、ゲート（Ｇｐ）に３．３Ｖを印加することによって、ｐＭＯＳＦＥＴをオフにする。例えば、ゲート（Ｇｎ）に３．３Ｖを印加することによって、ｎＭＯＳＦＥＴをオンにする。矢印は、ＷＬ３＿１から共通経路９１０へとｎＭＯＳＦＥＴを通過し、ドレイン（Ｄｎ）からソース（Ｓｎ）への電流の流れ方向を表す。

図１０Ｃは、選択されたワード線ＷＬ３＿１上の電圧を感知するときに、ｐＭＯＳＦＥＴがオンであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。感知中、ＷＬ３＿１の電圧は、共通経路９１０及びトランジスタ対Ｗｄ３＿１を介して、特に、この実施例では、ｎＭＯＳＦＥＴ９４７及びｐＭＯＳＦＥＴ９４３を介して感知回路により感知される。例えば、ゲート（Ｇｐ）に０Ｖを印加することによって、ｐＭＯＳＦＥＴをオンにする。Ｗｄ３＿１上の電圧は、ｐＭＯＳＦＥＴのソースにおいて正電圧であり、｜Ｖｇｓ｜＞Ｖｔｈを提供するのに十分高いと仮定される。例えば、ゲート（Ｇｎ）に３．３Ｖを印加することによって、ｎＭＯＳＦＥＴをオンにする。Ｗｄ３＿１上の電圧は、ｎＭＯＳＦＥＴのドレイン（Ｄｎ）において正電圧であり、制御ゲート電圧（Ｇｎ）よりも低くてもよい。２つのトランジスタが並列である場合、ＤｐはＳｎと同じであり、ＳｐはＤｎと同じである。

図１０Ｄは、選択されたビット線ＢＬ０を、例えば０ＶにプルダウンするときにｐＭＯＳＦＥＴがオフであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。ビット線電圧のプルダウンは、例えば、デコードされたビットのセレクタの選択プロセス中、又はそのビットの読み出し若しくは書き込み中に発生する可能性がある。選択又は書き込みは、上述のように双方向とすることができる。したがって、一方向では、ワード線はビット線よりも高くバイアスされ、反対方向に、ビット線はワード線よりも高いバイアスされる。ビット線がより高くバイアスされるときに、例えば、ｐＭＯＳＦＥＴによって駆動することができる。

図１０Ｄ～図１０Ｆでは、トランジスタ対Ｂｄ０は、ｎＭＯＳＦＥＴ９６０．と並列なｐＭＯＳＦＥＴ９６４を含む。

矢印は、共通経路９２０からＢＬ０へとｎＭＯＳＦＥＴを通過し、ドレイン（Ｄｎ）からソース（Ｓｎ）への電流の流れ方向を表す。これは、例えば、ｎＭＯＳＦＥＴのゲートに３．３Ｖを印加することによって達成することができる。例えば、ゲートに３．３Ｖを印加することによって、ｐＭＯＳＦＥＴをオフする。

図１０Ｅは、選択されたビット線ＢＬ０が接地に設定される感知プロセス中に、ｐＭＯＳＦＥＴがオフであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。感知のための１つの選択肢中、ＢＬ０の電圧は、共通経路９２０．において、接地、例えば０Ｖに設定することができる。例えば、ゲートに３．３Ｖを印加することによって、ｐＭＯＳＦＥＴをオフにし、例えば、ゲートに３．３Ｖを印加することによって、ｎＭＯＳＦＥＴをオンにする。矢印は、ＢＬ０から共通経路９２０へとｎＭＯＳＦＥＴを通過し、ドレイン（Ｄｎ）からソース（Ｓｎ）への電流の流れ方向を表す。

図１０Ｆは、選択されたビット線ＢＬ０が接地に設定される感知プロセス中に、ｐＭＯＳＦＥＴがオンであり、ｎＭＯＳＦＥＴがオンである構成の図９ＡのＷＬトランジスタ対Ｗｄ３＿１を示す。この選択肢では、例えば、ゲートに０Ｖを印加することによって、ｐＭＯＳＦＥＴをオンにし、例えば、ゲートに３．３Ｖを印加することによって、ｎＭＯＳＦＥＴをオンにする。

図１１Ａは、図７Ａのメモリセル７００などの選択されたメモリセルの書き込み動作を実行するための例示的プロセスのフローチャートを示す。ステップ１０００は、メモリアレイ内のメモリセルをＬＲＳ（Ｐ）状態に設定するために、上部導電線を介して電流を駆動することを含む。全てのメモリ位置においてこのことを繰り返すことにより、全てのビットをＬＲＳ状態にする。このアプローチでは、全てのメモリセルは、同じ既知の状態にある。下部導電線は、１つのアプローチにおいて、固定された電圧に設定することができる。ステップ１００１は、メモリアレイに記憶されるデータを受信することを含む。例えば、データは、通信インターフェースを介して受信することができる。ステップ１００２は、データに基づいて、ＨＲＳ（ＡＰ）状態にプログラムされるメモリセルを識別することを含む。例えば、これらは１ビットを記憶することを意図するビットとすることができる。ステップ１００３は、識別されたメモリセルを選択し、それをＰ状態からＡＰ状態にプログラムするために、下部導電線を介して電流を駆動することを含む。上部導電線は、１つのアプローチにおいて、固定された電圧に設定することができる。上部及び下部導電線への言及は、図７Ａのメモリセル構成と一致する。図１３Ａ及び１３Ｂも参照のこと。

図１１Ｂは、図７Ａのメモリセル７００などの選択されたメモリセルに対して単一電圧検出で読み出し動作を実行するための例示的なプロセスのフローチャートを示す。プロセスは、例えば、図７ＢのＬ１又はＬ２に適用することができる。ステップ１０１０は、メモリセルのセレクタをデコードしてオンにする動作を開始することを伴う。第１の導電線は、メモリセルの第１の端部及び第１のトランジスタ対に接続することができ、第２の導電線は、メモリセルの第２の端部及び第２のトランジスタ対に接続することができる。例えば、図９Ａでは、Ｍ３０＿１は、Ｌ１において選択されたメモリセルであり、第１の導電線は、第１のトランジスタ対Ｗｄ３＿１に接続されているＷＬ３＿１であり、第２の導電線は、第２のトランジスタ対Ｂｄ０に接続されているＢＬ０である。別の実施例において、図９Ｂでは、Ｍ３０＿２は、Ｌ２において選択されたメモリセルであり、第１の導電線はＢＬ０であり、第１のトランジスタ対Ｂｄ０に接続され、第２の導電線は、第２のトランジスタ対Ｗｄ３＿２に接続されたＷＬ３＿２である。

ステップ１０１１は、第１のトランジスタ対のｎＭＯＳＦＥＴが非導電状態にある間に第１のトランジスタ対のｐＭＯＳＦＥＴで第１の導電線の電圧をプルアップすることにより、かつ第２のトランジスタ対のｐＭＯＳＦＥＴが非導電状態にある間に第２のトランジスタ対のｎＭＯＳＦＥＴで第２の導電線の電圧をプルダウンすることによって、メモリセルを選択することを含む。第１の導電線の電圧をプルアップすることは、図１３Ｃ及び１３Ｄに示されるように、第１の導電線に電流Ｉｒｅａｄを印加することを伴うことができる。第２の導電線の電圧をプルダウンすることは、第２の導電線を０Ｖ付近に駆動することを伴うことができる。選択することは、上述のように、非導電状態から導電状態にメモリセルのセレクタを切り替えることができる。例えば、図８Ｃと一致して、０ＶからＶｔｈ（セレクタ）まで増加する電圧をメモリセルの両端に印加することができる。ｔ１～ｔ２における図１３Ｃ及び１３Ｄを参照のこと。選択ステップ１０１１は、読み出し電流ソースを使用して、ワード線及びビット線に所望の電圧及び電流を提供する。

一般に、ＭＲＡＭクロスポイントアレイは、導電線に対してｎＭＯＳＦＥＴよりも電圧においてプルアップされる導電線に対するｐＭＯＳＦＥＴを使用することによって、セレクタのより広いＶｔｈ範囲にわたって選択することができるが、これは、ｐＭＯＳＦＥＴが正の電源に近接することができるは、ｎＭＯＳＦＥＴは正の電源からそのＶｔｈを引いたもの、つまり、約１Ｖの範囲の損失があるものにプルする可能性があるためである。メモリセルが各層に同じ配向を有する場合、電圧においてプルアップされる導電線は、メモリセルの下方の第１の導電線であってもよく、電圧においてプルダウンされる導電線は、第１のレベルでメモリセルの上方の第２の導電線であってもよい。セレクタをオンにすることは、過剰電圧が記憶素子を介してブリードオフされる際に、メモリセルの両端の過渡電圧を誘導する。メモリセルの内部直列抵抗は、２０ｋΩのオーダーである。過剰電圧はＶｔｈ－Ｖｈｏｌｄであり、これは、Ｖｈｏｌｄが増加した場合、又はキャパシタンス及びＶｔｈが低減された場合に低減され得る。過剰電圧のエネルギーによって記憶素子の状態を反転させるリスクを最小限に抑えるために、キャパシタンスを低減することによって過渡持続時間を最小化すべきである。

ビット線は、図７Ｂのように、そのより長い長さ及び２つの層間の配置により、より大きなキャパシタンスを有する傾向があり、そのため、消散時間の大部分は、ワード線キャパシタンスによって設定される。キャパシタンスを低減することにより、ブリードオフ時間及び読み出し待ち時間を低減することができる。１つのオプションは、長さを短くし、ワイヤ間間隔を増加させることである。別の選択肢は、タイルワイヤを駆動するために使用されるトランジスタのサイズを低減することである。別の選択肢は、ワード線上のｎＭＯＳＦＥＴは同等の駆動に対して３倍小さい可能性があるため、ｎＭＯＳＦＥＴでワード線を選択し、ｐＭＯＳＦＥＴでより高いキャパシタンスのビット線を選択することである。ｐＭＯＳＦＥＴでハイにプルし、ｎＭＯＳＦＥＴでローにプルすることで、駆動トランジスタにおけるＶｔｈの損失が回避されるため、所与の電源に対して許容されるＶｔｈの最大範囲を可能にする。しかしながら、これらのアプローチは問題である。例えば、各レベルのメモリセルが同じ配向を有する場合、マルチレベルメモリデバイスの製造が簡略化される。この場合、レベルのうちの１つは、ｐＭＯＳＦＥＴでワード線をハイにプルしなければならず、他のレベルは、ワード線をｎＭＯＳＦＥＴでローにプルして、より高い許容されたＶｔｈ（セレクタ）を取得する。

単一のｎ又はｐＭＯＳＦＥＴのみで選択することにより、キャパシタンスが低減され、より高いＶｔｈを可能にするが、記憶素子がその状態を変化させるときに信号差が低減される。例えば、メモリセルが、ＬＲＳにおいて２５ｋΩの抵抗及びＨＲＳにおいて５０ｋΩの抵抗を有し、読み出し電流Ｉｒｅａｄは１５μＡである場合、メモリセルの両端電圧は、ＬＲＳにおいて３７５ｍＶであり、ＨＳＲにおいて７５０ｍＶである。これは、２つの状態間のＭＲＡＭの両端の３７５ｍＶの信号差である。しかしながら、ＭＯＳＦＥＴのドレイン－ソース抵抗Ｒｄｓは、メモリセルのＨＲＳが感知回路において電圧を増加させる結果として、より大きいＶｏｎから低減される。結果として、信号差は、例えば、２５０～３００ｍＶに減少する可能性があり、読み出し中のメモリセルの状態の変化を検出することがより困難になる。

感知回路における信号を最適化するために、２つの選択肢を提供する。第１の選択肢（ステップ１０１２ａ）は、低減されたキャパシタンスに対して１つのトランジスタのみ、例えば、レベル１のｐＭＯＳＦＥＴを使用して、セレクタを選択して、より高いＶｔｈを可能にし、次いで、ｐＭＯＳＦＥＴのオンを維持しながら読み出し中に利用可能なｎＭＯＳＦＥＴをオンにすることを伴う。この場合、読み出し中、ｐＭＯＳＦＥＴの増加したＶｏｎは、ｎＭＯＳＦＥＴの減少したＶｏｎによって相殺されて、全体的な抵抗はほぼ一定のままとなり、ほぼ完全な信号差が感知回路に渡されるようにする。

第２の選択肢（ステップ１０１２ｂ）は、低減されたキャパシタンスに対して１つのトランジスタのみ、つまり、レベル１のｐＭＯＳＦＥＴを使用して、セレクタを選択して、より高いＶｔｈを可能にし、次いで、セレクタがオンとなった後にｐＭＯＳＦＥＴをオフにしながら読み出し中に利用可能なｎＭＯＳＦＥＴをオンにすることで、オンにする間のキャパシタンスを低減すべく選択のために１つのトランジスタのみを使用することを伴う。選択肢は、ｐＭＯＳＦＥＴが選択中により広い範囲のＶｔｈ（セレクタ）を可能にすることである。次いで、選択の後に、ＳＲＲの第１の読み出し中に、読み出し及びレベル記憶のためのｎＭＯＳＦＥＴのみに変換する。ｎＭＯＳＦＥＴのより高い抵抗は、感知回路におけるより高い信号をもたらす。このアプローチは、メモリセルの抵抗面積（ＲＡ）積が、５以下のような比較的低いときに好適である。ＲＡが１０以上のような比較的高い場合、感知回路における信号は、感知回路又は電源の範囲を超えて高すぎることがある。次いで、両方をオンにすることが好ましいことがある。

第１のオプションでは、ステップ１０１２ａは、第１のトランジスタ対において、ｎＭＯＳＦＥＴを導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持することを含む。１つのアプローチでは、メモリセルの選択の後、かつメモリセルの読み出しの準備の際に、制御回路が、ｎＭＯＳＦＥＴを非導電状態から導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持するように構成されている。

第２のオプションでは、ステップ１０１２ｂは、第１のトランジスタ対において、セレクタがオンになった後に、ｐＭＯＳＦＥＴを非導電状態に変更し、ｎＭＯＳＦＥＴを導電状態に維持することを含む。一貫性のために、ＳＲＲの破壊的な書き込みの前後の第１及び第２の読み出しは、同じオプションを使用するべきである。１つのアプローチでは、メモリセルの選択の後、かつメモリセルの読み出しの準備の際に、制御回路が、ｐＭＯＳＦＥＴを導電状態から非導電状態に変更し、ｎＭＯＳＦＥＴを導電状態となるようにオンするように構成される。

共通ステップ１０１３は、第１のトランジスタ対を介した第１の導電線上の電圧Ｖｒｅａｄを検出することと、それを基準電圧Ｖｒｅｆと比較することと、を含む。図１２Ａの例示的なセンス回路を参照のこと。ｔ２～ｔ３における図１３Ｃ及び１３Ｄも参照のこと。

図１１Ｃは、図７Ａのメモリセル７００などの選択されたメモリセルの二重電圧検出を用いて読み出し動作を実行するための例示的なプロセスのフローチャートを示す。ステップ１１００、１１０１、１１０２ａ及び１１０２ｂは、それぞれ図１１Ｂのステップ１０１０、１０１１、１０１２ａ及び１０１２ｂに対応する。ステップ１１０１の選択がｔ１～ｔ２において発生する図１３Ｅ及び図１３Ｆを参照のこと。

第１のオプションは、ステップ１１０２ａ １１０４ａ及び１１０６ａを含み、第２のオプションは、ステップ１１０２ｂ、１１０４ｂ及び１１０６ｂを含む。

この二重電圧感知アプローチでは、ステップ１１０３において第１の電圧が検出され、ステップ１１０７において第２の電圧が検出される。具体的には、共通ステップ１１０３は、第１のトランジスタ対を介した第１の導電線上の第１の電圧を検出及び記憶することを含む。例えば、第１の電圧Ｖｒｅａｄ１は、図１２Ｂの感知回路の第１のコンデンサＣ１内に蓄えることができる。ｔ２～ｔ３における図１３Ｅ及び１３Ｆも参照のこと。

第１のオプションでは、ステップ１１０４ａは、第１のトランジスタ対において、ｎＭＯＳＦＥＴを非導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持することを含む。１つのアプローチでは、第１の電圧の検出の後、かつメモリセルの潜在的に破壊的な書き込みの準備の際に、制御回路が、ｎＭＯＳＦＥＴを導電状態から非導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持するように構成されている。

第２のオプションでは、ステップ１１０４ｂは、第１のトランジスタ対において、ｎＭＯＳＦＥＴを非導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持することを含む。１つのアプローチでは、第１の電圧の検出の後、かつメモリセルの潜在的に破壊的な書き込みの際に、制御回路が、ｎＭＯＳＦＥＴを非導電状態から導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持するように構成されている。

共通のステップ１１０５は、第１のトランジスタ対を介したメモリセルの潜在的に破壊的な書き込みを実行することを含む。この書き込み動作は、メモリセルがＨＲＳにあることを確実にする。メモリセルが既にＨＲＳにある場合、書き込みは非破壊的である。しかしながら、メモリセルがＬＲＳにある場合、書き込みは、メモリセルのデータ状態を変更するために破壊的である。ｔ３～ｔ５における図１３Ｅ及び１３Ｆも参照のこと。

第１のオプションでは、ステップ１１０６ａは、第１のトランジスタ対において、ｎＭＯＳＦＥＴを導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持することを含む。１つのアプローチでは、メモリセルの潜在的に破壊的な書き込みの後、かつ第２の電圧を検出のための準備の際に、制御回路が、ｎＭＯＳＦＥＴを非導電状態から導電状態に変更し、ｐＭＯＳＦＥＴを導電状態に維持するように構成されている。

第２のオプションでは、ステップ１１０６ｂは、第１のトランジスタ対において、ｐＭＯＳＦＥＴを非導電状態に変更し、ｎＭＯＳＦＥＴを導電状態に維持することを含む。１つのアプローチでは、メモリセルの潜在的に破壊的な書き込みの後、かつ第２の電圧の検出のための準備の際に、制御回路が、ｐＭＯＳＦＥＴを導電状態から非導電状態に変更し、ｎＭＯＳＦＥＴを導電状態に維持するように構成されている。

共通ステップ１１０７は、第１のトランジスタ対を介した第１の導電線上の第２の電圧（Ｖｒｅａｄ２）を検出することを含む。例えば、第２の電圧は、図１２Ｂの感知回路のコンパレータ１２０１の反転入力（－）に提供することができる。

共通ステップ１１０８は、第２の電圧が、第１の電圧を指定量を超えて超えるかどうかを判定することを含む。１つのアプローチでは、第２のコンデンサＣ２は、スイッチ１２０２を使用してＣ１及びＣ２を直列に接続することによってＶｒｅａｄ１に加えることができるオフセット電圧Ｖｏｆｆｓｅｔを蓄える。次いで、Ｖｒｅａｄ２との比較のために、組み合わせられた入力Ｖｒｅａｄ１＋Ｖｏｆｆｓｅｔがコンパレータの非反転入力に提供される。オフセット電圧を加えることにより、ステップ１１０５において、メモリセルがＬＲＳからＨＲＳに切り替わるかどうかのより信頼性の高い判定を行うことができる。

ステップ１１０８に基づいて、ステップ１１０９ａ又は１１０９ｂに到達する。ステップ１１０９ａは、第２の電圧が指定量を超えて第１の電圧を超えるときに、メモリセルが、低抵抗データ状態を記憶すると結論付け、ステップ１１０９ｂは、第２の電圧が指定量を超えて第１の電圧を超えないときに、メモリセルが、高抵抗データ状態を記憶すると結論付ける。ステップ１１１０は、ステップ１１０９ａに続く書き込みバックプロセスを示し、破壊的な書き込みプロセスによってその状態が変化したメモリセルがその元の状態に復元される。図１３Ｇ及び１３Ｈも参照のこと。

図１２Ａは、図１１Ｂのプロセスと一致する図７Ｂの感知回路５６４の例示的な実装を示す。感知回路は、コンパレータ１２０１を含む。反転入力に基準電圧Ｖｒｅｆが提供され、スイッチ１２１０が閉じられたときに、非反転入力に共通経路１２０４上の検出された電圧Ｖｒｅａｄが提供される。Ｖｒｅｆは、ＬＲＳメモリセルに期待される電圧Ｖ＿ＬＲＳとＨＲＳメモリセルに期待される電圧Ｖ＿ＨＲＳとの間のレベルに設定することができる。したがって、コンパレータの出力は、メモリセルのデータ状態を示す。

図１２Ｂは、図１１Ｃのプロセスと一致する図７Ｂの感知回路５６４の別の例示的な実装を示す。図１１Ｃに関連して述べたように、感知回路は、選択されたメモリセル上に第１の電圧Ｖｒｅａｄ１を蓄える第１のコンデンサＣ１と、オフセット電圧Ｖｏｆｆｓｅｔを蓄える第２のコンデンサＣ２と、を含むことができる。一実施例では、Ｖｒｅａｄ１は、ＬＲＳにおいて３７５ｍＶであり、ＨＲＳにおいて７５０ｍＶであり、Ｖｏｆｆｓｅｔは、１００～１５０ｍＶである。感知の前に、ノード１２０７及び１２０８の両端に対応する電圧を印加し、スイッチ１２０５及び１２０６を閉じる（導電にする）ことによって、Ｃ１をＶｏｆｆｓｅｔまで充電することができる。次いで、これらのスイッチを開き（非導電にする）、Ｃ２中のＶｏｆｆｓｅｔを維持することができる。

ノード１２０４は、図９Ａの共通経路９１０に接続することができる。感知中、共通経路は、トランジスタ対Ｗｄ３＿１を介してＷＬ３＿１などの選択されたワード線に接続されている。これにより、ワード線の電圧をノード１２０４に伝達することができる。スイッチ１２０３は、スイッチ１２０２が開いている間は閉じられ、Ｃ１の両端にＶｒｅａｄ１を提供する。続いて、スイッチ１２０３を開いて、ワード線からＣ１を切断する。次いで、スイッチ１２０２を閉じて、Ｃ１と直列なＣ２を提供する。Ｃ２は、１つのアプローチにおいて、コンパレータ１２０１の非反転入力に接続されている。Ｖｒｅａｄ２を得るために、スイッチ１２０３が開かれている間にスイッチ１２０９が閉じられて、ノード１２０４をコンパレータの反転入力に接続する。代替的には、コンデンサは、コンデンサにも蓄えられたレベル電圧に結合された端部に結合することができる。コンデンサの他方の端部は、例えば、ＳＲＲがＰ２ＡＰである場合、レベル１に対して約１５０ｍＶまで電圧を調整するために、感知増幅器で使用されるときに正に駆動することができる。あるいは、コンデンサの他方の端子は、例えば、ＳＲＲがＰ２ＡＰである場合、レベル１に対して蓄えられた電圧－１５０ｍＶを移動させるように負に駆動することができる。あるいは、ＳＲＲがＡＰ２Ｐである場合、バンプの方向を逆転させることができる。

図１２Ｃは、図９Ａと一致するトランジスタ対Ｗｄ３＿１のｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの並列の例示的な抵抗を示す。ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴはそれぞれ、Ｒｐ及びＲｎの抵抗を有し、それらが導電状態にあるときに、トランジスタ対の総抵抗Ｒｔは、１／Ｒｔ＝１／Ｒｐ＋１／Ｒｎによって管理される。上述したように、第１のオプションでは、ｐＭＯＳＦＥＴの低減された抵抗Ｒｐ（下向き矢印によって表される）は、両方のトランジスタが導電状態にあるときに、ｎＭＯＳＦＥＴの増加された抵抗Ｒｎ（上向き矢印によって表される）によって相殺することができる。これにより、信号振幅が保存される。信号振幅を増加させる第２のオプションでは、ｐＭＯＳＦＥＴが非導電状態にあり、ｎＭＯＳＦＥＴが導電状態にあるときに、ｐＭＯＳＦＥＴの低減された抵抗Ｒｐは、ｎＭＯＳＦＥＴの増加された抵抗Ｒｎによって置き換えられる。したがって、ｎＭＯＳＦＥＴが導電状態にあるときに、メモリセルの選択によって引き起こされるｐＭＯＳＦＥＴの低減された抵抗は、ｎＭＯＳＦＥＴの抵抗によって相殺される。また、ｎＭＯＳＦＥＴが導電状態にあるときに、メモリセルの選択によって引き起こされるｐＭＯＳＦＥＴの低減された抵抗は、ｎＭＯＳＦＥＴの抵抗に置き換えられる。

図１３Ａは、図１１Ａの書き込みプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。図１３Ｂは、図１３Ａと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。メモリセルの選択は、ｔ１～ｔ２において発生する。電流Ｉｒｅａｄは、ステップ１０００と一致して、ｔ２においてセレクタの抵抗がより低いレベルに切り替わるまで、導電線のうちの１つ上で駆動される。このとき、メモリセルがＬＲＳにある場合、電圧は、プロット１３００のレベルまで低下する。あるいは、メモリセルがＨＲＳにある場合、電圧は、プロット１３０１のレベルに維持される。選択プロセスは、書き込みが所望される場合、書き込み電流を伴うことができるが、しかしながら、ビット耐久性は、常に読み出し電流で選択し、次いで電流を書き込み電流に増加させることによって改善し得る。ＬＲＳメモリセルは、ｔ３においてＨＲＳに切り替わり、プロセスはｔ４において終了する。

図１３Ｃは、図１１Ｂの読み出しプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。図１３Ｄは、図１３Ｃと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。メモリセルの選択は、ｔ１～ｔ２において発生する。Ｉｗｒｉｔｅよりも低い電流Ｉｒｅａｄは、ステップ１０１１と一致して、ｔ２においてセレクタの抵抗がより低いレベルに切り替わるまで、導電線のうちの１つ上で駆動される。このとき、メモリセルがＬＲＳ又はＨＲＳにあるかに基づいて、かつトランジスタ対の構成に基づいた電圧のレベルが低下する。特に、ＬＲＳに対して、ｐＭＯＳＦＥＴのみがオンであるか、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方がオンであるか、又はｎＭＯＳＦＥＴのみがオンである場合、プロット１３０５、１３０５ａ及び１３０５ｂの電圧が得られる。ＨＲＳに対して、ｐＭＯＳＦＥＴのみがオンであるか、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方がオンであるか、又はｎＭＯＳＦＥＴのみがオンである場合、プロット１３０６、１３０６ａ及び１３０６ｂの電圧が得られる。電圧Ｖｒｅａｄの検出は、ステップ１０１３と一致してｔ２～ｔ３において発生し、プロセスはｔ３において終了する。

図１３Ｅは、図１１Ｃのステップ１１００～１１０８のプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。図１３Ｆは、図１３Ｅと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。メモリセルの選択は、ｔ１～ｔ２において発生する。この間、メモリセルは、例えば、Ｉｒｅａｄと称される、１５μＡの固定電流で駆動され、電圧は、例えば、Ｖｔｈ＝３Ｖまでランプアップして、メモリセルを選択する。ｔ２において、セレクタは、その非導電状態からそのより低い抵抗の導電状態に変更され、電圧のＶｈｏｌｄ（セレクタ）に向かう低下を引き起こす。ｔ２～ｔ３において、プロットは、ＨＲＳ（ＡＰ状態）又はＬＲＳ（Ｐ状態）にある場合、メモリセルの両端電圧Ｖ＿ＨＲＳ又はＶ＿ＬＲＳを表す。特に、ＬＲＳに対して、ｐＭＯＳＦＥＴのみがオンであるか、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方がオンであるか、又はｎＭＯＳＦＥＴのみがオンである場合、プロット１３１１、１３１１ａ及び１３１１ｂの電圧が得られる。ＨＲＳに対して、ｐＭＯＳＦＥＴのみがオンであるか、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方がオンであるか、又はｎＭＯＳＦＥＴのみがオンである場合、プロット１３１０、１３１０ａ及び１３１０ｂの電圧が得られる。Ｖｒｅａｄ１は、ｔ２～ｔ３から検出することができる。

ｔ３～ｔ５において、潜在的に破壊的な書き込みは、より高い固定電流Ｉｗｒｉｔｅ、例えば、３０μＡを駆動することによって発生する。ｔ３～ｔ４において、プロット１３１２は、メモリセルがＨＲＳにあるケースを表し、プロット１３１３は、メモリセルがＬＲＳにあるケースを表す。ｔ４において、ＬＲＳにあるメモリセルは、破壊的な書き込みプロセスにおいてＨＲＳに切り替わるか、ＨＲＳにあるメモリセルは、ＨＲＳにいるままである。ｔ５～ｔ６において、電流をＩｒｅａｄに低下させ、Ｖｒｅａｄ１との比較のためにＶｒｅａｄ２を得る。特に、ｐＭＯＳＦＥＴのみがオンであるか、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方がオンであるか、又はｎＭＯＳＦＥＴのみがオンである場合、プロット１３２０、１３２０ａ及び１３２０ｂの電圧が得られる。メモリセルのデータ状態は、ｔ６によって決定され、この時点で、第１の読み出し中に蓄えられ、１５０ｍＶ（Ｖｏｆｆｓｅｔ）で調整されたレベルとの比較によって完了する。

図１３Ｇは、図１１Ｃのステップ１１１０の書き込みバックプロセスと一致するメモリセルに対する電流対時間の例示的なプロットを示す。図１３Ｈは、図１３Ｇと一致するメモリセルに対する電圧対時間の例示的なプロットを示す。電流Ｉｗｒｉｔｅは、メモリセルを通って、例えば、３０μＡの大きさを有してもよい。この電流は、ＡＰ状態のターゲットセルに対してＡＰ２Ｐ書き込みを実行するように駆動される。ｔ１～ｔ２において、Ｉｗｒｉｔｅが印加され、電圧は０Ｖから、例えば、－３Ｖまでランプして、メモリセルを選択し、ｔ２～ｔ３において－３Ｖに留まる。－３Ｖは、セレクタのＶｔｈとすることができる。ｔ３において、ＡＰ状態セルは、電圧の大きさが低下するように、Ｐ状態に切り替わる。プロセスは、ｔ４において終了する。

１つのアプローチでは、装置は、クロスポイントメモリアレイに接続するように構成されている制御回路であって、クロスポイントメモリアレイが、第１の導電線と第２の導電線との間に配置されたメモリセルを含む、制御回路と、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、第１の導電線に接続された第１のトランジスタ対と、を含み、メモリセルが、閾値切替セレクタと直列な記憶素子を含む、制御回路を含み、メモリセルを選択するために、制御回路は、ｎＭＯＳＦＥＴが非導電状態にある間に、ｐＭＯＳＦＥＴで第１の導電線の電圧をプルアップするように構成されており、制御回路が、続いて、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴが導電状態にある間に、メモリセルを読み出すように構成されている。

別のアプローチでは、方法は、高抵抗状態から低抵抗状態にメモリセルの閾値切替セレクタを切り替えることであって、第１の導電線がメモリセルの第１の端部に接続されており、第２の導電線がメモリセルの第２の端部に接続されており、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含む第１のトランジスタ対が、第１の導電線に接続されており、切り替えることは、ｎＭＯＳＦＥＴを非導電状態に維持しながら、ｐＭＯＳＦＥＴで第１の導電線の電圧を設定することを含む、切り替えることと、閾値切替セレクタが低抵抗状態にあるときに、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴが導電状態にある間に、第１のトランジスタ対を介した第１の導電線上の第１の電圧を感知することと、を含む。

別のアプローチでは、装置は、クロスポイントメモリアレイであって、クロスポイントメモリアレイが、メモリセルを含み、メモリセルが、閾値切替セレクタと直列なＭＲＡＭを含む、クロスポイントメモリアレイと、メモリセルの第１の端部に接続されている第１の導電線と、メモリセルの第２の端部に接続されている第２の導電線と、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、第１の導電線に接続されている、第１のトランジスタ対と、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、第２の導電線に接続されている、第２のトランジスタ対と、制御回路であって、メモリセルを選択するために、制御回路が、第１のトランジスタ対のｐＭＯＳＦＥＴは介するが、ｎＭＯＳＦＥＴは介さずに第１の導電線の電圧をプルアップし、第２のトランジスタ対のｎＭＯＳＦＥＴは介するが、ｐＭＯＳＦＥＴは介さずに第２の導電線の電圧をプルダウンするように構成されており、メモリセルを読み出すために、制御回路が、一度目に第１のトランジスタ対のｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを介した第１の導電線の電圧を感知するように構成されている、制御回路と、を含む。

本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明したアプローチは、本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々なアプローチで、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

Claims (20)

1. 装置であって、
   クロスポイントメモリアレイに接続するように構成されている制御回路であって、前記クロスポイントメモリアレイが、第１の導電線と第２の導電線との間に配置されたメモリセルを含む、制御回路と、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、前記第１の導電線に接続された第１のトランジスタ対と、を含み、前記メモリセルが、閾値切替セレクタと直列な記憶素子を含む、制御回路を含み、
   前記メモリセルを選択するために、前記制御回路は、前記ｎＭＯＳＦＥＴが非導電状態にある間に、前記ｐＭＯＳＦＥＴで前記第１の導電線の電圧をプルアップするように構成されており、
   前記制御回路は、続いて、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが導電状態にある間に、前記メモリセルを読み出すように構成されている、装置。
2. 前記メモリセルの前記選択によって引き起こされる前記ｐＭＯＳＦＥＴの抵抗の低下は、前記ｎＭＯＳＦＥＴが前記導電状態にあるときに前記ｎＭＯＳＦＥＴの抵抗によって相殺される、請求項１に記載の装置。
3. 前記メモリセルを読み出すために、前記制御回路は、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが前記導電状態にある間に、前記第１のトランジスタ対を介した前記第１の導電線上の電圧を検出するように構成されている、請求項１に記載の装置。
4. 前記メモリセルの前記選択の後、かつ前記メモリセルの前記読み出しの準備の際に、前記制御回路が、前記ｎＭＯＳＦＥＴを前記非導電状態から前記導電状態に変更し、前記ｐＭＯＳＦＥＴを前記導電状態に維持するように構成されている、請求項１に記載の装置。
5. 前記メモリセルを読み出すために、前記制御回路が、
   前記メモリセルの潜在的に破壊的な書き込みを実行する前に、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが前記導電状態にある間に、前記第１のトランジスタ対を介した前記第１の導電線上の第１の電圧を検出することと、
   前記メモリセルの前記潜在的に破壊的な書き込みを実行した後に、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが前記導電状態にある間に、前記第１のトランジスタ対を介した前記第１の導電線上の第２の電圧を検出することと、
   前記第１の電圧及び前記第２の電圧に基づいて、前記メモリセルのデータ状態を判定することと、を行うように構成されている、請求項１に記載の装置。
6. 前記第１の電圧の前記検出の後、かつ前記メモリセルの前記潜在的に破壊的な書き込みの準備の際に、前記制御回路が、前記ｎＭＯＳＦＥＴを前記導電状態から前記非導電状態に変更し、前記ｐＭＯＳＦＥＴを前記導電状態に維持するように構成されている、請求項５に記載の装置。
7. 前記メモリセルの前記潜在的に破壊的な書き込みの後、かつ前記第２の電圧の前記検出のための準備の際に、前記制御回路が、前記ｎＭＯＳＦＥＴを前記非導電状態から前記導電状態に変更し、前記ｐＭＯＳＦＥＴを前記導電状態に維持するように構成されている、請求項５に記載の装置。
8. 前記制御回路が、前記メモリセルの前記潜在的に破壊的な書き込み中に、前記ｐＭＯＳＦＥＴを前記導電状態に維持し、前記ｎＭＯＳＦＥＴを前記非導電状態に維持するように構成されている、請求項５に記載の装置。
9. 前記制御回路は、前記第２の電圧が指定量を超えて前記第１の電圧を超えるときに、前記データ状態が低抵抗データ状態であると判定し、前記第２の電圧が指定量を超えて前記第１の電圧を超えないときに、前記データ状態が高抵抗データ状態であると判定するように構成されている、請求項５に記載の装置。
10. 前記制御回路が、
    前記第１の電圧を蓄えるように構成されている第１のコンデンサと、
    オフセット電圧を蓄えるように構成されている第２のコンデンサと、
    前記第１のコンデンサ及び前記第２のコンデンサを直列に接続するように構成されているスイッチと、
    前記第２の電圧を、直列の前記第１のコンデンサ及び前記第２のコンデンサの両端電圧と比較するように構成されているコンパレータと、含む、請求項５に記載の装置。
11. ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、前記第２の導電線を前記制御回路に接続するように構成されている第２のトランジスタ対であって、前記制御回路は、前記メモリセルを選択するために、前記第２のトランジスタ対の前記ｐＭＯＳＦＥＴが前記非導電状態にある間に、前記第２のトランジスタ対の前記ｎＭＯＳＦＥＴで前記第２の導電線の電圧をプルダウンするように構成されている、第２のトランジスタ対を更に含む、請求項１に記載の装置。
12. 方法であって、
    高抵抗状態から低抵抗状態にメモリセルの閾値切替セレクタを切り替えることであって、第１の導電線が前記メモリセルの第１の端部に接続されており、第２の導電線が前記メモリセルの第２の端部に接続されており、ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含む第１のトランジスタ対が、前記第１の導電線に接続されており、前記切り替えることは、前記ｎＭＯＳＦＥＴを非導電状態に維持しながら、前記ｐＭＯＳＦＥＴで前記第１の導電線の電圧を設定することを含む、切り替えることと、
    前記閾値切替セレクタが前記低抵抗状態にあるときに、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが導電状態にある間に、前記第１のトランジスタ対を介した前記第１の導電線上の第１の電圧を感知することと、を含む、方法。
13. 前記第１の電圧の前記感知の後に、前記メモリセルが高抵抗状態にあることを確実にするために、前記メモリセルの潜在的に破壊的な書き込みを実行することと、
    前記潜在的に破壊的な書き込みの前記実行の後、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが導電状態にある間に、前記第１のトランジスタ対を介した前記第１の導電線上の第２の電圧を感知することと、
    前記第１の電圧を前記第２の電圧と比較することと、を更に含む、請求項１２に記載の方法。
14. 前記第１の電圧の前記感知の後に、前記メモリセルが高抵抗状態にあることを確実にするために、前記メモリセルの潜在的に破壊的な書き込みを実行することと、
    前記潜在的に破壊的な書き込みの前記実行の後に、前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴが導電状態にある間に、前記第１のトランジスタ対を介した前記第１の導電線上の第２の電圧を感知することと、
    前記第１の電圧を前記第２の電圧の合計と比較することと、を更に含む、請求項１２に記載の方法。
15. 前記第１の電圧の前記感知の後、かつ前記メモリセルの前記潜在的に破壊的な書き込みの前に、前記ｐＭＯＳＦＥＴを前記導電状態に維持しながら、前記ｎＭＯＳＦＥＴを前記導電状態から前記非導電状態に変更することと、
    前記メモリセルの前記潜在的に破壊的な書き込みの後、かつ前記第２の電圧の前記感知の前に、前記ｎＭＯＳＦＥＴを前記非導電状態から前記導電状態に変更し、前記ｐＭＯＳＦＥＴを前記導電状態に維持することと、を更に含む、請求項１４に記載の方法。
16. 装置であって、
    クロスポイントメモリアレイであって、前記クロスポイントメモリアレイが、メモリセルを含み、前記メモリセルが、閾値切替セレクタと直列なＭＲＡＭを含む、クロスポイントメモリアレイと、
    前記メモリセルの第１の端部に接続されている第１の導電線と、
    前記メモリセルの第２の端部に接続されている第２の導電線と、
    ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、前記第１の導電線に接続されている、第１のトランジスタ対と、
    ｎＭＯＳＦＥＴと並列なｐＭＯＳＦＥＴを含み、前記第２の導電線に接続されている、第２のトランジスタ対と、
    制御回路であって、前記メモリセルを選択するために、前記制御回路が、前記第１のトランジスタ対の前記ｐＭＯＳＦＥＴは介するが、前記ｎＭＯＳＦＥＴは介さずに前記第１の導電線の電圧をプルアップし、前記第２のトランジスタ対の前記ｎＭＯＳＦＥＴは介するが、前記ｐＭＯＳＦＥＴは介さずに前記第２の導電線の電圧をプルダウンするように構成されており、前記メモリセルを読み出すために、前記制御回路が、一度目に前記第１のトランジスタ対の前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴを介した前記第１の導電線の電圧を感知するように構成されている、制御回路と、を含む、装置。
17. 前記一度目に前記第１の導電線の電圧を感知するために、前記制御回路は、前記第２の導電線の電圧をプルダウンするように構成されている、請求項１６に記載の装置。
18. 前記メモリセルを読み出すために、前記制御回路は、二度目に前記第１のトランジスタ対の前記ｐＭＯＳＦＥＴ及び前記ｎＭＯＳＦＥＴを介した前記第１の導電線の前記電圧を感知し、前記一度目の後、かつ前記二度目の前に、前記メモリセルの潜在的に破壊的な書き込みを実行するように構成されている、請求項１６に記載の装置。
19. 前記メモリセルの前記潜在的に破壊的な書き込みを実行するために、前記制御回路は、前記第１のトランジスタ対の前記ｐＭＯＳＦＥＴは介するが、前記ｎＭＯＳＦＥＴは介さずに前記第１の導電線の電圧をプルアップするように構成されている、請求項１８に記載の装置。
20. 前記メモリセルを読み出すために、前記制御回路は、前記潜在的に破壊的な書き込みにより、指定量を超えて前記第１の導電線の前記電圧が増加するかどうかを判定するように構成されている、請求項１８に記載の装置。

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