KR101660455B1

KR101660455B1 - 누설 전력을 감소시키기 위해 데이터 액세스 이전의 정적 랜덤 액세스 메모리(sram)의 비트라인들의 사전-충전 및 관련된 시스템들 및 방법들

Info

Publication number: KR101660455B1
Application number: KR1020157034407A
Authority: KR
Inventors: 치아밍 차이; 샤오핑 게; 스티븐 에드워드 리레즈; 쿠날 가그
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-05-06
Filing date: 2014-05-02
Publication date: 2016-09-27
Also published as: US9007817B2; US20140328113A1; JP6005894B2; JP2016517997A; KR20150144809A; WO2014182554A1; EP2976770B1; CN105190759B; CN105190759A; EP2976770A1

Abstract

본 명세서에서 개시된 실시예들은 누설 전력을 감소시키기 위해 데이터 액세스 이전에 SRAM(static random access memory)의 비트라인들을 프리-차지하기 위한 방법들 및 장치들을 포함한다. 메모리 액세스 로직 회로는 SRAM의 SRAM 데이터 어레이의 제 1 데이터 액세스 경로에서 액세스될 데이터 엔트리 어드레스를 포함하는 메모리 액세스 요청을 수신한다. SRAM은 또한 제 1 데이터 액세스 경로 외부의 제 2 데이터 액세스 경로에 제공되는 프리-차지 회로를 포함한다. 프리-차지 회로는 누설 전력을 감소시키기 위해 유휴 기간들 동안 SRAM 데이터 어레이의 비트라인을 프리-차지하는 것을 방지하도록 메모리 액세스 요청의 부분으로서 SRAM 데이터 어레이의 프리-차지를 인에이블하도록 구성된다. 프리-차지 회로가 데이터 액세스 이전에 SRAM 데이터 어레이의 프리-차지를 인에이블할 수 있어서, 프리-차지 회로는 제 1 데이터 액세스 경로에 레이턴시를 부가하지 않게 된다.

Description

누설 전력을 감소시키기 위해 데이터 액세스 이전의 정적 랜덤 액세스 메모리(SRAM)의 비트라인들의 사전-충전 및 관련된 시스템들 및 방법들{PRE-CHARGING BITLINES IN A STATIC RANDOM ACCESS MEMORY (SRAM) PRIOR TO DATA ACCESS FOR REDUCING LEAKAGE POWER, AND RELATED SYSTEMS AND METHODS}

우선권 청구

[0001] 본 출원은 발명의 명칭이 "METHODS AND APPARATUSES FOR PRE-CHARGING OF STATIC RANDOM ACCESS MEMORY(SRAM) DATA ARRAYS PRIOR TO ACCESS FOR SAVING POWER LEAKAGE"이고 2013년 5월 6일 출원된 미국 특허 가출원 일련 번호 제 61/819,744호를 우선권으로 주장하고, 이는 그 전체가 인용에 의해 본 명세서에 포함된다.

[0002] 본 출원은 발명의 명칭이 "PRE-CHARGING BITLINES IN A STATIC RANDOM ACCESS MEMORY(SRAM) PRIOR TO DATA ACCESS FOR REDUCING LEAKAGE POWER, AND RELATED SYSTEMS AND METHODS"이고 2013년 10월 9일에 출원된 미국 특허 출원 번호 제14/049,312호를 우선권으로 주장하며, 이는 그 전체가 인용에 의해 본 명세서에 포함된다.

본 개시의 기술분야

[0003] 본 개시의 기술은 일반적으로 컴퓨터 메모리에 관한 것으로서, 보다 구체적으로는, 메모리 액세스에 대한 정적 랜덤 액세스 메모리(SRAM)의 비트라인들을 프리-차지(pre-charge)하는 것에 관한 것이다.

[0004] 메모리 셀은 "메모리"로서 또한 알려진 컴퓨터 데이터 저장소의 기본 구성 단위이다. 컴퓨터 시스템은 상이한 타입들로 이루어진 데이터를 메모리에 기록하고 그 메모리로부터 데이터를 판독할 수 있다. 예를 들어, 하나의 타입의 메모리는 SRAM(static random access memory)이다. 예로서, SRAM은 중앙 처리 장치(CPU) 시스템에서 캐시 메모리로서 이용될 수 있다. SRAM 캐시는 태그 어레이 및 데이터 어레이로 구성될 수 있다. 태그 어레이는 SRAM 데이터 어레이에 저장된 메모리 어드레스들에 대한 인덱스들을 포함한다. 태그 어레이는 CPU로부터 메모리 액세스 요청의 부분으로서 메모리 어드레스를 수신한다. 태그 어레이는, SRAM 데이터 어레이가 메모리 액세스 요청에서 메모리 어드레스에 대한 유효한 데이터를 포함하는지를 결정하도록 메모리 어드레스를 이용한다. 유효한 데이터가 존재하는 경우, 데이터는 상위 레벨 캐시 메모리 또는 메인 메모리와 같이 상위 레벨 메모리로부터 액세스되는 것과 대조적으로 SRAM 데이터 어레이로부터 직접 액세스될 수 있다.

[0005] SRAM 데이터 어레이들은 SRAM 비트셀들의 행들 및 열들로 구성된다. SRAM 비트셀들은 단일 정보 비트를 각각 저장할 수 있다. SRAM 데이터 어레이에 대한 메모리 액세스 요청은 통상적으로 선택된 행의 각각의 열에 저장된 비트들에 액세스하도록 SRAM 비트셀들의 전체 행을 선택하는 것을 포함한다. 이것에 관하여, 도 1은 단일 정보 비트(12)를 저장하도록 SRAM에 제공될 수 있는 SRAM 셀로서 표준 6-T(six transistor) SRAM 비트셀(10)의 예를 예시한다. 단일 정보 비트(12)는 6-T SRAM 비트셀(10)에서 두 개(2)의 교차-커플링된 인버터들(14, 16)에 저장된다. 6-T SRAM 비트셀(10)은 단일 정보 비트(12)(예를 들어, 로직 상태 "1" 또는 "0")를 나타내는데 이용되는 2개의 안정 상태들을 갖는다. 2개의 부가적인 액세스 트랜지스터들(18, 20)은 판독 및 기록 동작들 동안 SRAM 비트셀(10)에 대한 액세스를 제어하도록 제공된다. 6-T SRAM 비트셀(10)에 대한 액세스는 두 개(2)의 액세스 트랜지스터들(18, 20)을 제어하는 워드라인(24) 상에서 어서트되는 워드라인 신호(22)에 의해 인에이블된다. 워드라인(24) 상의 워드라인 신호(22)의 어서션은 두개(2)의 액세스 트랜지스터들(18, 20)을 활성화하여, 비트라인(26) 및 비트라인 보완(28)이 두 개(2)의 교차-커플링된 인버터들(14, 16)에 커플링되게 한다. 따라서, 비트라인(26) 및 비트라인 보완(28)은 판독 및 기록 둘 다의 동작들에 대한 데이터를 전달하는데 이용된다.

[0006] 예로서, 판독 동작에서, 액세스 트랜지스터들(18, 20)의 활성화는, 단일 정보 비트(12)가 두 개(2)의 교차-커플링된 인버터들(14, 16)에 의해 비트라인(26) 및 비트라인 보완(28) 상에 배치되게 한다. 단일 정보 비트(12)는 전압 또는 전류 레벨들의 형태로 비트라인(26) 및 비트라인 보완(28) 상에 배치된다. 감지 증폭기(30)는 위에서 논의된 바와 같이 2개의 논리적 상태들 중 하나를 나타내는, 비트라인(26)과 비트라인 보완(28) 간의 다른 전압을 검출한다. 기록 동작에서, 입력 드라이버(32)는 전압(34) 및 전압 보완(36)을 각각 비트라인(26) 및 비트라인 보완(28) 상에 배치한다. 입력 드라이버(32)에 의해 각각 비트라인(26) 및 비트라인 보완(28) 상에 배치되는 전압(34) 및 전압 보완(36)은 저장된 단일 정보 비트(12)를 나타낸다. 워드라인(24)에 의한 액세스 트랜지스터들(18, 20)의 활성화는 비트라인(26) 및 비트라인 보완(28) 상의 전압(34) 및 전압 보완(36)이 두 개(2)의 교차-커플링된 인버터들(14, 16)에 저장되거나 래치되게 한다.

[0007] 도 1의 6-T SRAM 비트셀(10)의 비트라인(26) 및 비트라인 보완(28)은 판독 또는 기록 액세스 이전에 알려진 안정된 전압 레벨(즉, 로직 하이 "1" 또는 로직 로우"0")로 각각 비트라인 프리-차지 신호(38) 및 비트라인 프리-차지 신호 보완(40)에 의해 프리-차지될 수 있다. 비트라인(26) 및 비트라인 보완(28)을 프리-차지하는 것은 감지 증폭기(30)가 비트 상태로서 상이한 전압 레벨들을 효율적으로 해석하도록 허용하고 SRAM 비트셀(10)이 SRAM 비트셀(10)의 셀 혼란들을 방지하기 위해 알려진 컨디션에서 시작하도록 허용한다. 비트라인(26) 및 비트라인 보완(28)을 프리-차지하는 것은 워드라인(24)의 어서션 시에 탈활성화되어서, 초기 알려진 전압 레벨이 판독 또는 기록 동작들에서 위에서 설명된 바와 같이, 두 개(2)의 교차-커플링된 인버터들(14, 16)에 의해 또는 입력 드라이버(32)에 의해 수정되도록 허용한다. 6-T SRAM 비트셀(10)에 대한 판독 또는 기록 동작이 메모리 액세스 요청에 대해 완료된 이후, 비트라인(26) 및 비트라인 보완(28)은 다음 메모리 액세스 요청을 준비하도록 이 알려진 프리-차지 전압 레벨로 다시 프리-차지될 수 있다.

[0008] 위에서 논의된 바와 같이, SRAM 비트셀 열의 비트라인들의 프리-차지를 이용하는 SRAM 설계들에 대해, 메모리 액세스 요청의 메모리 어드레스는 프리-차지를 위해 액세스되는 SRAM 비트셀들의 특정한 행 또는 열을 식별하는데 이용될 수 있다. 메모리 액세스 요청은 메모리 액세스 요청의 메모리 어드레스를, 프리-차지를 위해 액세스되는 특정한 행 또는 열로 변환하도록 메모리 액세스 요청 회로를 이용한다. 그러나 이러한 부가적인 회로를 제공하는 것은 메모리 액세스 요청에 레이턴시를 부가할 수 있다. 이 부가적인 레이턴시를 방지하기 위해, SRAM 설계들은 다음 메모리 액세스 요청에 대해 SRAM 비트셀들을 준비하기 위해 판독 또는 기록 동작이 완료된 이후 SRAM 비트셀의 모든 행 또는 열들을 프리-차지하는 것을 포함할 수 있다. 따라서, 메모리 액세스 요청의 메모리 어드레스를 SRAM 비트셀의 특정한 행 또는 열로 변환하기 위한 부가적인 회로는 필수적이지 않다. 그러나 비트라인 프리-차지를 유지하는 것은, SRAM 비트셀들이 액세스되지 않을 때 메모리 유휴 시간들 동안 누설 전력을 증가시킬 수 있다.

[0009] 따라서, SRAM 비트셀들의 모든 행 또는 열들을 프리-차지하는 것을 포함하는 SRAM 설계들은 메모리 액세스 요청의 부분으로서 SRAM 비트셀들의 특정한 행 또는 열들을 식별하는 SRAM 설계들보다 더 많은 전력을 소비할 수 있다. 그러나 SRAM 비트셀의 모든 행 또는 열들을 프리-차지하는 것을 포함하는 SRAM 설계들은 프리-차지를 위해 메모리 액세스 요청의 부분으로서 액세스되는 특정한 행 또는 열을 식별하는데 이용되는 회로로부터의 부가적인 레이턴시를 포함하지 않을 수 있다.

[0010] 본 명세서에서 개시된 실시예들은 누설 전력을 감소시키기 위해 데이터 액세스 이전에 SRAM(static random access memory)의 비트라인들을 프리-차지하기 위한 방법들 및 장치들을 포함한다. 데이터 액세스 이전에 SRAM을 프리-차지하기 위한 실시예들은 판독 또는 기록 성능에 영향을 주지 않고 누설 전력을 감소시킬 수 있다. SRAM은 하나의 비-제한적인 예로서, SRAM 캐시에 포함될 수 있다. 이것에 관하여, 메모리 액세스 로직 회로가 SRAM의 제 1 데이터 액세스 경로에 제공될 수 있다. 메모리 액세스 로직 회로는 SRAM의 SRAM 데이터 어레이에서 액세스될 데이터 엔트리 어드레스를 포함하는 메모리 액세스 요청을 수신한다. 메모리 액세스 로직 회로는 SRAM 데이터 어레이의 데이터 엔트리 어드레스를 인덱싱하기 위한 데이터 인덱스로 데이터 엔트리 어드레스를 변환한다. SRAM은 또한 제 1 데이터 액세스 경로 외부의 제 2 데이터 액세스 경로에 제공되는 프리-차지 회로를 포함한다. 프리-차지 회로는 누설 전력을 감소시키기 위해 유휴 기간들 동안 SRAM 데이터 어레이의 비트라인을 프리-차지하는 것을 방지하도록 메모리 액세스 요청의 부분으로서 SRAM 데이터 어레이의 프리-차지를 인에이블하도록 구성된다. 그러나 제 1 데이터 액세스 경로 외부의 제 2 데이터 액세스 경로에 프리-차지 회로를 또한 제공함으로써, 프리-차지 회로가 데이터 액세스 이전에 SRAM 데이터 어레이의 프리-차지를 인에이블할 수 있어서, 프리-차지 회로는 제 1 데이터 액세스 경로에 레이턴시를 부가하지 않게 된다.

[0011] 누설 전력을 추가로 감소시키기 위해, SRAM 데이터 어레이가 예를 들어, 서브-어레이들로 구성되는 경우, 프리-차지 회로는 데이터 엔트리 어드레스를 포함하는 SRAM 데이터 어레이의 특정한 데이터 서브-어레이를 식별하고 그의 프리-차지를 인에이블하도록 또한 구성될 수 있다. 이러한 방식으로, 데이터 엔트리 어드레스를 포함하지 않는 SRAM 데이터 어레이의 데이터 서브-어레이들은 액세스되지 않은 데이터 서브-어레이들을 프리-차지하지 않음으로써 부가적인 누설 전력을 방지하도록 메모리 액세스 요청 동안 프리-차지에 대해 인에이블되지 않는다.

[0012] 이것에 관하여, 일 실시예에서, SRAM이 제공된다. SRAM은 제 1 데이터 액세스 경로에 제공되는 메모리 액세스 로직 회로를 포함한다. 메모리 액세스 로직 회로는 상기 제 1 데이터 액세스 경로에서 SRAM 데이터 어레이의 데이터 엔트리를 어드레싱하기 위해 메모리 액세스 요청의 데이터 엔트리 어드레스를 수신하도록 구성된다. 메모리 액세스 로직 회로는 추가로, 수신된 데이터 엔트리 어드레스에 대응하는 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 위해 상기 SRAM 데이터 어레이를 인덱싱하도록 상기 제 1 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 데이터 인덱스를 생성하도록 구성된다. SRAM은 추가로 제 1 데이터 액세스 경로와 별개의 제 2 데이터 액세스 경로에 제공되는 프리-차지 회로를 포함한다. 상기 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에, 프리-차지 회로는 상기 제 2 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하도록 구성된다. 프리-차지 회로는 추가로 상기 SRAM 데이터 어레이 수단의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 프리-차지 인에이블(pre-charge enable)을 생성하도록 구성된다.

[0013] 다른 실시예에서, SRAM이 제공된다. SRAM은 제 1 데이터 액세스 경로 수단에 제공되는 메모리 액세스 로직 회로 수단을 포함한다. 메모리 액세스 로직 회로 수단은 상기 제 1 데이터 액세스 경로 수단에서 SRAM 데이터 어레이 수단의 데이터 엔트리 수단을 어드레싱하기 위해 메모리 액세스 요청 수단을 위한 데이터 엔트리 어드레스 수단을 수신하도록 구성된다. 메모리 액세스 로직 회로 수단은 추가로, 데이터 엔트리 어드레스 수단에 대응하는 SRAM 데이터 어레이 수단의 데이터 엔트리 수단에 액세스하기 위해 상기 SRAM 데이터 어레이 수단을 인덱싱하도록 상기 제 1 데이터 액세스 경로 수단에서 상기 수신된 데이터 엔트리 어드레스 수단에 기초하여 데이터 인덱스 수단을 생성하도록 구성된다. SRAM은 추가로 상기 제 1 데이터 액세스 경로 수단과 별개의 제 2 데이터 액세스 경로 수단에 제공되는 프리-차지 회로 수단을 포함한다. 상기 SRAM 데이터 어레이 수단의 데이터 엔트리 수단에 액세스하기 이전에, 상기 프리-차지 회로 수단은 상기 제 2 데이터 액세스 경로 수단에서 데이터 엔트리 어드레스 수단을 수신하도록 구성된다. 프리-차지 회로 수단은 추가로, 상기 SRAM 데이터 어레이 수단의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로 수단에서 상기 수신된 데이터 엔트리 어드레스 수단에 기초하여 상기 SRAM 데이터 어레이 수단의 적어도 일부에 대한 프리-차지 인에이블 수단을 생성하도록 구성된다.

[0014] 다른 실시예에서, SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지(pre-charge)하는 방법이 제공된다. 이 방법은 SRAM 데이터 어레이의 데이터 엔트리를 어드레싱하기 위한 메모리 액세스 요청에 대한 제 1 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하는 단계를 포함한다. 이 방법은 추가로 상기 데이터 엔트리 어드레스에 대응하는 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 위해 상기 SRAM 데이터 어레이를 인덱싱하도록 상기 제 1 데이터 액세스 경로에서 수신된 데이터 엔트리 어드레스에 기초하여 데이터 인덱스를 생성하는 단계를 포함한다. 이 방법은 추가로 상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 제 2 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하는 단계를 포함한다. 이 방법은 추가로 상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로에서 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 프리-차지 인에이블을 생성하는 단계를 포함한다. 상기 프리-차지 인에이블은 상기 데이터 엔트리 어드레스를 나타내는 데이터 인덱스에서 상기 제 1 데이터 액세스 경로의 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 생성된다.

[0015] 도 1은 단일 정보 비트를 저장하기 위한 예시적인 6-T(six transistor) SRAM(static random access memory) 메모리 셀의 개략도이다.
[0016] 도 2는 메모리 액세스 요청을 위해 SRAM 데이터 어레이의 데이터 엔트리를 인덱싱하기 위한 메모리 액세스 로직 회로 및 메모리 액세스 요청을 프로세싱하는데 있어 레이턴시를 방지 또는 감소하기 위해 메모리 액세스 요청에 대해 SRAM 데이터 어레이의 데이터 엔트리를 액세스하기 이전에 SRAM 데이터 어레이의 비트라인들을 프리-차지하기 하기 위한 프리-차지 회로를 포함하는 예시적인 SRAM의 개략도이다.
[0017] 도 3은 메모리 액세스 요청에 대해 SRAM 데이터 어레이의 데이터 엔트리를 액세스하기 이전에, 도 2의 SRAM의 SRAM 데이터 어레이의 비트라인들을 프리-차지하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
[0018] 도 4는 메모리 액세스 요청에 대해 SRAM 데이터 어레이의 데이터 엔트리를 액세스하기 이전에, 도 2의 SRAM의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여되는 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0019] 도 5는 메모리 액세스 요청을 프로세싱하는데 있어 레이턴시를 감소 또는 방지하도록 메모리 액세스 요청에 대해 SRAM 데이터 어레이의 데이터 엔트리를 액세스하기 이전에, SRAM 데이터 어레이의 비트라인들을 프리-차지하기 위한 프리-차지 회로 및 메모리 액세스 요청에 대한 SRAM 데이터 어레이에서 데이터 엔트리를 인덱싱하기 위한 메모리 액세스 로직 회로의 태그 어레이를 포함하는 예시적인 SRAM 캐시의 개략도이다.
[0020] 도 6은 메모리 액세스 요청에 대한 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에, 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
[0021] 도 7은 순차적인 메모리 액세스 요청들에 대한 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여되는 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0022] 도 8은 파이프라인된 순차적 메모리 액세스 요청에 대해 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에, 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여되는 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0023] 도 9는 SRAM 캐시의 다수의 뱅크들에 대한 메모리 액세스 요청들을 포함하는 파이프라인된 순차적 메모리 액세스 요청들에 대해 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여되는 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0024] 도 10은 클록 위상 제어 방식에 기초하여 워드라인 어서션 및 프리-차지를 제어하기 위해 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여된 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0025] 도 11은 선택적인 자기-타이밍 제어 방식에 기초하여 워드라인 어서션 및 프리-차지를 제어하기 위해 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여되는 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0026] 도 12는 다수의 클록 사이클들을 걸쳐서 선택적인 자기-타이밍의 자기-리셋 제어 방식에 기초하여 워드라인 어서션 및 프리-차지를 제어하기 위해 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 도 5의 SRAM 캐시의 SRAM 데이터 어레이의 비트라인들을 프리-차지하는데 관여되는 신호들의 예시적인 타이밍을 예시하는 타이밍도이다.
[0027] 도 13은 도 2의 SRAM 및 도 5의 SRAM 캐시의 일반화된 메모리 액세스 로직 회로 및 프리-차지 회로를 포함하는 예시적인 프로세서-기반 시스템의 블록도이다.

[0028] 본 명세서에서 개시된 실시예들은 누설 전력을 감소시키기 위해 데이터 액세스 이전에 SRAM(static random access memory)의 비트라인들을 프리-차지하기 위한 방법들 및 장치들에 관한 것이다. 데이터 액세스 이전에 SRAM을 프리-차지하기 위한 실시예들은 판독 또는 기록 성능에 영향을 주지 않고 누설 전력을 감소시킬 수 있다. SRAM은 하나의 비-제한적인 예로서 SRAM 캐시에 포함될 수 있다. 이것에 관하여, 메모리 액세스 로직 회로가 SRAM의 제 1 데이터 액세스 경로에 제공된다. 메모리 액세스 로직 회로는 SRAM의 SRAM 데이터 어레이에서 액세스될 데이터 엔트리 어드레스를 포함하는 메모리 액세스 요청을 수신한다. 메모리 액세스 로직 회로는 데이터 엔트리 어드레스를, SRAM 데이터 어레이에서 데이터 엔트리 어드레스를 인덱싱하기 위한 인덱스로 변환한다. SRAM은 또한 제 1 데이터 액세스 경로 외부의 제 2 데이터 액세스 경로에 제공되는 프리-차지 회로를 포함한다. 프리-차지 회로는 누설 전력을 감소시키도록 유휴 기간들 동안 SRAM 데이터 어레이의 비트라인들을 프리-차지하는 것을 방지하기 위해 메모리 액세스 요청의 부분으로서 SRAM 데이터 어레이의 프리-차지를 인에이블하도록 구성된다. 그러나 제 1 데이터 액세스 경로 외부의 제 2 데이터 액세스 경로에 프리-차지 회로를 또한 제공함으로써, 프리-차지 회로는 데이터 액세스 이전에 SRAM 데이터 어레이의 프리-차지를 인에이블할 수 있어서, 프리-차지 회로는 제 1 데이터 액세스 경로에 레이턴시를 부가하지 않게 된다.

[0029] 누설 전력을 추가로 감소시키기 위해, SRAM 데이터 어레이가 예를 들어, 서브-어레이들로 구성되는 경우, 프리-차지 회로는 또한 데이터 엔트리 어드레스를 포함하는 SRAM 데이터 어레이의 특정한 데이터 서브-어레이를 식별하고 그의 프리-차지를 인에이블하도록 구성될 수 있다. 이러한 방식으로, 데이터 엔트리 어드레스를 포함하지 않은 SRAM 데이터 어레이의 데이터 서브-어레이들은, 액세스되지 않는 데이터 서브-어레이들을 프리-차지하지 않음으로써 부가적인 누설 전력을 방지하도록 메모리 액세스 요청 동안 프리-차지에 대해 인에이블되지 않는다.

[0030] 이것에 관하여, 도 2는 메모리 액세스 요청(48)에 대해 SRAM 데이터 어레이(46)의 데이터 엔트리(44)를 인덱싱하기 위한 예시적인 SRAM(42)의 개략도이다. 아래에서 논의되는 바와 같이, SRAM 데이터 어레이(46)는 메모리 액세스 요청(48)에 대해 SRAM 데이터 어레이(46)의 데이터 엔트리(44)로의 액세스 이전에 프리-차지된다. SRAM 데이터 어레이(46)는 이 예에서, 도 1에서 제공된 6-T SRAM 비트셀(10)의 행들 및 열들로 구성된다. 도 1의 SRAM 비트셀(10)은 도 2에서 설명하는데 참조되며 다시 설명되지 않을 것이다. SRAM 데이터 어레이(46)는 추가로 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N))로 구성될 수 있다.

[0031] 도 2를 계속 참조하면, SRAM(42)은 비-제한적인 예로서, 두 개(2)의 데이터 액세스 경로들(제 1 데이터 액세스 경로(52) 및 제 2 데이터 액세스 경로(54))를 포함한다. 제 1 데이터 액세스 경로(52)는 메모리 액세스 요청(48)에 대응하는 데이터 엔트리(44)에 액세스하기 위해 SRAM 데이터 어레이(46)에 대한 인덱스를 생성하도록 메모리 액세스 요청(48)을 프로세싱한다. 이 비-제한적인 예에서, 제 2 데이터 액세스 경로(54)는, 액세스될 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 특정한 하나만을 식별하도록 메모리 액세스 요청(48)을 프로세싱하여서, 액세스될 특정한 SRAM 데이터 서브-어레이(50(0)-50(N))만이 프리-차지하게 요구하여 누설 전력을 감소시키게 된다. 이 예에서, 특정한 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지는, 프리-차지의 레이턴시가 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기 위한 제 1 데이터 액세스 경로(52)의 부분으로서 제공되지 않도록, 제 1 데이터 액세스 경로(52)의 데이터 엔트리(44)에 액세스하기 이전에 제 1 데이터 액세스 경로(52) 외부의 제 2 데이터 액세스 경로(54)에서 발생한다. 부가적으로, SRAM(42)은 액세스되는 SRAM 데이터 어레이(46) 특정한 데이터 엔트리(44)를 프리-차지할 수 있어서, 액세스되지 않은 SRAM 데이터 서브-어레이들(50(0)-50(N)) 또는 데이터 엔트리들(44)을 프리-차지하지 않음으로써 SRAM(42)에서 누설 전력을 또한 감소시킨다. 도 2의 SRAM(42)의 제 1 데이터 액세스 경로(52)가 이제 설명될 것이다.

[0032] 도 2를 참조하면, 메모리 액세스 로직 회로(56)가 제 1 데이터 액세스 경로(52)에 제공되고, 수신된 메모리 액세스 요청(48)을 프로세싱하도록 구성된다. 메모리 액세스 요청(48)의 프로세싱은 메모리 액세스 요청(48)을 수신하고, SRAM 데이터 어레이(46)의 데이터 엔트리(44)를 인덱싱하기 위한 데이터 인덱스(60)로 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)를 변환하는 것을 포함할 수 있다. 데이터 인덱스(60)는 SRAM 데이터 어레이(46)의 데이터 엔트리(44) 위치에 대응하는 인덱스로 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)를 변환함으로써 생성된다. 이 예에서, 데이터 인덱스(60)는, 데이터 엔트리 어드레스(58)의 데이터를 포함하는 SRAM 데이터 어레이(46)의 SRAM 데이터 서브-어레이(50(0)-50(N))의 데이터 엔트리(44)를 인덱싱하기 위한 인덱스를 제공한다. 데이터 엔트리(44)에 액세스하는 것은 메모리 액세스 요청(48)에 기초하여 SRAM 데이터 어레이(46)에서 액세스 이벤트를 개시하도록 SRAM 데이터 어레이(46)에 대한 어레이 인에이블(62)을 어서트(assert)하는 것을 포함한다. SRAM 데이터 어레이(46)는 부가적으로 입력으로서 어레이 인에이블(62)을 수신한다. 어레이 인에이블(62)은 데이터 인덱스(60) 상에 대응하는 데이터 인덱스(60) 출력이 있다는 것을 표시한다. 추가로, 어레이 인에이블(62)의 어서션은 제 1 데이터 액세스 경로(52)에서 데이터 엔트리(44)의 액세스를 개시한다. 어서트된 어레이 인에이블(62)에 기초하여, SRAM 데이터 어레이(46)는 SRAM 데이터 어레이(46)로부터의 데이터 출력(data out)(64)으로서 어드레싱된 데이터 엔트리(44)를 출력한다. 프리-차지는 메모리 액세스 요청(48)에 기초하여 제 2 데이터 액세스 경로(54)에서 SRAM 데이터 서브-어레이들(50(0)-50(N))을 식별함으로써 제공된다. 부가적으로, 프리-차지는 아래에서 논의되는 바와 같이, 제 1 데이터 액세스 경로(52)에서 제공되지 않는다.

[0033] 도 2를 계속 참조하여 그리고 위에서 소개된 바와 같이, SRAM(42)의 제 2 데이터 액세스 경로(54)는 제 1 데이터 액세스 경로(52)에서 데이터 엔트리(44)에 액세스하기 이전에 제 1 데이터 액세스 경로(52) 외부에서 프리-차지할 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 특정한 하나 이상을 식별하기 위한 컴포넌트들을 포함한다. 프리-차지는 제 1 데이터 액세스 경로(52) 외부의 제 2 데이터 액세스 경로(54)에 제공되고, 그에 따라 프리-차지로 인한 레이턴시는 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기 위해 이용되는 제 1 데이터 액세스 경로(52)의 부분으로서 제공되지 않는다. 제 2 데이터 액세스 경로(54)가 이제 설명될 것이다.

[0034] 도 2를 참조하면, 제 2 데이터 액세스 경로(54)는 프리-차지 회로(66)를 포함한다. 프리-차지 회로(66)는 제 2 데이터 액세스 경로(54)에서 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 하나 이상 상에서 SRAM 데이터 어레이(46)의 프리-차지를 인에이블하도록 구성된다. 프리-차지 회로(66)는 또한 제 2 데이터 액세스 경로(54)의 메모리 액세스 요청(48)을 수신하도록 구성된다. 프리-차지 회로(66)는 추가로 메모리 액세스 요청(48)에 대응하는, 액세스되는 SRAM 데이터 서브-어레이들(50(0)-50(N))을 인덱싱하기 위한 프리-차지 인덱스(68)를 생성하도록 구성된다. 프리-차지 회로(66)는 SRAM 데이터 서브-어레이들(50(0)-50(N))에 대응하는 프리-차지 인덱스(68)로 수신된 메모리 액세스 요청(48)을 변환함으로써 프리-차지 인덱스(68)를 생성한다. 프리-차지 인덱스(68)는 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 어느 것이 프리-차지하도록 요구되는지를 표시한다. 프리-차지 회로(66)는 추가로, 이 예에서 SRAM 데이터 어레이(46)에 의해 SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지를 인에이블하는 프리-차지 인에이블(70)을 생성하도록 구성된다.

[0035] 도 2를 계속 참조하면, 프리-차지 인에이블(70)은 프리-차지 인덱스(68)가 SRAM 데이터 어레이(46)에 제공되었음을 SRAM 데이터 어레이(46)에 표시한다. 생성된 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)은 제 1 데이터 액세스 경로(52)에서 데이터 엔트리(44)에 액세스하기 이전에 제 2 데이터 액세스 경로(54)에서 SRAM 데이터 어레이(46)에 의해 수신된다. SRAM 데이터 어레이(46)는, 메모리 액세스 요청(48)의 프로세싱이 제 1 데이터 액세스 경로(52)에서 완료되기를 기다리지 않고 프리-차지 인에이블(70)의 수신에 이어 프리-차지 인덱스(68)에 의해 표시된 SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지를 진행할 수 있다. 비-제한적인 예로서, SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지를 인에이블하는 것은 액세스되는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이들(50(0)-50(N))의 도 1에서 도시된 비트라인(26) 및 비트라인 보완(28)만을 프리-차지하는 것을 포함한다. 이는, 메모리 액세스 요청(48)이 제 2 데이터 액세스 경로(54)에서 제공되고 프리-차지 회로(66)는 프리-차지를 인에이블하기 위해 특정한 SRAM 데이터 서브-어레이(50(0)-50(N))를 식별하는데 이용될 수 있기 때문에 가능하다. 액세스되지 않는 SRAM 데이터 서브-어레이들(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)은 플로팅 상태로 배치될 수 있거나 플로팅 상태로 유지될 수 있다. 플로팅 상태는, 액세스되지 않은 SRAM 데이터 서브-어레이들(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)이 로직 하이 또는 로직 로우 중 어느 한 상태로 유지 또는 프리-차지되지 않는 상태이다.

[0036] 도 2를 계속 참조하면, 액세스되지 않은 SRAM 데이터 서브-어레이들(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)이 로직 하이 또는 로직 로우 어느 한 상태로 프리-차지되는 메모리 유휴 기간들 동안 누설 전력이 발생할 수 있다. 프리-차지 회로(66)는 누설 전력을 감소시키기 위해 유휴 기간들 동안 SRAM 데이터 어레이(46)의 비트라인들(26, 28)의 프리-차지를 방지하기 위해 메모리 액세스 요청(48)의 부분으로서 SRAM 데이터 어레이(42)의 프리-차지를 인에이블하도록 구성된다. 그러나 제 1 데이터 액세스 경로(52) 외부의 제 2 데이터 액세스 경로(54)에 프리-차지 회로(66)를 또한 제공함으로써, 프리-차지 회로(66)는 프리-차지 회로(66)가 제 1 데이터 액세스 경로(52)에 레이턴시를 부가하지 않도록 데이터 액세스 이전에 SRAM 데이터 어레이(42)의 프리-차지를 인에이블할 수 있다.

[0037] 데이터 엔트리(44)의 액세스 이전에 SRAM 데이터 어레이(46)의 비트라인들(26, 28)을 프리-차지하는 것 및 메모리 액세스 요청(48)을 추가로 설명하기 위해, 도 3이 제공된다. 도 3은 도 2의 SRAM(42)의 메모리 액세스 요청(48)의 프로세싱을 위한 예시적인 프로세스를 예시하는 흐름도이다. 위에서 논의된 바와 같이, 메모리 액세스 요청(48)의 프로세싱은, 두 개(2)의 데이터 액세스 경로들(제 1 데이터 액세스 경로(52) 및 제 2 데이터 액세스 경로(54))을 포함한다. 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)에서 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하도록 하는 메모리 액세스 요청(48)의 프로세싱은 SRAM 데이터 어레이(46)의 데이터 엔트리(44)를 어드레싱하기 위해 제 1 데이터 액세스 경로(52)에서 메모리 액세스 요청(48)을 수신하는 것을 포함한다(블록 72). 도 2의 메모리 액세스 로직 회로(56)는 제 1 데이터 액세스 경로(52)에서 수신된 메모리 액세스 요청(48)에 기초하여 데이터 인덱스(60) 및 어레이 인에이블(62)을 생성한다(블록 74). 메모리 액세스 로직 회로(56)는 데이터 엔트리 어드레스(58)를 포함하는 메모리 액세스 요청(48)을 변환함으로써 데이터 인덱스(60) 및 어레이 인에이블(62)을 생성한다. 메모리 액세스 로직 회로(56)에 의해 생성된 데이터 인덱스(60) 및 어레이 인에이블(62)은 SRAM 데이터 어레이(46)에 출력된다. SRAM 데이터 어레이(46)는 제 1 데이터 액세스 경로(52)에서 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기 위해 수신된 데이터 인덱스(60) 및 어레이 인에이블(62)을 이용한다(블록 76).

[0038] 도 3을 계속 참조하면, 도 2의 메모리 액세스 요청(48)의 프로세싱은 추가로 SRAM 데이터 서브-어레이들(50(0)-50(N))의 비트라인들(26, 28)을 프리-차지하기 위해 제 2 데이터 액세스 경로(54)에서 메모리 액세스 요청(48)을 수신하는 것을 포함한다(도 3의 블록 78). 프리-차지 회로(66)는 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 서브-어레이(50(0)-50(N))에 대해 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)을 생성한다(도 3의 블록 80). 생성된 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)은 프리-차지 회로(66)에 의해 출력되고 SRAM 데이터 어레이(46)에 의해 수신된다. SRAM 데이터 어레이(46)는 메모리 액세스 요청(48)이 나타내는 SRAM 데이터 서브-어레이(50(0)-50(N))를 프리-차지하기 위해 수신된 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)을 이용한다(도 3의 블록 82). 따라서, 도 2의 SRAM 데이터 어레이(46)는 메모리 액세스 로직 회로(56)가 메모리 액세스 요청(48)의 변환 및 제 1 데이터 액세스 경로(52)에서 데이터 엔트리(44)의 액세스를 완료하기를 기다리지 않고 SRAM 데이터 서브-어레이(50(0)-50(N))를 프리-차지할 수 있다. 이러한 방식으로, 메모리 액세스 요청(48)에 대응하는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))는 SRAM 데이터 어레이(46)가 메모리 액세스 요청(48)에 대응하는 데이터 엔트리(44)에 액세스하기 이전에 프리-차지된다.

[0039] 도 2를 참조하면, SRAM 데이터 어레이(46)를 프리-차지하는 것은 제 1 데이터 액세스 경로(52) 외부의 제 2 데이터 액세스 경로(54)에서 인에이블된다. 이러한 방식으로, 액세스될 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 비트라인들(26, 28)을 프리-차지하는 것은 제 1 데이터 액세스 경로(52)에서 인에이블되는 데이터 엔트리(44) 액세스에 의존하지 않는다. 프리-차지 회로(66)는, 액세스될 SRAM 데이터 서브-어레이(50(0)-50(N))를 식별하기에 충분한 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)의 적어도 일부가 이용 가능한 경우, 데이터 엔트리(44)의 액세스 이전에 액세스될 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지를 인에이블할 수 있다. 이것에 관하여, 프리-차지 회로(66)는 액세스될 SRAM 데이터 서브-어레이(50(0)-50(N))를 식별하기에 충분한, 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)의 적어도 일부를 수신하도록 제 2 데이터 액세스 경로(54)에서 구성된다. 프리-차지 회로(66)는 액세스될 데이터 엔트리(44)를 포함하는 SRAM 데이터 어레이(46)의 SRAM 데이터 서브-어레이(50(0)-50(N))를 식별하도록 수신된 데이터 엔트리 어드레스(58) 또는 그의 일부를 디코딩할 수 있다. 따라서, 프리-차지 회로(66)는, SRAM 데이터 서브-어레이(50(0)-50(N))의 데이터 엔트리(44)의 액세스 이전에 그리고 제 1 데이터 액세스 경로(52)에 독립적으로 데이터 엔트리(44)를 포함하는 것으로 결정된 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지를 인에이블할 수 있다.

[0040] 메모리 유휴 시간들 동안 누설 전력을 감소 또는 방지하기 위해, 도 1의 모든 비트라인들(26) 및 비트라인 보완들(28)이 프리-차지되진 않을 것이다. 따라서, 비-제한적인 예로서, SRAM 데이터 서브-어레이들(50(0)-50(N))의 모든 비트라인들(26)에 대조적으로, 액세스되는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 비트라인(26) 및 비트라인 보완들(28)만이 프리-차지될 수 있다. 메모리 액세스 요청(48)의 부분으로서 액세스되지 않는 SRAM 데이터 서브-어레이들(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)은 누설 전력을 추가로 방지하기 위해 플로팅 상태로 남겨질 수 있다. 이러한 방식으로, 프리-차지 회로(66)의 레이턴시는, SRAM 데이터 서브-어레이(50)의 데이터 엔트리(44)에 액세스하기 위한 제 1 데이터 액세스 경로(52)의 부분으로서 제공되지 않는다. 부가적으로, SRAM(42)은 SRAM(42)에서 누설 전력을 또한 감소시키면서, 액세스되는 SRAM 데이터 서브-어레이(50)의 데이터 엔트리(44)를 프리-차지할 수 있다.

[0041] 이것에 관하여, 도 4는 두 개(2)의 이벤트들(프리-차지 이벤트(86) 및 액세스 이벤트(88))과 관련된 예시적인 신호들의 타이밍도(84)를 예시한다. 도 4는 제 2 데이터 액세스 경로(54)에서의 SRAM 데이터 어레이(46)의 비트라인들(26, 28)을 프리-차지하기 위한 프리-차지 이벤트(86)가 제 1 데이터 액세스 경로(52)에서의 SRAM 데이터 어레이(46)에 액세스하기 위한 액세스 이벤트(88)에 독립적이라는 것을 예시한다. SRAM 데이터 서브-어레이(50(0)-50(N))를 프리-차지하기 위한 프리-차지 이벤트(86)는, 프리-차지 회로(66)가 제 2 데이터 액세스 경로(54)의 메모리 액세스 요청(48)을 프로세싱하는 결과로서 발생한다. 데이터 엔트리(44)에 액세스하기 위한 액세스 이벤트(88)는, 메모리 액세스 로직 회로(56)가 제 1 데이터 액세스 경로(52)의 메모리 액세스 요청(48)을 프로세싱한 결과로서 발생한다. 두 개(2)의 이벤트들의 예시적인 신호들이 이제 설명될 것이다.

[0042] 도 4를 계속 참조하면, SRAM(42)은 동기식 회로이고; 이에 따라 클록 신호(90)는 메모리 액세스 요청(48)을 제어하는 회로들의 클로킹을 제어하기 위해 SRAM(42)에 제공된다. 앞서 논의된 바와 같이, 프리-차지 회로(66)는 도 4에서 도시된 바와 같은 프리-차지 인에이블(70)을 생성한다. 프리-차지 인덱스(68)가 프리-차지 회로(66)에 의해 SRAM 데이터 어레이(46)에 제공되었음을 나타내는 프리-차지 인에이블(70)은 도 2의 프리-차지 회로(66)에 의해 프리-차지 인덱스(68)의 생성에 이어 프리-차지 회로(66)에 의해 어서트된다. SRAM 데이터 어레이(46)에 의한 비트라인 프리-차지 신호(38)의 어서션은 프리-차지 회로(66)에 의한 프리-차지 인에이블(70)의 어서션에 이어 클록 신호(90)의 상승 에지 또는 천이(이하 "상승 에지"로서 지칭됨)에 기초한다. 도 4에서 예시된 바와 같이, 어레이 인에이블(62)은 프리-차지 인에이블(70)에 기초하여 메모리 액세스 로직 회로(56)에 의해 생성되지 않는다. 오히려, 어레이 인에이블(62)은 도 2의 메모리 액세스 로직 회로(56)에 의한 데이터 인덱스(60)의 생성에 기초하여 메모리 액세스 로직 회로(56)에 의해 어서트된다. 데이터 인덱스(60)가 메모리 액세스 로직 회로(56)에 의해 SRAM 데이터 어레이(46)에 제공되었음을 나타내는 어레이 인에이블(62)은 메모리 액세스 로직 회로(56)에 의한 데이터 인덱스(60)의 생성에 이어 메모리 액세스 로직 회로(56)에 의해 어서트된다. SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 어서션은, 비-제한적인 예로서, 메모리 액세스 로직 회로(56)에 의한 어레이 인에이블(62)의 어서션에 이어 클록 신호(90)의 상승 에지에 기초한다. SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 어서션은 클록 신호(90)의 하강 에지 또는 천이(이하 "하강 에지"로서 지칭됨)에 또한 기초할 수 있다. 또한, 프리-차지 인에이블(70)은 메모리 액세스 로직 회로(56)에 의한 어레이 인에이블(62)의 어서션에 이은 클록 신호(90)의 상승 에지에 기초하여 SRAM 데이터 어레이(46)에 의해 디-어서트(de-assert)된다. 제 2 데이터 액세스 경로(54)에서 SRAM 데이터 서브-어레이(50)를 프리차지함으로써, 프리-차지 회로(66)의 부가적인 레이턴시는 SRAM 데이터 서브-어레이(50)의 데이터 엔트리(44)에 액세스하기 위한 제 1 데이터 액세스 경로(52)의 레이턴시의 부분으로서 제공되지 않는다. 그러나 SRAM(42)은, SRAM 데이터 서브-어레이(50)를 프리-차지하는 프리-차지 인에이블(70)이 종료하기 이전에 어레이 인에이블(62)이 소모되지 않도록 설계되어야 한다는 것이 주의되어야 한다. 그렇지 않으면, 액세스되는 SRAM 데이터 서브-어레이(50)는 액세스 시에 프리-차지되지 않을 수 있다.

[0043] CPU 캐시는 메모리에 액세스하는데 요구되는 평균 시간을 감소시키도록 컴퓨터의 CPU 시스템에 의해 이용되는 캐시 메모리이다. CPU 캐시는 빈번하게 이용되는 메인 메모리 위치들로부터 데이터의 사본들을 저장하는 더 작고 더 빠른 메모리이다. 캐시된 메모리 위치들을 이용하는 메모리 액세스들이 많을수록, 메모리 액세스들의 평균 메모리는 메인 메모리의 레이턴시보단 캐시 레이턴시에 더 가깝게 될 것이다. 그러므로 캐시 레이턴시는 CPU의 메모리의 성능의 중요한 팩터일 수 있다. SRAM(42)은 캐시 메모리로서 컴퓨터 시스템에서 이용될 수 있는 일 타입의 메모리이다. 모든 메모리 액세스 신호들이 준비되기에 앞서 이전의 클록 사이클에서 프리-차지하는 것은 SRAM(42)의 레이턴시를 감소시키고, 그에 따라 위에서 설명된 바와 같이 SRAM(42)의 성능을 가속시킨다.

[0044] 이것에 관하여, 도 5는 메모리 액세스 요청(48)에 대해 SRAM 데이터 어레이(46)의 데이터 엔트리(44)를 인덱싱하기 위한 예시적인 SRAM 캐시(42')의 개략도이다. 아래에서 설명될 바와 같이, SRAM 데이터 어레이(46)는 메모리 액세스 요청(48)에 대해 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기 이전에 프리-차지된다. SRAM 데이터 어레이(46)는 이 예에서 도 1에서 제공된 6-T SRAM 비트셀(10)의 행들 및 열들로 구성된다. 명확성을 위해, 도 5를 설명하는데 있어 참조되는 도 1의 엘리먼트은 다시 설명되지 않을 것이다. SRAM 데이터 어레이(46)는 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N))로 추가로 구성될 수 있다.

[0045] 도 5를 계속 참조하면, SRAM 캐시(42')는 이 예에서 두 개(2)의 데이터 액세스 경로들(제 1 데이터 액세스 경로(52') 및 제 2 데이터 액세스 경로(54'))를 포함한다. 제 1 데이터 액세스 경로(52')는 메모리 액세스 요청(48)에 대응하는 데이터 엔트리(44)로의 액세스를 위해 SRAM 데이터 어레이(46)를 인덱싱하도록 하는 메모리 액세스 요청(48)의 프로세싱을 제공한다. 제 2 데이터 액세스 경로(54')는 비-제한적인 예로서, 누설 전력을 감소시키기 위해, 액세스될 특정한 SRAM 데이터 서브-어레이(50(0)-50(N))만이 프리-차지를 요구하도록 액세스될 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 특정한 하나 이상을 식별하기 위해 제공된다. 이 예에서, SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지는 제 1 데이터 액세스 경로(52')에서 데이터 엔트리(44)에 액세스하기 이전에 제 1 데이터 액세스 경로(52') 외부의 제 2 데이터 액세스 경로(54')에서 발생한다. 도 5의 SRAM 캐시(42')의 제 1 데이터 액세스 경로(52')가 이제 설명될 것이다.

[0046] 도 5를 참조하면, SRAM 캐시(42')는 추가로, 수신된 메모리 액세스 요청(48)을 프로세싱하도록 구성되는 메모리 액세스 로직 회로(56')로 구성된다. 메모리 액세스 로직 회로(56')는 제 1 데이터 액세스 경로(52')의 메모리 액세스 요청(48)을 프로세싱하도록 구성된다. 메모리 액세스 요청(48)의 프로세싱은 메모리 액세스 요청(48)을 수신하고, 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 어레이(46)에 로케이팅된 데이터 엔트리(44)를 인덱싱하기 위한 데이터 인덱스(60)로 데이터 엔트리 어드레스(58)를 변환하는 것을 포함할 수 있다. 데이터 인덱스(60)는 SRAM 데이터 어레이(46)의 데이터 엔트리(44) 위치에 대응하는 인덱스로 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)를 변환함으로써 생성된다.

[0047] SRAM 캐시(42')의 이 예에서, 메모리 액세스 로직 회로(56')는 태그 어레이(92) 및 비교기 회로(94)로 구성된다. 태그 어레이(92)는 입력으로서 메모리 액세스 요청(48)을 수신한다. 태그 어레이(92)는 메모리 액세스 요청(48)의 데이터 엔트리 어드레스(58)를 나타내는 SRAM 데이터 어레이(46)에 저장된 데이터 엔트리(44)의 유효성을 검사하도록 제공된 메모리 액세스 요청(48)을 이용한다. 유효한 데이터 엔트리(44)는 메모리에 저장된 데이터와의 데이터 엔트리 어드레스(58)의 데이터의 일관된 표현(coherent representation)이다. 데이터 엔트리(44)가 유효한 경우, 태그 어레이(92)는 유효한 출력으로서 비교기 회로(94)에 태그 출력(96)을 제공한다. 비교기 회로(94)는, 제 1 입력(97)으로서 메모리 액세스 요청(48)을 그리고 제 2 입력(98)으로서 태그 출력(96)을 수신한다. 비교기 회로(94)는 메모리 액세스 요청(48)과 태그 출력(96) 간에 비교를 행하고 출력으로서 SRAM 데이터 어레이(46)에 제공되는 데이터 인덱스(60)를 생성한다.

[0048] 도 5를 계속 참조하면, SRAM 데이터 어레이(46)는 입력으로서 생성된 데이터 인덱스(60)를 수신한다. 이 예에서, 데이터 인덱스(60)는 SRAM 데이터 어레이(46)의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 어느 데이터 엔트리(44)가 데이터 엔트리 어드레스(58)의 데이터를 포함하는지의 표시를 제공한다. 데이터 엔트리(44)에 액세스하는 것은 메모리 액세스 요청(48)에 기초하여 SRAM 데이터 어레이(46)의 메모리 액세스를 개시하는데 이용되는 SRAM 데이터 어레이(46)에 어레이 인에이블(62)을 제공하는 것을 포함한다. SRAM 데이터 어레이(46)는 부가적으로 입력으로서 어레이 인에이블(62)을 수신한다. 어레이 인에이블(62)은 메모리 액세스 로직 회로(56')에 의해 출력되는 대응하는 데이터 인덱스(60)가 있고 그에 따라 데이터 엔트리(44)의 액세스가 진행될 수 있다는 것을 나타낸다. 데이터 인덱스(60) 및 어레이 인에이블(62)은 제 1 데이터 액세스 경로(52')에서 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하는데 이용하기 위해 SRAM 데이터 어레이(46)에 출력된다. 어레이 인에이블(62)이 어서트되면, SRAM 데이터 어레이(46)는 SRAM 데이터 어레이(46)로부터의 데이터 출력(64)으로서 어드레싱된 데이터 엔트리(44)를 출력한다. 명확성을 위해, 도 5를 설명하는데 참조되는 도 1의 엘리먼트들은 다시 설명되지 않을 것이다.

[0049] 도 5를 계속 참조하면, 제 2 데이터 액세스 경로(54')는 프리-차지 회로(66)를 포함한다. 프리-차지 회로(66)는 제 2 데이터 액세스 경로(54')에서 SRAM 데이터 어레이(46) 또는 SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지를 인에이블하도록 구성된다. 프리-차지 회로(66)는 메모리 액세스 요청(48)을 수신하도록 구성된다. 프리-차지 회로(66)는 추가로 메모리 액세스 요청(48)에 대응하는, 액세스되는 SRAM 데이터 서브-어레이(50(0)-50(N))를 인덱싱하기 위한 프리-차지 인덱스(68)를 생성하도록 구성된다. 프리-차지 회로(66)는 제 1 데이터 액세스 경로(52')에서 액세스될 SRAM 데이터 서브-어레이(50(0)-50(N))에 대응하는 프리-차지 인덱스(68)로 수신된 메모리 액세스 요청(48)을 변환함으로써 프리-차지 인덱스(68)를 생성한다. 프리-차지 인덱스(68)는 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 어느 것이 프리-차지를 요구하는지를 표시하며, 프리-차지 인덱스(68)는 모든 인덱스 비트들을 표시할 필요가 없다. 따라서, 인덱스 비트들의 일부 만이 메모리 액세스에 앞서 이전의 클록 사이클에서 필요로 된다. 프리-차지 회로(66)는 추가로, 이 예에서 SRAM 데이터 어레이(46)에 의한 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지를 인에이블하는 프리-차지 인에이블(70)을 생성하도록 구성된다.

[0050] 도 5를 계속 참조하면, 프리-차지 인에이블(70)은 프리-차지 인덱스(68)가 SRAM 데이터 어레이(46)에 제공되었다고 SRAM 데이터 어레이(46)에 표시한다. 생성된 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)은 제 1 데이터 액세스 경로(52')에서 데이터 엔트리(44)에 액세스하기 이전에 제 2 데이터 액세스 경로(54')에서 SRAM 데이터 어레이(46)에 의해 수신된다. SRAM 데이터 어레이(46)는 제 1 데이터 액세스 경로(52')에서 메모리 액세스 요청(48)의 프로세싱에 독립적으로, 프리-차지 인에이블(70)의 수신에 이어 프리-차지 인덱스(68)에 의해 표시된 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지를 진행할 수 있다. 부가적으로, 생성된 프리-차지 인덱스(68)는 예로서, SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지를 진행하기 위한, 모든 인덱스 비트들 중 단지 일부를 포함할 필요가 있다. 비-제한적인 예로서, SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지는 액세스되는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 도 1의 비트라인들(26) 및 비트라인 보완들(28)만을 프리-차지하는 것을 포함할 수 있다. 액세스되지 않는 SRAM 데이터 서브-어레이(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)은 플로팅 상태로 배치되거나 플로팅 상태로 유지될 수 있고, 그에 따라 누설 전력을 감소시킨다.

[0051] 도 5를 계속 참조하면, 누설 전력은 액세스되지 않는 SRAM 데이터 서브-어레이(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)이 로직 하이 또는 로직 로우 중 어느 하나의 상태로 프리-차지되는 메모리 유휴 기간들 동안 발생할 수 있다. SRAM 데이터 어레이(46)의 비트라인들(26) 및 비트라인 보완들(28)의 프리-차지로 인해 겪는 누설 전력을 감소시키기 위해, 메모리 액세스 요청(48)에 의해 액세스되는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50)의 비트라인들(26) 및 비트라인 보완들(28) 만이 프리-차지된다. 액세스되지 않는 SRAM 데이터 서브-어레이(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)은 누설 전력을 감소시키도록 플로팅 상태로 남겨질 수 있다. 또한, 제 2 데이터 액세스 경로(54')에서 SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지를 인에이블하는 것은 메모리 액세스 로직 회로(56')가 제 1 데이터 액세스 경로(52')에서 메모리 액세스 요청(48)을 프로세싱하는 동안 발생할 수 있다. 액세스되는 SRAM 데이터 어레이(46)의 데이터 엔트리(44)는 제 2 데이터 액세스 경로(54')에서 수신된 프리-차지 인덱스(68)에 기초하여 액세스되기 이전에 프리-차지된다. 이러한 방식으로, 프리-차지 회로(66)는 누설 전력을 감소시키기 위해 유휴 기간들 동안 SRAM 데이터 어레이(46)의 비트라인들(26, 28)을 프리-차지하는 것을 방지하기 위해 메모리 액세스 요청(48)의 부분으로서 SRAM 데이터 어레이(42')의 비트라인들(26, 28)의 프리-차지를 인에이블하도록 구성된다. 그러나 제 1 데이터 액세스 경로(52') 외부의 제 2 데이터 액세스 경로(54')에 프리-차지 회로(66)를 또한 제공함으로써, 프리-차지 회로(66)는 데이터 액세스 이전에 SRAM 데이터 어레이(42')의 프리-차지를 인에이블할 수 있어서, 프리-차지 회로(66)는 제 1 데이터 액세스 경로(52')에 레이턴시를 부가하지 않게 된다. 아래에서 더 상세히 논의되는 바와 같이, 선택적인 자기-타이밍 클록 회로(100)가 SRAM 데이터 어레이(46)에 제공된다. 선택적인 자기-타이밍 클록 회로(100)는 워드라인 신호(22) 및/또는 비트라인 프리-차지 신호(38) 둘 다를 어서트 또는 디-어서트하기 위한 대안적인 수단을 제공한다.

[0052] 메모리 액세스 요청(48) 및 데이터 엔트리(44) 액세스 이전에 SRAM 데이터 어레이(46)의 프리-차지를 추가로 설명하기 위해, 도 6이 제공된다. 도 6은 도 5의 SRAM 캐시(42')에서 메모리 액세스 요청(48)의 프로세싱을 위한 예시적인 프로세스를 예시하는 흐름도이다. 메모리 액세스 요청(48)의 프로세싱은, 두 개(2)의 데이터 액세스 경로들(제 1 데이터 액세스 경로(52') 및 제 2 데이터 액세스 경로(54'))을 포함한다. SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기 위한 메모리 액세스 요청(48)의 프로세싱은 SRAM 데이터 어레이(46)의 데이터 엔트리(44)를 어드레싱하기 위해 제 1 데이터 액세스 경로(52')에서 메모리 액세스 요청(48)을 수신하는 것을 포함한다(블록 102). 메모리 액세스 로직 회로(56')는 제 1 데이터 액세스 경로(52')에서 수신된 메모리 액세스 요청(48)에 기초하여 태그 출력(96)을 생성한다(블록 104). 비교기 회로(94)는, 데이터 엔트리(44)가 SRAM 데이터 어레이(46)에 저장되었는지를 결정하기 위해 수신된 메모리 액세스 요청(48)과 태그 출력(96)을 비교한다(블록 106). 메모리 액세스 로직 회로(56')는 비교기 회로(94)로부터의 비교의 결과 및 태그 출력(96)에 기초하여 데이터 인덱스(60) 및 어레이 인에이블(62)을 생성한다. 메모리 액세스 로직 회로(56')에 의해 생성된 데이터 인덱스(60) 및 어레이 인에이블(62)은 SRAM 데이터 어레이(46)에 출력된다. SRAM 데이터 어레이(46)는 제 1 데이터 액세스 경로(52')에서 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기 위해 수신된 데이터 인덱스(60) 및 어레이 인에이블(62)을 이용한다(블록 108).

[0053] 도 6을 계속 참조하면, 메모리 액세스 요청(48)의 프로세싱은 추가로 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 하나 이상을 프리-차지하기 위해 제 2 데이터 액세스 경로(54')에서 메모리 액세스 요청(48)을 수신하는 것을 포함한다. 메모리 액세스 요청(48)은 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 서브-어레이(50(0)-50(N))를 프리-차지하기 위해 프리-차지 회로(66)에 의해 SRAM 데이터 어레이(46)의 비트라인들(26, 28)을 프리-차지하도록 제 2 데이터 액세스 경로(54')에서 수신된다(블록 110). 프리-차지 회로(66)는 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 서브-어레이(50(0)-50(N))에 대한 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)을 생성한다(블록 112). 생성된 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)은 프리-차지 회로(66)에 의해 출력되고 SRAM 데이터 어레이(46)에 의해 수신된다. SRAM 데이터 어레이(46)는 메모리 액세스 요청(48)이 나타내는 SRAM 데이터 서브-어레이(50(0)-50(N))를 프리-차지하기 위해 수신된 프리-차지 인덱스(68) 및 프리-차지 인에이블(70)을 이용한다(블록 114). 따라서, SRAM 데이터 어레이(46)는 메모리 액세스 로직 회로(56')가 제 1 데이터 액세스 경로(52')에서 메모리 액세스 요청(48)의 변환을 생성하는 것에 독립적으로, SRAM 데이터 서브-어레이(50(0)-50(N))를 프리-차지할 수 있다. 이러한 방식으로, 메모리 액세스 요청(48)에 대응하는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))는 SRAM 데이터 어레이(46)가 메모리 액세스 요청(48)에 대응하는 데이터 엔트리(44)에 액세스하기 이전에 프리-차지될 수 있다.

[0054] 도 6을 계속 참조하면, 프리-차지는 프리-차지 기능이 데이터 엔트리(44) 액세스에 독립적이 되도록 제 1 데이터 액세스 경로(52') 외부의 제 2 데이터 액세스 경로(54')에서 발생한다. 제 1 데이터 액세스 경로(52') 외부의 제 2 데이터 액세스 경로(54')에 프리-차지 회로(66)를 제공함으로써, 프리-차지 회로(66)는 제 1 데이터 액세스 경로(52')에서의 데이터 엔트리(44) 액세스에 독립적으로 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지를 인에이블할 수 있다. 따라서, 프리-차지 회로(66)는, 데이터 엔트리 어드레스(58)의 SRAM 데이터 서브-어레이(50(0)-50(N))에서의 데이터 엔트리(44) 액세스 이전에 SRAM 데이터 서브-어레이(50(0)-50(N))의 프리-차지를 인에이블할 수 있다. 메모리 유휴 시간들 동안 누설 전력을 감소 또는 방지하기 위해, 모든 비트라인들(26)이 프리-차지되지는 않을 것이다. 따라서, 비-제한적인 예로서, SRAM 데이터 어레이(46)의 모든 비트라인들(26) 및 비트라인 보완들(28)에 대조적으로, 액세스되는 데이터 엔트리(44)를 포함하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 도 1의 비트라인(26) 및 비트라인 보완들(28)만이프리-차지될 수 있다. 메모리 액세스 요청(48)의 부분으로서 액세스되지 않은 SRAM 데이터 서브-어레이들(50(0)-50(N))의 비트라인들(26) 및 비트라인 보완들(28)은 누설 전력을 추가로 감소시키기 위해 플로팅 상태로 남겨질 수 있다. 이러한 방식으로, 프리-차지 회로(66)의 레이턴시는 SRAM 데이터 서브-어레이들(50(0)-50(N))의 데이터 엔트리(44)에 액세스하기 위해 제 1 데이터 액세스 경로(52')의 부분으로서 제공되지 않는다. SRAM 캐시(42')는 액세스되는 특정한 SRAM 데이터 서브-어레이(50(0)-50(N))의 데이터 엔트리(44)를 프리-차지할 수 있어서, SRAM 캐시(42')에서 누설 전력을 감소시킨다.

[0055] 이것에 관하여, 수신된 복수의 메모리 액세스 요청들(48(1)-48(M))에 대응하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 데이터 엔트리(44)에 액세스하고 프리-차지하는 것에 관련된 예시적인 신호들의 타이밍을 예시하기 위한 타이밍도(116)가 도 7에서 제공된다. 명확성을 위해, 도 7에서 참조되는 엘리먼트들은 도 1 및 도 2에서 설명되고 다시 설명되지 않을 것이다. 도 7은, 제 2 데이터 액세스 경로(54)에서 SRAM 데이터 어레이(46)의 비트라인들(26, 28)의 프리-차지를 인에이블하기 위한 프리-차지 이벤트(86)가 제 1 데이터 액세스 경로(52)에서 SRAM 데이터 어레이(46)에 액세스하기 위한 액세스 이벤트(88)에 독립적이란 것을 예시한다. 따라서 프리-차지 인에이블(70)은 어레이 인에이블(62)이 어스트되는 것과 별개로 그리고 그 이전에 어서트될 수 있다. 메모리 액세스 요청들(48(1)-48(M))의 프로세싱은 개별적으로 동일하게 유지되고 다시 설명되지 않을 것이다.

[0056] 도 7을 계속 참조하여, SRAM(42)은 복수의 메모리 액세스 요청((48)(1) -48(M))을 수신할 수 있다. 도 7은 SRAM 캐시(42')에서 메모리 액세스 요청((48)(1) -48(M))의 프로세싱에 대한 신호들의 타이밍을 예시한다. 부가적인 메모리 액세스 요청(48) 프로세싱은 위의 도 6에서 설명된 바와 같이 메모리 액세스 요청(48)의 프로세싱과 동일하다. 도 7의 메모리 액세스 요청(48)(2)은 메모리 액세스 요청(48)(1)을 설명하는 타이밍 신호에 이어 클록 신호(90)의 다음 상승 클록 에지 상에서 프로세싱된다.

[0057] 도 7은 메모리 액세스 요청들((48)(1) -48(M))이 순차적으로 프로세싱되는 것을 예시한다. SRAM(42)의 성능을 높이기 위해, SRAM(42)은 또한 복수의 메모리 액세스 요청((48)(1) -48(M))을 파이프라인 방식으로 프로세싱할 수 있다. 파이프 라인 방식의 메모리 액세스 요청들((48)(1) -48(M))의 프로세싱은 복수의 메모리 액세스 요청들((48)(1) -48(M))의 오버랩되는 실행을 허용한다. 이것에 관하여, 도 8은 도 7과 유사하게, SRAM 데이터 어레이(46)의 프리-차지를 인에이블하기 위한 프리-차지 이벤트(86) 및 두 개(2)의 수신된 메모리 액세스 요청(48(1), 48(2))에 대응하는 SRAM 데이터 서브-어레이(50(0)-50(N))의 데이터 엔트리(44)에 액세스하기 위한 액세스 이벤트(88)와 관련된 예시적인 신호들의 타이밍도(118)를 예시한다. 그러나 도 8은 부가적으로 파이프라인 방식으로 두 개(2)의 메모리 액세스 요청들(48(1), 48(2))의 프로세싱을 예시한다. 도 8에서 예시된 개별 신호들은 도 2에서 도시되며 다시 설명되지 않을 것이다. 두 개(2)의 메모리 액세스 요청들(48(1), 48(2))의 각각의 것의 프로세싱은 개별적으로 동일하게 유지되고 다시 설명되지 않을 것이다. 두 개(2) 초과의 메모리 액세스 요청들(48(1), 48(2))이 수신되고 프로세싱될 수 있다는 것이 주의되어야 한다. 이러한 방식으로, 도 8은 SRAM 캐시(42)는 메모리 액세스 요청(48(1))에 대응하는 SRAM 데이터 어레이(46)의 액세스하는 동안, 메모리 액세스 요청(48(2))에 대한 SRAM 데이터 어레이(46)의 프리-차지를 예시한다.

[0058] 도 8을 계속 참조하면, 비트라인 프리-차지 신호(38)는 SRAM 데이터 어레이(46)에 의해 메모리 액세스 요청(48(2))에 대한 제 2 시간에 어서트된다. 비트라인 프리-차지 신호(38)는 메모리 액세스 요청(48(1))에 대해 워드라인 신호(22)를 어서트하기 위해 SRAM 데이터 어레이(46)에 의해 이용된 클록 신호(90)의 상승 에지와 동일한 클록 신호(90)의 상승 에지에 기초하여, 제 2 시간에 어서트된다. 위에서 논의된 바와 같이, 워드라인 신호(22)를 어서트하기 위해 SRAM 데이터 어레이(46)에 의해 이용되는 클록 신호(90)의 상승 에지는 또한 메모리 액세스 요청(48(1))에 대응하는 비트라인 프리-차지 신호(38)를 디-어서트한다. 메모리 액세스 요청(48(1))에 대응하는, SRAM 데이터 어레이(46)에 의한 비트라인 프리-차지 신호(38)의 디-어서션은, 비트라인 프리-차지 신호(38)가 위의 도 4에서 설명된 바와 같이 메모리 액세스 요청(48(1))에 의한 SRAM 데이터 어레이(46)의 액세스를 방해하지 않도록 발생한다. 그러나 이 예에서, SRAM(42)은 SRAM 데이터 어레이(46)에 의해 비트라인 프리-차지 신호(38)를 재-어서트하기 위해 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 디-어서션에 이은 클록 신호(90)의 다음 상승 에지를 이용한다. 이러한 방식으로, SRAM(42)은, 워드라인 신호(22)가 SRAM 데이터 어레이(46)에 의해 어서트되는 동안 SRAM 데이터 어레이(46)에 의한 비트라인 프리-차지 신호(38)의 재-어서션을 방지하며, 이는 메모리 액세스 요청(48(1))에서 간섭 및 잘못된 결과들을 야기할 수 있다. 따라서, SRAM(42)은, 파이프라인 기법을 이용함으로써, 보통은 도 7에서 예시된 순차적인 기법으로 가능했었을 것보다 더 짧은 시간 기간에 메모리 액세스 요청(48(1)) 및 메모리 액세스 요청(48(2))을 프로세싱할 수 있다. SRAM(42)은 (도 8에서 도시되지 않은) 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N))로 구성될 수 있다. 도 8의 두 개(2)의 메모리 액세스 요청(48(1), 48(2)) 각각은 동일하거나 상이한 데이터 엔트리들(44)을 어드레싱할 수 있다. 데이터 엔트리들(44) 각각은 또한 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 상이하거나 동일한 것들에 로케이팅될 수 있다.

[0059] 이것에 관하여, 도 9는 파이프라인 방식으로 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N))의 데이터 엔트리들(44)을 어드레싱하기 위한 여덟(8)개의 메모리 액세스 요청들(48(1)-48(8))의 프로세싱과 관련되는 예시적인 신호들을 예시하는 타이밍도(120)이다. 도 9에서 예시된 신호들은 도 1 및 도 2에서 도시되며 다시 설명되지 않을 것이다. 도 8과 유사하게, 제 2 데이터 액세스 경로(54)에서 SRAM 데이터 어레이(46)의 프리-차지를 인에이블하기 위한 프리-차지 이벤트(86)는 제 1 데이터 액세스 경로(52)에서 SRAM 데이터 어레이(46)에 액세스하기 위한 액세스 이벤트(88)와 독립적이다. 여덟(8)개의 메모리 액세스 요청들(48(1)-48(8))의 각각의 것의 프로세싱은 개별적으로 동일하게 유지되며 다시 설명되지 않을 것이다. 도 9가 도 8과 유사한 파이프라인 방식으로 복수의 메모리 액세스 요청들(48(1)-48(8))의 프로세싱을 예시하지만, 도 9는 부가적으로 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N))에 걸친 프로세싱을 예시한다.

[0060] 도 9를 계속 참조하면, 도 2의 프리-차지 인덱스(68)는 비-제한적인 예로서, 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 어느 것이 클록 신호(90)의 다음 상승 에지 상에서 프리-차지될지를 표시하도록 제공된다. 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N))은, SRAM 데이터 서브-어레이들(50(0)-50(N))의 프리-차지가 메모리 액세스 이전에 완료되면 클록 신호(90)의 하강 에지 상에서 또한 프리-차지될 수 있다. 이 예에서, 메모리 액세스 요청(48(1))은 메모리 액세스 요청(48(1))의 데이터 엔트리 어드레스(58)에 대응하는 데이터 엔트리(44)에 액세스하기 위해 프리-차지 회로(66)(도시되지 않음)에 의해 프로세싱된다. 이 비-제한적인 예에서, 프리-차지 회로(66)는 3비트들의 프리-차지 인덱스(68)를 생성한다. 3비트들의 프리-차지 인덱스(68)는 프리-차지 회로(66)가 프리-차지를 위해 가능한 여덟(8)개의 SRAM 데이터 서브-어레이들(50(0)-50(7)) 중 하나를 식별하도록 허용한다. 이 예에서, 메모리 액세스 요청(48(1))은 SRAM 데이터 서브-어레이(50(7))에 로케이팅되는 데이터 엔트리 어드레스(58)를 포함하고, 그에 따라, 프리-차지 인덱스(68)는 프리-차지 회로(66)에 의해 모든 비트들이 어서트되게 한다. 모든 비트들이 어서트되는 3비트들의 프리-차지 인덱스(68)는 프리-차지 인덱스(68)로서 "111"의 이진 값을 발생시킨다. 이 이진 값을 "7"의 10진수 값으로 컨버팅하는 것은, SRAM 데이터 서브-어레이(50(7))가 SRAM 데이터 어레이(46)에 의해 프리-차지될 것임을 나타낸다. 프리-차지 인덱스(68)가 제공되는 동시에, 프리-차지 인에이블(70)이 프리-차지 회로(66)에 의해 어서트된다. 프리-차지 인에이블(70)은 프리-차지 인덱스(68)가 프리-차지 회로(66)에 의해 출력되었음을 SRAM 데이터 어레이(46)에 나타낸다. 위에서 설명된 바와 같이, 프리-차지 인에이블(70)의 어서션에 기초하여, SRAM 데이터 어레이(46)는 클록 신호(90)의 다음 상승 클록 에지 상에서 SRAM 데이터 서브-어레이(50(7))에 대한 프리-차지를 활성화하는 비트라인 프리-차지 신호(38)를 어서트한다. 이 예에서, 클록 신호(90)의 각각의 상승 에지는 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 하나에서의 SRAM 데이터 어레이(46)에 의한 비트라인 프리-차지 신호(38)의 어서션을 개시할 수 있다.

[0061] 도 9를 계속 참조하면, SRAM 데이터 서브-어레이들(50(0)-50(M))에 대응하는 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 어서션은 비트라인 프리-차지 신호(38)를 디-어서트하고 메모리 액세스 요청(48(1)-48(8))에 대응하는 데이터 엔트리(44)에 대한 액세스를 활성화할 것이다. 워드라인 신호(22)는 몇 개의 클로킹 방식들에 기초하여 SRAM 데이터 어레이(46)에 의해 디-어서트될 수 있다. 이 예에서, 클록 신호(90)의 각각의 상승 에지는 또한, 상이한 SRAM 데이터 서브-어레이(50)에 대한 상이한 메모리 액세스 요청(48)에 대응하는 비트라인 프리-차지 신호(38)의 어서션과 동시에, 복수의 SRAM 데이터 서브-어레이들(50(0)-50(N)) 중 다른 하나에서 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 어서션을 개시할 수 있다. 워드라인 신호(22)의 디-어서션은 복수의 클로킹 방식들로 선택적인 자기-타이밍 클록 회로(100)(도시되지 않음)에 의해 또는 SRAM 데이터 어레이(46)에 의해 수행될 수 있다.

[0062] 이것에 관하여, 도 10은 클록 신호(90)의 상승 에지에 기초한(이른바 위상-기반 클로킹 방식) SRAM 데이터 어레이(46)에 의한 워드라인 신호(22) 어서션의 제어에 관련되는 액세스 이벤트(88)에 대한 신호들의 예시적인 타이밍을 예시하는 타이밍도(122)이다. 이 예에서, 단일 메모리 액세스 요청(48)의 제 1 데이터 액세스 경로(52)에서 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22) 어서션만이 예시된다. 도 10의 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22) 어서션을 제어하기 위한 예시된 방식은 위에서 설명된 타이밍 예들 각각에서 이용될 수 있다. 위상-기반 클로킹 방식에서, 메모리 액세스 로직 회로(56)에 의해 어서트되는 어레이 인에이블(62)을 통해, SRAM 데이터 어레이(46)는 워드라인 신호(22)를 어서트하고 클록 신호(90)의 동일한 상승 클록 에지 상에서 비트라인 프리-차지 신호(38)를 디-어서트할 것이다. 비트라인 프리-차지 신호(38)는 위에서 설명된 바와 같이 SRAM 데이터 어레이(46)에 의한 데이터 엔트리(44)의 액세스를 간섭하지 않도록 SRAM 데이터 어레이(46)에 의해 디-어서트된다. SRAM 데이터 어레이(46)에 대한 액세스는 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 디-어서션 때까지 활성화된 채로 유지될 것이다. 위상-기반 클로킹 방식으로 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 디-어서션은 워드라인 신호(22)의 어서션에 이어 클록 신호(90)의 다음 하강 에지 상에서 발생한다. 비트라인 프리-차지 신호(38)는, 워드라인 신호(22)가 SRAM 데이터 어레이(46)에 의해 어서트될 때 SRAM 데이터 어레이(46)에 의해 디-어서트되고, 비트라인 프리-차지 신호(38)는, 다음 메모리 액세스 요청(48) 때까지, 달리 플로팅 상태로 불리는 디-어서트 상태로 유지될 수 있다. 위상-기반 클로킹 방식은, 클록 신호(90)의 하강 에지가 워드라인 신호(22)를 디-어서트하도록 SRAM 데이터 어레이(46)에 지시 또는 제어하도록 허용한다.

[0063] 클록 신호(90)가 SRAM(42)의 동작에 대해 특정된 것보다 더 빠른 주파수로 동작하는 설계들에서, SRAM 데이터 어레이(46)는 클록 신호(90)의 하강 에지에 독립적으로 워드라인 신호(22)를 제어할 수 있는 것이 가능하다. 이것에 관하여, 도 11은 선택적인 자기-타이밍 제어 방식에 기초한 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22) 어서션의 제어에 관련된 액세스 이벤트(88)에 대한 신호들의 예시적인 타이밍을 예시하는 타이밍도(124)이다. 도 11에서 SRAM 데이터 어레이에 의한 워드라인 신호(22) 어서션을 제어하기 위한 예시된 기법은 위에서 설명된 타이밍 예들 각각에서 이용될 수 있다. 선택적인 자기-타이밍 제어 방식에서, SRAM 데이터 어레이(46)는 워드라인 신호(22)를 디-어서트하고 미리-세팅되거나 다른 방식으로 프로그래밍된 값에 기초하여 비트라인 프리-차지 신호(38)를 재-어서트하도록 도 5의 선택적인 자기-타이밍 클록 회로(100)(도시되지 않음)를 이용한다. 선택적인 자기-타이밍 클록 회로(100)는 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22)의 어서션과 더불어 SRAM 데이터 어레이(46)에 의해 활성화된다. 선택적인 자기-타이밍 클록 회로(100)는 워드라인 신호(22)를 디-어서트하기 이전에 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 적절히 액세스하기에 충분한 시간을 허용한다. 선택적인 자기-타이밍 클록 회로(100)는 선택적으로, 후속 메모리 액세스 요청(48)이 SRAM 데이터 어레이(46)에 대한 액세스를 요청하는 경우 SRAM 데이터 어레이(46)에 의해 비트라인 프리-차지 신호(38)를 재-어서트할 것이다. 선택적인 자기-타이밍 클록 회로(100)는 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기에 충분한 시간을 보장하도록 클록 신호(90) 주파수가 매우 빠른 경우 제공될 수 있다.

[0064] SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하고 SRAM 데이터 어레이(46)에 의해 비트라인 프리-차지 신호(38)를 재-어서트하는데 필요한 총 시간보다 짧은 클록 기간들과 관련되는 클록 신호(90) 주파수를 제공하는 것이 또한 요구될 수 있다. 이것에 관하여, 도 12는 다수의 클록 사이클들에 걸친 선택적인 자기-타이밍, 자기-리셋 제어 방식에 기초하여 SRAM 데이터 어레이(46)에 의한 워드라인 신호(22) 어서션의 제어와 관련된 액세스 이벤트(88)에 대한 신호들의 예시적인 타이밍을 예시하는 타이밍도(126)이다. 도 12의 SRAM 데이터 어레이(46)에 의해 워드라인 신호(22) 어서션을 제어하기 위한 예시된 방식은 위에서 설명된 타이밍 예들 각각에서 이용될 수 있다. 선택적인 자기-타이밍, 자기-리셋 제어 방식에서, SRAM 데이터 어레이(46)는 사전-세팅되거나 프로그래밍된 값에 기초하여 워드라인 신호(22)를 디-어서트하고 비트라인 프리-차지 신호(38)를 선택적으로 재-어서트하기 위해 도 5의 선택적인 자기-타이밍 클록 회로(100)(도시되지 않음)를 이용한다. 선택적인 자기-타이밍 자기-리셋 제어 방식은, 선택적인 자기-타이밍 클록 회로(100)가 SRAM 데이터 어레이(46)의 후속 메모리 액세스 요청(48)을 허용하기에 충분히 빨리 리셋될 수 없는 경우 제공될 수 있다. 이는 SRAM 데이터 어레이(46)에 의한 액세스가 다수의 클록 사이클들에 걸쳐 발생하고 클록 기간이 메모리 액세스 요청(48)에 대응하는 SRAM 데이터 어레이(46)의 데이터 엔트리(44)에 액세스하기에 충분한 시간을 보장하기에 충분히 길지 않은 타이밍 시나리오들을 포함할 수 있다. 위에서 설명된 자기-클로킹 방식과 유사하게, 하나의 액세스로부터 다음까지 SRAM 데이터 어레이(46)에 액세스하고 비트라인(26) 및 비트라인 보완(28)을 또한 프리-차지하도록 허용되는 충분한 시간이 있어야 한다는 것이 주의되어야 한다. 그러나 선택적인 자기-타이밍, 자기-리셋 클록 방식은, SRAM 데이터 어레이(46)가 워드라인 신호(22)를 디-어서트하고 후속 메모리 액세스 요청(48)에 대비하여 비트라인 프리-차지 신호(38)를 재-어서트할 때 선택적인 자기-타이밍 클록 회로(100)가 스스로 리셋하게 하는 방식이다. 선택적인 자기-타이밍 클록 회로(100)는 SRAM 데이터 어레이(46)에 의해 리셋되는 선택적인 자기-타이밍 클록 회로(100)에 대조적으로 스스로 리셋한다.

[0065] 본 명세서에서 개시된 실시예들에 따라 누설 전력을 감소시키기 위해 데이터 액세스 이전에 SRAM의 비트라인들을 프리-차지하는 것 및 관련된 시스템들 및 방법들은 임의의 프로세서-기반 디바이스에서 제공되거나 이들 내로 통합될 수 있다. 예들은 제한 없이, 셋톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인용 디지털 보조기기(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 및 휴대용 디지털 비디오 재생기를 포함한다.

[0066] 이것에 관하여, 도 13은 본 명세서에서 개시된 SRAM(42) 및 SRAM(42')에서 누설 전력을 감소시키기 위해 데이터 엔트리 액세스 이전에 SRAM 데이터 어레이를 프리-차지하는 시스템들 및 방법들을 이용할 수 있는 프로세서-기반 시스템(128)의 예를 예시한다. 이 예에서, 프로세서-기반 시스템(128)은 각각이 하나 이상의 프로세서들(132)을 포함하는 하나 이상의 CPU들(130)을 포함한다. CPU(들)(130)은 임시로 저장된 데이터에 대한 빠른 액세스를 위해 프로세서(들)(132)에 커플링되는 캐시 메모리(134)를 갖는다. CPU(들)(130)은 시스템 버스(136)에 커플링되고 프로세서-기반 시스템(128)에 포함된 마스터 및 슬래이브 디바이스들을 서로 커플링할 수 있다. 잘 알려진 바와 같이, CPU(들)(130)은 시스템 버스(136)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들)(130)은 버스 트랜잭션 요청들을, 슬래이브 디바이스의 일 예로서 메모리 제어기(138)에 통신할 수 있다. 도 13에서 예시되지 않았지만, 다수의 시스템 버스들(136)이 제공될 수 있으며, 여기서 각각의 시스템 버스(136)은 상이한 패프릭을 구성한다.

[0067] 다른 마스터 및 슬래이브 디바이스들은 시스템 버스(136)에 연결될 수 있다. 도 13에 예시된 바와 같이, 이러한 디바이스들은 예들로서, 메모리 시스템(140), 하나 이상의 입력 디바이스들(142), 하나 이상의 출력 디바이스들(144), 하나 이상의 네트워크 인터페이스 디바이스들(146) 및 하나 이상의 디스플레이 제어기들(148)을 포함할 수 있다. 입력 디바이스(들)(142)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(144)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(146)은 네트워크(150)로의 그리고 네트워크(150)로부터의 데이터의 교환을 허용하도록 구성되는 임의의 디바이스일 수 있다. 네트워크(150)는 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, 로컬 영역 네트워크(LAN), WLAN(wide local area network) 및 인터넷을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(146)은 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(140)은 하나 또는 그 초과의 메모리 유닛들(152(0-N))을 포함할 수 있다.

[0068] CPU(들)(130)은 또한, 하나 이상의 디스플레이들(154)에 전송된 정보를 제어하기 위해서 시스템 버스(136)을 통해 디스플레이 제어기(들)(148)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(148)는 디스플레이될 정보를 디스플레이(들)(154)에 적합한 포맷으로 프로세싱하는 하나 이상의 비디오 프로세서들(156)을 통해 디스플레이될 정보를 디스플레이(들)(154)에 전송한다. 디스플레이(들)(154)는 음극선관(CRT: cathode ray tube), 액정 디스플레이(LCD: liquid crystal display), 플라스마 디스플레이 등을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 디스플레이를 포함할 수 있다.

[0069] 당업자는 본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독 가능한 매체에 저장되어 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본 명세서에서 설명되는 마스터 디바이스들 및 슬래브 디바이스들은 예들로서 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 이용될 수 있다. 본 명세서에 개시되는 메모리는 임의의 타입 및 크기의 메모리일 수 있으며, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명백하게 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능에 관하여 위에서 설명되었다. 이러한 기능이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들 및/또는 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대하여 다양한 방식들로, 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들이 본 개시의 범위로부터의 이탈을 야기하게 하는 것으로 해석되어서는 안 된다.

[0070] 본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field-Programmable Gate Array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명되는 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수 있다.

[0071] 본 명세서에 개시되는 실시예들은 하드웨어에 저장된 명령들에서 그리고 하드웨어에서 구현될 수 있으며, 예를 들어, 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 전기적 프로그래밍 가능한 ROM(EPROM), 전기적 삭제 가능한 프로그래밍 가능한 ROM(EEPROM), 레지스터들, 하드 디스크, 이동식(removable) 디스크, CD-ROM 또는 당해 기술분야에 알려져 있는 임의의 다른 형태의 컴퓨터 판독 가능한 매체 내에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 원격국 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국 또는 서버에 개별 컴포넌트들로서 상주할 수 있다.

[0072] 또한, 본 명세서에서의 예시적인 실시예들 중 임의의 것에서 설명되는 동작 단계들이 예들 및 논의를 제공하기 위해서 설명된다는 점에 주목하여야 한다. 설명되는 동작들은 예시되는 시퀀스들 외에 다수의 상이한 시퀀스들에서 수행될 수 있다. 또한, 단일 동작 단계에서 설명되는 동작들은 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가적으로, 예시적인 실시예들에서 논의되는 하나 이상의 동작 단계들이 조합될 수 있다. 흐름도들에 예시되는 동작 단계들은 당업자에게 용이하게 명백할 것과 같이 다수의 상이한 변경들이 취해질 수 있다는 것이 이해될 것이다. 당업자는 또한 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 위의 설명의 전체에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광 필드들 또는 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.

[0073] 본 개시의 이전의 설명은 임의의 당업자가 본 개시를 실시하거나 또는 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의되는 일반적인 원리들은 본 개시의 사상 또는 범위로부터 벗어나지 않고 다른 변화들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명되는 예들 및 설계들에 한정되는 것으로 의도된 것이 아니라, 본 명세서에 개시되는 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims

SRAM(static random access memory)으로서,
제 1 데이터 액세스 경로에 제공되는 메모리 액세스 로직 회로; 및
상기 제 1 데이터 액세스 경로와 별개의 제 2 데이터 액세스 경로에 제공되는 프리-차지 회로를 포함하고,
상기 메모리 액세스 로직 회로는,
상기 제 1 데이터 액세스 경로에서 SRAM 데이터 어레이의 데이터 엔트리를 어드레싱하기 위해 메모리 액세스 요청의 데이터 엔트리 어드레스를 수신하도록; 그리고
수신된 데이터 엔트리 어드레스에 대응하는 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 위해 상기 SRAM 데이터 어레이를 인덱싱하도록 상기 제 1 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 데이터 인덱스를 생성하도록 구성되고,
상기 프리-차지 회로는, 상기 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에,
상기 제 2 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하도록; 그리고
상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 프리-차지 인에이블(pre-charge enable)을 생성하도록 구성되는,
SRAM.
제 1 항에 있어서,
상기 SRAM 데이터 어레이는,
복수의 SRAM 데이터 서브-어레이들을 포함하는,
SRAM.
제 2 항에 있어서,
상기 프리-차지 회로는,
상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 복수의 SRAM 데이터 서브-어레이들 각각에 대해 프리-차지 인에이블을 생성하도록 구성되는,
SRAM.
제 2 항에 있어서,
상기 프리-차지 회로는,
상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 복수의 SRAM 데이터 서브-어레이들로부터 SRAM 데이터 서브-어레이 위치를 나타내는 출력으로서 프리-차지 인덱스를 생성하도록 구성되는,
SRAM.
제 1 항에 있어서,
워드라인 신호의 어서트에 기초하여 상기 SRAM 데이터 어레이에 대한 비트라인 프리-차지 신호를 디스에이블하도록 구성되는,
SRAM.
제 1 항에 있어서,
상기 메모리 액세스 로직 회로는 추가로,
상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 데이터 엔트리를 인덱싱하기 위한 태그 어레이를 포함하는,
SRAM.
제 6 항에 있어서,
상기 SRAM 데이터 어레이는 복수의 SRAM 데이터 서브-어레이들을 포함하는,
SRAM.
제 6 항에 있어서,
상기 프리-차지 회로는,
상기 수신된 데이터 엔트리 어드레스에 기초하여 복수의 SRAM 데이터 서브-어레이들 각각에 대한 프리-차지 인에이블을 생성하도록 구성되는,
SRAM.
제 6 항에 있어서,
상기 프리-차지 회로는,
상기 수신된 데이터 엔트리 어드레스에 기초하여 복수의 SRAM 데이터 서브-어레이들로부터 SRAM 데이터 서브-어레이 위치를 나타내는 출력으로서 프리-차지 인덱스를 생성하도록 구성되는,
SRAM.
제 6 항에 있어서,
워드라인 신호를 어서트(assert)하는 것에 기초하여 상기 SRAM 데이터 어레이에 대한 비트라인 프리-차지 신호를 디스에이블하도록 구성되는,
SRAM.
제 6 항에 있어서,
상기 메모리 액세스 요청에 대한 클록 신호 및 상기 프리-차지 인에이블의 어서션 시에 비트라인 프리-차지 신호를 생성하도록 구성되는,
SRAM.
제 11 항에 있어서,
상기 프리-차지 회로는,
상기 SRAM 데이터 어레이를 프리-차지하도록 상기 제 2 데이터 액세스 경로의 제 1 메모리 액세스 요청에 대한 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대해 제 2 데이터 액세스 경로의 출력으로서 프리-차지 인덱스를 생성하면서, 상기 제 1 데이터 액세스 경로에서 상기 SRAM 데이터 어레이의 제 2 데이터 엔트리를 어드레싱하기 위한 제 2 입력으로서 제 2 메모리 액세스 요청에 대한 데이터 엔트리 어드레스를 수신하도록 구성되는,
SRAM.
제 12 항에 있어서,
상기 프리-차지 회로는,
상기 메모리 액세스 요청에 대한 클록 신호 및 상기 프리-차지 인에이블의 어서션 시에 상기 비트라인 프리-차지 신호를 생성하면서, 상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하도록 상기 제 2 데이터 액세스 경로의 제 2 메모리 액세스 요청에 대한 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대해 상기 제 2 메모리 액세스 요청에 대한 프리-차지 인에이블을 생성하도록 구성되는,
SRAM.
제 6 항에 있어서,
집적 회로 내에 통합되는,
SRAM.
제 6 항에 있어서,
셋 톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인용 디지털 보조기기(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 휴대용 디지털 비디오 재생기로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
SRAM.
제 1 항에 있어서,
상기 메모리 액세스 요청에 대한 클록 신호 및 상기 프리-차지 인에이블의 어서션 시에 비트라인 프리-차지 신호를 생성하도록 구성되는,
SRAM.
제 16 항에 있어서,
상기 프리-차지 회로는,
상기 SRAM 데이터 어레이를 프리-차지하도록 상기 제 2 데이터 액세스 경로의 제 1 메모리 액세스 요청에 대한 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대해 제 2 데이터 액세스 경로의 출력으로서 프리-차지 인덱스를 생성하면서, 상기 제 1 데이터 액세스 경로에서 상기 SRAM 데이터 어레이의 제 2 데이터 엔트리를 어드레싱하기 위한 제 2 입력으로서 제 2 메모리 액세스 요청에 대한 데이터 엔트리 어드레스를 수신하도록 구성되는,
SRAM.
제 17 항에 있어서,
상기 프리-차지 회로는,
상기 메모리 액세스 요청에 대한 클록 신호 및 상기 프리-차지 인에이블의 어서션 시에 상기 비트라인 프리-차지 신호를 생성하면서, 상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하도록 상기 제 2 데이터 액세스 경로의 제 2 메모리 액세스 요청에 대한 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대해 상기 제 2 메모리 액세스 요청에 대한 프리-차지 인에이블을 생성하도록 구성되는,
SRAM.
제 1 항에 있어서,
집적 회로 내에 통합되는,
SRAM.
제 1 항에 있어서,
셋 톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인용 디지털 보조기기(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 휴대용 디지털 비디오 재생기로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
SRAM.
SRAM(static random access memory)으로서,
제 1 데이터 액세스 경로 수단에 제공되는 메모리 액세스 로직 회로 수단; 및
상기 제 1 데이터 액세스 경로 수단과 별개의 제 2 데이터 액세스 경로 수단에 제공되는 프리-차지 회로 수단을 포함하고,
상기 메모리 액세스 로직 회로 수단은,
상기 제 1 데이터 액세스 경로 수단에서 SRAM 데이터 어레이 수단의 데이터 엔트리 수단을 어드레싱하기 위해 메모리 액세스 요청 수단에 대한 데이터 엔트리 어드레스 수단을 수신하도록; 그리고
상기 데이터 엔트리 어드레스 수단에 대응하는 SRAM 데이터 어레이 수단의 데이터 엔트리 수단에 액세스하기 위해 상기 SRAM 데이터 어레이 수단을 인덱싱하도록 상기 제 1 데이터 액세스 경로 수단에서, 수신된 데이터 엔트리 어드레스 수단에 기초하여 데이터 인덱스 수단을 생성하도록 구성되고,
상기 프리-차지 회로 수단은, 상기 SRAM 데이터 어레이 수단의 데이터 엔트리 수단에 액세스하기 이전에,
상기 제 2 데이터 액세스 경로 수단에서 상기 데이터 엔트리 어드레스 수단을 수신하도록; 그리고
상기 SRAM 데이터 어레이 수단의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로 수단에서 상기 수신된 데이터 엔트리 어드레스 수단에 기초하여 상기 SRAM 데이터 어레이 수단의 적어도 일부에 대해 프리-차지 인에이블 수단을 생성하도록 구성되는,
SRAM.
SRAM(static random access memory) 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지(pre-charge)하는 방법으로서,
SRAM 데이터 어레이의 데이터 엔트리를 어드레싱하기 위한 메모리 액세스 요청에 대한 제 1 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하는 단계;
상기 데이터 엔트리 어드레스에 대응하는 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 위해 상기 SRAM 데이터 어레이를 인덱싱하도록 상기 제 1 데이터 액세스 경로에서, 수신된 데이터 엔트리 어드레스에 기초하여 데이터 인덱스를 생성하는 단계;
상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 제 2 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하는 단계; 및
상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 프리-차지 인에이블을 생성하는 단계를 포함하고,
상기 프리-차지 인에이블은 상기 제 1 데이터 액세스 경로에서 상기 데이터 엔트리 어드레스를 나타내는 데이터 인덱스의 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 생성되는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 22 항에 있어서,
상기 제 2 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 메모리 액세스 요청에 대해 비트라인 프리-차지 신호를 생성하는 단계
를 더 포함하고,
상기 비트라인 프리-차지 신호는 상기 제 1 데이터 액세스 경로에서 상기 데이터 엔트리 어드레스를 나타내는 데이터 인덱스의 SRAM 데이터 어레이의 데이터 엔트리에 액세스하기 이전에 생성되는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 22 항에 있어서,
상기 SRAM 데이터 어레이의 데이터 엔트리를 어드레싱하기 위한 메모리 액세스 요청에 대해 상기 제 1 데이터 액세스 경로에서 데이터 엔트리 어드레스를 수신하는 단계를 포함하고,
상기 SRAM 데이터 어레이는 복수의 SRAM 데이터 서브-어레이들을 포함하는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 22 항에 있어서,
상기 메모리 액세스 요청에 대한 클록 신호 및 상기 프리-차지 인에이블의 어서션에 기초하여 비트라인 프리-차지 신호를 생성하도록 구성되는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 25 항에 있어서,
상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로의 제 1 메모리 액세스 요청에 대해 상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 프리-차지 인에이블을 생성하면서, 상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로의 제 2 데이터 엔트리를 어드레싱하기 위한 제 2 입력으로서 제 2 메모리 액세스 요청에 대한 데이터 엔트리 어드레스를 수신하는 단계
를 더 포함하는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 26 항에 있어서,
상기 제 1 메모리 액세스 요청에 대한 클록 신호 및 프리-차지 인에이블의 어서션에 기초하여 상기 비트라인 프리-차지 신호를 생성하면서, 상기 SRAM 데이터 어레이의 적어도 일부를 프리-차지하기 위해 상기 제 2 데이터 액세스 경로에서 상기 수신된 데이터 엔트리 어드레스에 기초하여 상기 SRAM 데이터 어레이의 적어도 일부에 대한 제 2 메모리 액세스 요청에 대해 프리-차지 인에이블을 생성하는 단계
를 더 포함하는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 22 항에 있어서,
상기 SRAM 데이터 어레이의 데이터 엔트리를 인덱싱하도록 상기 제 1 데이터 액세스 경로에서 데이터 인덱스를 생성하는 단계는,
상기 수신된 데이터 인덱스에 기초하여 데이터 엔트리를 인덱싱하도록 태그 어레이에 의해 상기 데이터 인덱스를 수신하는 단계
를 더 포함하는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 22 항에 있어서,
비트라인 프리-차지 신호를 생성하는 단계는 상기 프리-차지 인에이블의 어서션 및 클록 신호의 어서션에 기초하는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.
제 29 항에 있어서,
상기 비트라인 프리-차지 신호를 생성하는 단계는 어레이 인에이블의 어서션 및 상기 클록 신호의 어서션에 기초하여 디스에이블되는,
SRAM 데이터 어레이에 액세스하기 이전에 SRAM 데이터 어레이를 프리-차지하는 방법.